JPH02105423A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH02105423A JPH02105423A JP25696588A JP25696588A JPH02105423A JP H02105423 A JPH02105423 A JP H02105423A JP 25696588 A JP25696588 A JP 25696588A JP 25696588 A JP25696588 A JP 25696588A JP H02105423 A JPH02105423 A JP H02105423A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電界効果型半導体装置の製造方法に関し、ざ
らに詳しくは、非対称リセス「（ガンマ）字形ゲート電
極構造を有する電界効果型半導体装置の製造方法に関す
る。
らに詳しくは、非対称リセス「（ガンマ）字形ゲート電
極構造を有する電界効果型半導体装置の製造方法に関す
る。
［従来の技術］
従来、電界効果型半導体装置の製造プロセスにおいて、
リセス内に非対称リセスＴ字形ゲートを形成する方法と
しては、特公昭６３−１５４７５号公報［電界効果型半
導体装置の製造方法］に記載の方法が知られている。第
２図はその方法の一例を工程順に示した電極部の概略断
面図である。
リセス内に非対称リセスＴ字形ゲートを形成する方法と
しては、特公昭６３−１５４７５号公報［電界効果型半
導体装置の製造方法］に記載の方法が知られている。第
２図はその方法の一例を工程順に示した電極部の概略断
面図である。
その方法を説明すると、まず第２図（ａ）に示すように
、半絶縁性ＧａＡＳ基板２１上にＧａＡｓバッファ層２
２を成長させ、さらにその上に「１型ＧａＡｓ活性層２
３を形成した後、前記ｎ型ＧａＡｓ活性層２３上にソー
ス電極２４とドレイン電極２５を形成する。その後、ｎ
型ＧａＡＳ活性層２３、ソース電極２４およびドレイン
電極２５を覆うように第１のレジスト２６を塗布・形成
する。次いで前記第１のレジスト２６にリセス形成用パ
ターンを形成して開口２７を形成し、該パターンをマス
クとしてリセス２８を形成する。
、半絶縁性ＧａＡＳ基板２１上にＧａＡｓバッファ層２
２を成長させ、さらにその上に「１型ＧａＡｓ活性層２
３を形成した後、前記ｎ型ＧａＡｓ活性層２３上にソー
ス電極２４とドレイン電極２５を形成する。その後、ｎ
型ＧａＡＳ活性層２３、ソース電極２４およびドレイン
電極２５を覆うように第１のレジスト２６を塗布・形成
する。次いで前記第１のレジスト２６にリセス形成用パ
ターンを形成して開口２７を形成し、該パターンをマス
クとしてリセス２８を形成する。
次いで第２図（ｂ）に示すように低感度の第２のレジス
ト２９を仝而に被覆して、プリベーキングした後に、該
第２のレジスト２９より高感度の第３のレジスト３０を
被覆してプリベーキングし、ゲート長相当のパターンの
該リセスの中央からソース電極寄りの位置への露光と、
ゲート電極を−「字形に拡大する寸法相当のパターンの
該ゲート長相当のパターンの露光より低ドーズωの露光
とを任意の順序で行い、次いで該第２′Ｉ−３よび第３
のレジスト２９、３０を現像処理して丁字形ゲート形成
用パタンを形成し、次いでゲート金属３１ａ 、 ３１
ｂを被着する。
ト２９を仝而に被覆して、プリベーキングした後に、該
第２のレジスト２９より高感度の第３のレジスト３０を
被覆してプリベーキングし、ゲート長相当のパターンの
該リセスの中央からソース電極寄りの位置への露光と、
ゲート電極を−「字形に拡大する寸法相当のパターンの
該ゲート長相当のパターンの露光より低ドーズωの露光
とを任意の順序で行い、次いで該第２′Ｉ−３よび第３
のレジスト２９、３０を現像処理して丁字形ゲート形成
用パタンを形成し、次いでゲート金属３１ａ 、 ３１
ｂを被着する。
次いで、第２図（Ｃ）に示すように有機洗浄あるいは酸
素（０２）プラズマにより、第１．第２および第３のレ
ジスト２６．２９．３０と不要な第３のレジスト３０上
のゲート金属３１ａを除去する。
素（０２）プラズマにより、第１．第２および第３のレ
ジスト２６．２９．３０と不要な第３のレジスト３０上
のゲート金属３１ａを除去する。
このようにして、非対称リセス丁字形ゲート電極構造を
形成することにより、電界効果型半導体装置の多くの特
性向上を同時に実現する工夫かなされている。
形成することにより、電界効果型半導体装置の多くの特
性向上を同時に実現する工夫かなされている。
［発明が解決しようとする課題］
以上述べた形成法は、ゲート抵抗が小さくできる点で、
従来の単層レジストによって形成された電極に比べて改
善されているものの、丁字形ゲートとしていることによ
り、ソース電極へ近づけすぎると、ゲート・ソース間の
奇生容量の増加のために、かえって特性の劣化が生ずる
という問題がめった。また、ゲート長相当のパターンの
リセス中央からソース電極寄りの位置への露光がリセス
形成後に行われるため、ゲート長相当パターンの位置精
度は、露光装置の精度によって決まってしまう。
従来の単層レジストによって形成された電極に比べて改
善されているものの、丁字形ゲートとしていることによ
り、ソース電極へ近づけすぎると、ゲート・ソース間の
奇生容量の増加のために、かえって特性の劣化が生ずる
という問題がめった。また、ゲート長相当のパターンの
リセス中央からソース電極寄りの位置への露光がリセス
形成後に行われるため、ゲート長相当パターンの位置精
度は、露光装置の精度によって決まってしまう。
本発明の目的は、このような従来の欠点を除去せしめて
、ソース電極にゲート電極を接近させることが−Ｃき、
また、ゲート長相当のパターンのり廿ス中央からソース
電極寄りの位置への露光が精度よくできる断面［字形の
微細電極か形成された電界効果型半導体装置の製造方法
を提供することにある。
、ソース電極にゲート電極を接近させることが−Ｃき、
また、ゲート長相当のパターンのり廿ス中央からソース
電極寄りの位置への露光が精度よくできる断面［字形の
微細電極か形成された電界効果型半導体装置の製造方法
を提供することにある。
［課題を解決するための手段コ
本発明は、半導体基板上に第１のレジスト、該第１のレ
ジストより低感度の第２のレジスト、および該第１のレ
ジストより低感度で、かつ該第２のレジストより高感度
の第３のレジストを順次被覆すると共に、各段階で順次
プリベーキングを行う工程と、ゲート電極のゲート長相
当のパターンの露光と、該露光よりも低ドーズωで、か
つ該露光領域をソース電極側の端部に含む広い露光領域
を有し、ゲート電極を「字形に拡大する寸法相当のパタ
ーンの露光とを任意の順序で行う工程と、該第１．第２
および第３のレジストを現像処理して「字形ゲート形成
用パターンを形成すると共に、該第１のレジストパター
ンをマスクとしてリセスを形成する工程と、ゲート金属
を被着して「字形ゲート電極を形成する工程とを煤えて
なることを特徴とする電界効果型半導体装置の製造方法
で必る。
ジストより低感度の第２のレジスト、および該第１のレ
ジストより低感度で、かつ該第２のレジストより高感度
の第３のレジストを順次被覆すると共に、各段階で順次
プリベーキングを行う工程と、ゲート電極のゲート長相
当のパターンの露光と、該露光よりも低ドーズωで、か
つ該露光領域をソース電極側の端部に含む広い露光領域
を有し、ゲート電極を「字形に拡大する寸法相当のパタ
ーンの露光とを任意の順序で行う工程と、該第１．第２
および第３のレジストを現像処理して「字形ゲート形成
用パターンを形成すると共に、該第１のレジストパター
ンをマスクとしてリセスを形成する工程と、ゲート金属
を被着して「字形ゲート電極を形成する工程とを煤えて
なることを特徴とする電界効果型半導体装置の製造方法
で必る。
［作用］
本発明の方法においては、半導体基板上に、それぞれ感
度の異なる３種類のレジストを積層した後、ゲート電極
のゲート長相当のパターン露光と、［字形の寸法相当の
パターン露光とを同時に、必るいは連続的に行う。従っ
て、次に行う現慟工程により、［字形のゲート電極のパ
ターンの形成と、リセス用開口の形成が同時に行われる
ので、リセス幅とゲート電極のリセス内における位置が
精度よく決まる。また、上記工程の後、リセスエッチン
グが行われるので、リセス開口の汚染が防止される。
度の異なる３種類のレジストを積層した後、ゲート電極
のゲート長相当のパターン露光と、［字形の寸法相当の
パターン露光とを同時に、必るいは連続的に行う。従っ
て、次に行う現慟工程により、［字形のゲート電極のパ
ターンの形成と、リセス用開口の形成が同時に行われる
ので、リセス幅とゲート電極のリセス内における位置が
精度よく決まる。また、上記工程の後、リセスエッチン
グが行われるので、リセス開口の汚染が防止される。
得られるゲート電極は、断面が［字形でおり、ソース・
ゲート容量が低減され、かつゲート抵抗が低減される。
ゲート容量が低減され、かつゲート抵抗が低減される。
さらに、第１のレジスト感度は第３のレジスト感度より
高いので、リセス形成用開口は丁字形ゲ−トの上部開口
よりも広くなり、得られるリセスはゲート電極よりも広
い領域のものとなる。
高いので、リセス形成用開口は丁字形ゲ−トの上部開口
よりも広くなり、得られるリセスはゲート電極よりも広
い領域のものとなる。
［実施例］
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に示
す電極部の概略断面図である。
す電極部の概略断面図である。
まず、第１図（ａ）に示すように、半導体基板１上にソ
ース電極２とトレイン電極３を形成し、次いで前記基板
１上に第１のレジスト４を塗イト形成し、プリベーキン
グを行う。次いで、第１のレジスト４より低感度の第２
のレジスト５を第１のレジスト４上に塗布してプリベー
キングを行い、次いで第１のレジスト４より低感度で、
第２のレジスト５より高感度の第３のレジスト６を第２
のレジスト５上に塗布してプリベルキングを行う。
ース電極２とトレイン電極３を形成し、次いで前記基板
１上に第１のレジスト４を塗イト形成し、プリベーキン
グを行う。次いで、第１のレジスト４より低感度の第２
のレジスト５を第１のレジスト４上に塗布してプリベー
キングを行い、次いで第１のレジスト４より低感度で、
第２のレジスト５より高感度の第３のレジスト６を第２
のレジスト５上に塗布してプリベルキングを行う。
次に、第１図（ｂ）に示すように、ゲート長相当のパタ
ーンの露光７と前記露光７をソース電極２側の端部に含
むようにゲート電極を丁字形に拡大する寸法相当のパタ
ーンの露光８を行う。なあ、この両者の露光は、どちら
を先に行ってもよく、おるいは同時に行ってもよい。
ーンの露光７と前記露光７をソース電極２側の端部に含
むようにゲート電極を丁字形に拡大する寸法相当のパタ
ーンの露光８を行う。なあ、この両者の露光は、どちら
を先に行ってもよく、おるいは同時に行ってもよい。
次いで、現像することにより、第１図（Ｃ）に示すよう
に、第３のレジストの開口９ａと第２のレジストの開口
９ｂと第１のレジストの開口９ｃか形成される。この時
、第１のレジスト４か第３のレジスト６より高感度であ
るので、開口９ｃは開口９ａより大きくなる。
に、第３のレジストの開口９ａと第２のレジストの開口
９ｂと第１のレジストの開口９ｃか形成される。この時
、第１のレジスト４か第３のレジスト６より高感度であ
るので、開口９ｃは開口９ａより大きくなる。
次いで第１図（ｄ）に示すように、半導体基板１を基板
のエツチング液に浸すことにより、露呈された半導体基
板１のエツチングを行い、リセス開口１０を形成し、次
いでゲート金属１１ａ、ｌｌｂを蒸着する。
のエツチング液に浸すことにより、露呈された半導体基
板１のエツチングを行い、リセス開口１０を形成し、次
いでゲート金属１１ａ、ｌｌｂを蒸着する。
次いで第１図（ｅ）に示すように、第１．第２゜第３の
レジスト４．５．６と第３のレジスト上の不要のゲート
金属１１ａを有機洗浄および酸素（０２）プラズマによ
り除去刃ることで、非対称リセス「字形ゲート電ｂｎｌ
ｌｂか形成できる。
レジスト４．５．６と第３のレジスト上の不要のゲート
金属１１ａを有機洗浄および酸素（０２）プラズマによ
り除去刃ることで、非対称リセス「字形ゲート電ｂｎｌ
ｌｂか形成できる。
実施例において、露光は、電子線、ＦＩＢ、紫外線、Ｘ
線あるいはこれらを組合わせたものでもよい。また、レ
ジストは、プリベーキング後、混合しないＰＭＭＡやＰ
（ＭＭＡ−Ｃｏ−ＭＡＡ＞等のメタクリレート系レジ
ストやノボラック系レジストを使用することができる。
線あるいはこれらを組合わせたものでもよい。また、レ
ジストは、プリベーキング後、混合しないＰＭＭＡやＰ
（ＭＭＡ−Ｃｏ−ＭＡＡ＞等のメタクリレート系レジ
ストやノボラック系レジストを使用することができる。
［発明の効果］
以上説明したように、本発明の方法によれば、断面が［
字形のゲート電極を形成するので、ゲート電極をソース
電極側に近接させても、ゲート電極の張り出し部分がソ
ース電極方向になく、ソス・ゲート容はを小さくするこ
とができると共に、［字形としているため、ゲート抵抗
も小さくできる。また、ゲート開口部の形成と同時にリ
セス形成ができるので、リセス表面の汚染が防止され、
電流・電圧特性の劣化を防ぐことができる。ざらに、リ
セス開口内でのゲート電極位置は、リセス形成用開口の
形成と、ゲート形成用開口の形成を同時に、もしくは連
続して行うので、リセス外へゲート電極が形成されるこ
とがなく、［字形相当パターンの露光位置精度で決まる
ので、従来のように厳密な位置精度か要求されない等の
効果を有する。
字形のゲート電極を形成するので、ゲート電極をソース
電極側に近接させても、ゲート電極の張り出し部分がソ
ース電極方向になく、ソス・ゲート容はを小さくするこ
とができると共に、［字形としているため、ゲート抵抗
も小さくできる。また、ゲート開口部の形成と同時にリ
セス形成ができるので、リセス表面の汚染が防止され、
電流・電圧特性の劣化を防ぐことができる。ざらに、リ
セス開口内でのゲート電極位置は、リセス形成用開口の
形成と、ゲート形成用開口の形成を同時に、もしくは連
続して行うので、リセス外へゲート電極が形成されるこ
とがなく、［字形相当パターンの露光位置精度で決まる
ので、従来のように厳密な位置精度か要求されない等の
効果を有する。
第１図は本発明の一実施例を工程順に示した電極部の概
略断面図、第２図は従来技術によるＴ字形電極の形成方
法を工程順に示した概略断面図である。 １・・・半導体基板 ２．２４・・・ソース電極 ３．２５・・・ドレイン電極 ４．２６・・・第１のレジスト ５．２９・・・第２のレジスト ６．３０・・・第３のレジスト ７・・・ゲート長相当パターンの露光 ８・・・「字形相当パターンの露光 ９ａ、９ｂ、９ｃ・・・レジスト開口 １０・・・リセス開口 １１ａ 、 ｌｌｂ 、 ３１ａ 、 ３１ｂ−・・ゲ
ート金属（電４※）２１・ＧａＡＳ基板 ２２・・・ＧａＡＳバッファ層 ２３・・・ｎ型ＧａＡＳ活性層 ２７・・・リセス形成用開口 ２８・・・リセス 代 理 人
略断面図、第２図は従来技術によるＴ字形電極の形成方
法を工程順に示した概略断面図である。 １・・・半導体基板 ２．２４・・・ソース電極 ３．２５・・・ドレイン電極 ４．２６・・・第１のレジスト ５．２９・・・第２のレジスト ６．３０・・・第３のレジスト ７・・・ゲート長相当パターンの露光 ８・・・「字形相当パターンの露光 ９ａ、９ｂ、９ｃ・・・レジスト開口 １０・・・リセス開口 １１ａ 、 ｌｌｂ 、 ３１ａ 、 ３１ｂ−・・ゲ
ート金属（電４※）２１・ＧａＡＳ基板 ２２・・・ＧａＡＳバッファ層 ２３・・・ｎ型ＧａＡＳ活性層 ２７・・・リセス形成用開口 ２８・・・リセス 代 理 人
Claims (1)
- （１）半導体基板上に第１のレジスト、該第１のレジス
トより低感度の第２のレジスト、および該第１のレジス
トより低感度で、かつ該第２のレジストより高感度の第
３のレジストを順次被覆すると共に、各段階で順次プリ
ベーキングを行う工程と、ゲート電極のゲート長相当の
パターンの露光と、該露光よりも低ドーズ量で、かつ該
露光領域をソース電極側の端部に含む広い露光領域を有
し、ゲート電極を「字形に拡大する寸法相当のパターン
の露光とを任意の順序で行う工程と、該第１、第２およ
び第３のレジストを現像処理して「字形ゲート形成用パ
ターンを形成すると共に、該第１のレジストパターンを
マスクとしてリセスを形成する工程と、ゲート金属を被
着して「字形ゲート電極を形成する工程とを備えてなる
ことを特徴とする電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25696588A JPH02105423A (ja) | 1988-10-14 | 1988-10-14 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25696588A JPH02105423A (ja) | 1988-10-14 | 1988-10-14 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105423A true JPH02105423A (ja) | 1990-04-18 |
Family
ID=17299832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25696588A Pending JPH02105423A (ja) | 1988-10-14 | 1988-10-14 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105423A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07240425A (ja) * | 1994-02-28 | 1995-09-12 | Nec Corp | 半導体装置の製造方法 |
| US5470767A (en) * | 1992-08-06 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
-
1988
- 1988-10-14 JP JP25696588A patent/JPH02105423A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5470767A (en) * | 1992-08-06 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
| JPH07240425A (ja) * | 1994-02-28 | 1995-09-12 | Nec Corp | 半導体装置の製造方法 |
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