JPH01136375A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH01136375A JPH01136375A JP62295621A JP29562187A JPH01136375A JP H01136375 A JPH01136375 A JP H01136375A JP 62295621 A JP62295621 A JP 62295621A JP 29562187 A JP29562187 A JP 29562187A JP H01136375 A JPH01136375 A JP H01136375A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/28581—Deposition of Schottky electrodes
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタ（ＦＥＴ）の製造方法
、特に、ショットキゲート型電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）の製造方法に関するものである。
、特に、ショットキゲート型電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）の製造方法に関するものである。
近年、化合物半導体による素子が、その動作速度の速さ
の点で脚光を浴びており、特に、化合物半導体を用いた
ＭＥＳＦＥＴの研究が進んでいる。
の点で脚光を浴びており、特に、化合物半導体を用いた
ＭＥＳＦＥＴの研究が進んでいる。
化合物半導体によるＭＥＳＦＥＴにも種々の構造のもの
があり、現在最も進んだものの一つとして、ダミーゲー
ト構造を用いて製造したＳ Ａ Ｉ Ｎ Ｔ （Ｓｅｌ
ｆ Ａｌｉｇｎｅｄ １ｍｐｌａｔａｎｔｉｏｎ ｆｏ
ｒＮ” １ａｙｅｒ Ｔｅｃｈｎｏｌｏｇｙ） Ｆ Ｅ
Ｔと呼ばれるものがある。この５ＡＩＮＴＦＥＴは、
第３図に示すように、ソース、ドレインのオーミック電
極１．２の下にｎ 層３．４が設けられて直列抵抗の低
減が図られており、しかも、このｎ 層３．４をゲート
電極５かられずかに離した構造とすることにより、余分
なゲート容量の発生が抑えられている。
があり、現在最も進んだものの一つとして、ダミーゲー
ト構造を用いて製造したＳ Ａ Ｉ Ｎ Ｔ （Ｓｅｌ
ｆ Ａｌｉｇｎｅｄ １ｍｐｌａｔａｎｔｉｏｎ ｆｏ
ｒＮ” １ａｙｅｒ Ｔｅｃｈｎｏｌｏｇｙ） Ｆ Ｅ
Ｔと呼ばれるものがある。この５ＡＩＮＴＦＥＴは、
第３図に示すように、ソース、ドレインのオーミック電
極１．２の下にｎ 層３．４が設けられて直列抵抗の低
減が図られており、しかも、このｎ 層３．４をゲート
電極５かられずかに離した構造とすることにより、余分
なゲート容量の発生が抑えられている。
そしてかかる構造の５ＡＩＮＴＦＥＴをさらに一歩進め
たものとして、ドレイン側のｎ＋層とゲート電極との間
隔をソース側のｎ＋層とゲート電極との間隔よりも広く
し、これによって、直列抵抗値を小さい値に保持したま
ま、ドレイン耐圧を高くしてドレインコンダクタンスを
低くしたものが考えられている。
たものとして、ドレイン側のｎ＋層とゲート電極との間
隔をソース側のｎ＋層とゲート電極との間隔よりも広く
し、これによって、直列抵抗値を小さい値に保持したま
ま、ドレイン耐圧を高くしてドレインコンダクタンスを
低くしたものが考えられている。
この非対称構造のＳＡ Ｉ ＮＴＦＥＴは、製造工程途
中におけるダミーゲート構造を非対称とすることにより
得られるものであり、この非対称ダミーゲート構造を用
いた製造方法が、特開昭６１−１９４７８１号公報に既
に開示されている。この製造方法によれば、２層ののダ
ミーゲートを形成した後、ダミーゲートのドレイン側の
側壁およびその近傍を除いてＡ４７等の金属膜を表面に
蒸着し、その金属膜をマスクとルでダミーゲートの下層
のドレイン側をエツチングすることにより、非対称のダ
ミーゲート構造を作るものである。
中におけるダミーゲート構造を非対称とすることにより
得られるものであり、この非対称ダミーゲート構造を用
いた製造方法が、特開昭６１−１９４７８１号公報に既
に開示されている。この製造方法によれば、２層ののダ
ミーゲートを形成した後、ダミーゲートのドレイン側の
側壁およびその近傍を除いてＡ４７等の金属膜を表面に
蒸着し、その金属膜をマスクとルでダミーゲートの下層
のドレイン側をエツチングすることにより、非対称のダ
ミーゲート構造を作るものである。
しかし、上記従来技術によれば、非対称のダミーゲート
を作るためだけに、ダミーゲート下層部の一側面を除い
てＡｌｐの蒸着を行い、ダミーゲート下層部のエツチン
グを終了した後、再び、このＡＮ蒸着膜を除去しなけれ
ばならず、極めて煩わしい工程を経なければならなかっ
た。
を作るためだけに、ダミーゲート下層部の一側面を除い
てＡｌｐの蒸着を行い、ダミーゲート下層部のエツチン
グを終了した後、再び、このＡＮ蒸着膜を除去しなけれ
ばならず、極めて煩わしい工程を経なければならなかっ
た。
本発明の電界効果トランジスタの製造方法は、上記問題
点に鑑みて為されたものであり、半導体主面を有する基
板上のゲート電極形成部に少なくとも基板接触部がレジ
スト材からなＡダミーゲートを形成し、このダミーゲー
トをマスクとして不純物のイオン注入を行ってソース領
域およびドレイン領域を形成した後ダミーゲートを除去
し、このダミーゲート除去部にゲート電極を形成する電
界効果トランジスタの製造方法において、前記ダミーゲ
ートに対してＵＶ光を斜め上方から照射して前記レジス
ト材のソース領域側側面を硬化させた後サイドエツチン
グを行うことにより、ダミーゲートの基板接触部とドレ
イン領域との間隔をダミーゲートの基板接触部とソース
領域との間隔よりも広くするものである。
点に鑑みて為されたものであり、半導体主面を有する基
板上のゲート電極形成部に少なくとも基板接触部がレジ
スト材からなＡダミーゲートを形成し、このダミーゲー
トをマスクとして不純物のイオン注入を行ってソース領
域およびドレイン領域を形成した後ダミーゲートを除去
し、このダミーゲート除去部にゲート電極を形成する電
界効果トランジスタの製造方法において、前記ダミーゲ
ートに対してＵＶ光を斜め上方から照射して前記レジス
ト材のソース領域側側面を硬化させた後サイドエツチン
グを行うことにより、ダミーゲートの基板接触部とドレ
イン領域との間隔をダミーゲートの基板接触部とソース
領域との間隔よりも広くするものである。
ダミーゲートのレジスト材の片側のみにＵＶ光を照射し
て硬化させることにより、この硬化部のエツチング速度
を遅くすることができる。そのため、ダミーゲートのソ
ース領域側側面にＵＶ光を照射した後これをサイドエツ
チングすると、ドレイン領域側側面が速くエツチングさ
れる。これによって、ダミーゲートの基板接触部とドレ
イン領域との間隔がダミーゲートの基板接触部とソース
領域との間隔よりも広くなる。
て硬化させることにより、この硬化部のエツチング速度
を遅くすることができる。そのため、ダミーゲートのソ
ース領域側側面にＵＶ光を照射した後これをサイドエツ
チングすると、ドレイン領域側側面が速くエツチングさ
れる。これによって、ダミーゲートの基板接触部とドレ
イン領域との間隔がダミーゲートの基板接触部とソース
領域との間隔よりも広くなる。
第１図は、本発明の一実施例を示す工程断面図である。
まず、半絶縁性Ｇａ Ａｓ基板１．０の表面にレジスト
１１を塗布した後、通常のフォトリソグラフィ工程によ
って、ｎ型能動層１２となる部分のレジストを除去する
。ついで、残されたレジスト膜１１をマスクとしてＳｌ
のイオン注入を行う。−例として、加速電圧を６０ｋｅ
Ｖとし、Ｅ型ＦＥＴではドーズ量的１．５Ｘ１０ ／
ｃｍ 、Ｄ型ＦＥＴでは約２．４ ｘ １０１２／ｃ
ｍ２とすれば良い（第１図（Ａ））。
１１を塗布した後、通常のフォトリソグラフィ工程によ
って、ｎ型能動層１２となる部分のレジストを除去する
。ついで、残されたレジスト膜１１をマスクとしてＳｌ
のイオン注入を行う。−例として、加速電圧を６０ｋｅ
Ｖとし、Ｅ型ＦＥＴではドーズ量的１．５Ｘ１０ ／
ｃｍ 、Ｄ型ＦＥＴでは約２．４ ｘ １０１２／ｃ
ｍ２とすれば良い（第１図（Ａ））。
次に、レジスト膜１１を除去した後、Ｇａ Ａｓ基板１
０上にプラズマＣＶＤ法により＄１３Ｎ４膜１３を堆積
する。この５１３Ｎ４膜１３は後のアニーリングの保護
膜であると共に、ＦＥＴ製作の全工程を通してＧａ Ａ
ｓ表面を保護し、デバイス特性のプロセスごとの変動を
抑止するものである。次に、膜厚的１．０μｍのレジス
ト１４を形成し、その上にスパッタリングにより膜厚的
０．３μｍのＳｉＯ２膜１５を形成する。そしてさらに
その上に、フォトレジスト１６を形成し、レジスト１４
．５１０２膜１５とともに３層レジスト１７を形成する
。
０上にプラズマＣＶＤ法により＄１３Ｎ４膜１３を堆積
する。この５１３Ｎ４膜１３は後のアニーリングの保護
膜であると共に、ＦＥＴ製作の全工程を通してＧａ Ａ
ｓ表面を保護し、デバイス特性のプロセスごとの変動を
抑止するものである。次に、膜厚的１．０μｍのレジス
ト１４を形成し、その上にスパッタリングにより膜厚的
０．３μｍのＳｉＯ２膜１５を形成する。そしてさらに
その上に、フォトレジスト１６を形成し、レジスト１４
．５１０２膜１５とともに３層レジスト１７を形成する
。
３層レジスト１７の形成後は、まず、最上段ＡＺレジス
ト１６のパターンニングを行う（同図（Ｂ））。
ト１６のパターンニングを行う（同図（Ｂ））。
ついで、ＣＦ４＋Ｈ２ガスを用いた反応性イオンエツチ
ング（ＲＩ Ｅ）により、５１０２膜１５を除去し、そ
してさらに、０２ガスを用いたＲＩＥにより最下段レジ
スト１４を除去する。なお、最下段レジスト１４を除去
する際に、最上段レジスト１６も同時に除去される。最
下段レジスト１４は５１０２膜１５に比べてエツチング
速度が速いのでアンダーカットされ、断面形状がＴ字状
のダミーゲート１８がレジスト１４と５１０２膜１５に
より形成される（同図（Ｃ））。
ング（ＲＩ Ｅ）により、５１０２膜１５を除去し、そ
してさらに、０２ガスを用いたＲＩＥにより最下段レジ
スト１４を除去する。なお、最下段レジスト１４を除去
する際に、最上段レジスト１６も同時に除去される。最
下段レジスト１４は５１０２膜１５に比べてエツチング
速度が速いのでアンダーカットされ、断面形状がＴ字状
のダミーゲート１８がレジスト１４と５１０２膜１５に
より形成される（同図（Ｃ））。
次に、図面上において右上から左下に向けて、基板表面
に対して約４５度の角度でディープＵＶ光１９を１００
ｍｊ／ｃＩ１２で照射する。この照射光は、１字状ダミ
ーゲート１８の下層レジスト１４においては右側の側壁
にのみ照射される。レジスト１５は、ＵＶ光の照射によ
りレジスト内に含まれる高分子の重合度を高めるので、
かかる斜め照射によって、１字状ダミーゲート１８の下
層レジスト１４の右側側壁のみを硬化させることができ
る（同図（Ｄ））。
に対して約４５度の角度でディープＵＶ光１９を１００
ｍｊ／ｃＩ１２で照射する。この照射光は、１字状ダミ
ーゲート１８の下層レジスト１４においては右側の側壁
にのみ照射される。レジスト１５は、ＵＶ光の照射によ
りレジスト内に含まれる高分子の重合度を高めるので、
かかる斜め照射によって、１字状ダミーゲート１８の下
層レジスト１４の右側側壁のみを硬化させることができ
る（同図（Ｄ））。
次に、０２ガスを用いたＲＩＥにより再びエツチングを
施すと、ＵＶ光により硬化処理の施された下層レジスト
１４の右側側壁および５ＩＯ２膜１５はほどんどエツチ
ングされないにもかかわらず、ＵＶ光による硬化処理の
施されていない下層レジスト１５の左側側壁のみが工゛
ツチングされる。
施すと、ＵＶ光により硬化処理の施された下層レジスト
１４の右側側壁および５ＩＯ２膜１５はほどんどエツチ
ングされないにもかかわらず、ＵＶ光による硬化処理の
施されていない下層レジスト１５の左側側壁のみが工゛
ツチングされる。
これによって、庇部となっているＳ ｌ ０２膜１５゜
の左側が右側に比べて突出している非対称の１字状ダミ
ーゲート１８′を得る。ついで、非対称１字状ダミーゲ
ート１８′をマスクに、高ドーズ４Ｘ１０１３／ｅｌ１
２ （２００ｋｅＶ）の−８ｌイオン注入を５ｔ３Ｎ、
膜１３を通して行い、ｎ ドレイン領域２０およびｎ
ソース領域２１を形成する（同図（Ｅ））。
の左側が右側に比べて突出している非対称の１字状ダミ
ーゲート１８′を得る。ついで、非対称１字状ダミーゲ
ート１８′をマスクに、高ドーズ４Ｘ１０１３／ｅｌ１
２ （２００ｋｅＶ）の−８ｌイオン注入を５ｔ３Ｎ、
膜１３を通して行い、ｎ ドレイン領域２０およびｎ
ソース領域２１を形成する（同図（Ｅ））。
次に、スパッタリングにより５１０２膜２２を表面全体
に堆積する（同図（Ｆ））。その後、非対称１字状ダミ
ーゲート１８′の側壁に着いたＳ１′０２をＮＨ４，Ｈ
Ｆ−１２０： １のバッファＨＦ溶液で除去し、アセト
ン煮沸またはリムーバにより非対称１字状ダミーゲート
１８′のレジスト１４をリフトオフする。その後、ｎ能
動層１２およびｎ＋層２０．２１の活性化を、８００”
Ｃｌ２Ｏ分、Ｎ２雰囲気中の熱処理により行う（同図（
Ｇ））。
に堆積する（同図（Ｆ））。その後、非対称１字状ダミ
ーゲート１８′の側壁に着いたＳ１′０２をＮＨ４，Ｈ
Ｆ−１２０： １のバッファＨＦ溶液で除去し、アセト
ン煮沸またはリムーバにより非対称１字状ダミーゲート
１８′のレジスト１４をリフトオフする。その後、ｎ能
動層１２およびｎ＋層２０．２１の活性化を、８００”
Ｃｌ２Ｏ分、Ｎ２雰囲気中の熱処理により行う（同図（
Ｇ））。
次に、反応性イオンエツチング（ＲＩ Ｅ）により、５
ＩＯ２膜２２を除去し、さらに、プラズマエツチングに
よりＳ ｉ ａ Ｎ ４膜１３を除去し、ついでオーミ
ック金属Ａｕ Ｇｅ／Ｎｉ （１０５０Ａ／２８ＯＡ
）を蒸着してリフトオフ、４６０℃、３０秒、Ｎ２雰囲
気中でシンクして、ドレイン電極２３、ソース電極２４
を形成する（同図（Ｈ））。
ＩＯ２膜２２を除去し、さらに、プラズマエツチングに
よりＳ ｉ ａ Ｎ ４膜１３を除去し、ついでオーミ
ック金属Ａｕ Ｇｅ／Ｎｉ （１０５０Ａ／２８ＯＡ
）を蒸着してリフトオフ、４６０℃、３０秒、Ｎ２雰囲
気中でシンクして、ドレイン電極２３、ソース電極２４
を形成する（同図（Ｈ））。
次に、Ｓ ｉ ａ Ｎ ａ膜１３とＳＩ Ｏ２膜２２の
エツチング速度の差を利用して、８１３Ｎ４膜１３をプ
ラズマエッチし、ｌ０ＮＨ・ ：ＩＨＦ溶液でＧａ Ａ
ｓ表面をクリーニング後、ＴＩ ／Ｐｔ ／Ａｕ （
Ｉ０００Ａ１５０ＯＡ／１５００Ａ）を蒸着して、ゲー
ト電極２５を形成する（同図（■））。 ′ 第１図（Ｉ）から判るように、ｎ ドレイン領域２０と
ゲート電極２５との距離Ｔ１は、ｎ＋ソース領域２１と
ゲート電極２５との距離Ｔ２よりも大きい。これは、１
字状ダミーゲート１８′を非対称とし、Ｓ１０゜膜１５
による庇部のうち、ドレイン側庇部をソース側庇部より
も突出させたことにより達成されるものである。
エツチング速度の差を利用して、８１３Ｎ４膜１３をプ
ラズマエッチし、ｌ０ＮＨ・ ：ＩＨＦ溶液でＧａ Ａ
ｓ表面をクリーニング後、ＴＩ ／Ｐｔ ／Ａｕ （
Ｉ０００Ａ１５０ＯＡ／１５００Ａ）を蒸着して、ゲー
ト電極２５を形成する（同図（■））。 ′ 第１図（Ｉ）から判るように、ｎ ドレイン領域２０と
ゲート電極２５との距離Ｔ１は、ｎ＋ソース領域２１と
ゲート電極２５との距離Ｔ２よりも大きい。これは、１
字状ダミーゲート１８′を非対称とし、Ｓ１０゜膜１５
による庇部のうち、ドレイン側庇部をソース側庇部より
も突出させたことにより達成されるものである。
次に、第２図を用いて本発明の他の実施例を説明する。
本実施例は、ダミーゲートを１層のレジスト材のみで構
成したものである。
成したものである。
半導体基板としてＧａ Ａｓ基板３１を用い、その上に
フォトレジスト膜（ＡＺ−１４００）３２を全面に塗布
する（第２図（Ａ））。ついで、所定のパターンを露光
した後、現像してダミーゲート３３を形成する（同図（
Ｂ））。
フォトレジスト膜（ＡＺ−１４００）３２を全面に塗布
する（第２図（Ａ））。ついで、所定のパターンを露光
した後、現像してダミーゲート３３を形成する（同図（
Ｂ））。
次にダミーゲート３３をマスクとして、Ｓｌイオンを注
入濃度３×１０１３／ｃＩｎ３程度でイオン注入を行い
、ドレイン領域３４、ソース領域３５を形成する（同図
（Ｃ））。
入濃度３×１０１３／ｃＩｎ３程度でイオン注入を行い
、ドレイン領域３４、ソース領域３５を形成する（同図
（Ｃ））。
次に、ＵＶ光１９を同図（Ｄ）に示すように斜め上方か
らダミーゲート３３に対して照射し、ソース領域側側面
を硬化させる。ついで、ダミーゲート３３をサイドエツ
チングすると、硬化されていないドレイン側側面のみエ
ツチングされ、同図（Ｅ）のように、ダミーゲート３３
とドレイン領域３４とが離隔したダミーゲート３３′が
形成される。
らダミーゲート３３に対して照射し、ソース領域側側面
を硬化させる。ついで、ダミーゲート３３をサイドエツ
チングすると、硬化されていないドレイン側側面のみエ
ツチングされ、同図（Ｅ）のように、ダミーゲート３３
とドレイン領域３４とが離隔したダミーゲート３３′が
形成される。
その後、ＥＣＲプラズマＣＶＤ装置により、ＳｉＨとＮ
Ｈ４とＮ２の混合ガスを用いて５１３Ｎ４膜３６を膜厚
が３５００Ａ程度になるように形成する（同図（Ｆ））
。ついで、ウェットエツチングによりダミーゲート３３
′を除去してリフトオフを行うことにより、絶縁パター
ンを形成し、基板全体をＡｓＨ１３中において温度を摂
氏８００度程度とし′ｔＴ３０分間アニール処理する（
同図（Ｇ））。そして、この絶縁パターンにより基板３
１の表面が露出している部分を含む全面にＴｌ／Ｐｔ／
Ａｕ系の電極材料を蒸着し、パターンニングによりゲー
ト電極３７を形成する（同図（Ｈ））。その後、不図示
のソース電極およびドレイン電極を形成すれば、ドレイ
ン領域３４とゲート電極３７とが適当に離隔した電界効
果トランジスタを形成することができる。
Ｈ４とＮ２の混合ガスを用いて５１３Ｎ４膜３６を膜厚
が３５００Ａ程度になるように形成する（同図（Ｆ））
。ついで、ウェットエツチングによりダミーゲート３３
′を除去してリフトオフを行うことにより、絶縁パター
ンを形成し、基板全体をＡｓＨ１３中において温度を摂
氏８００度程度とし′ｔＴ３０分間アニール処理する（
同図（Ｇ））。そして、この絶縁パターンにより基板３
１の表面が露出している部分を含む全面にＴｌ／Ｐｔ／
Ａｕ系の電極材料を蒸着し、パターンニングによりゲー
ト電極３７を形成する（同図（Ｈ））。その後、不図示
のソース電極およびドレイン電極を形成すれば、ドレイ
ン領域３４とゲート電極３７とが適当に離隔した電界効
果トランジスタを形成することができる。
以上説明したように、本発明の電界効果トランジスタの
製造方法によれば、ダミーゲートのレジストの片側のみ
にＵＶ光を照射して硬化させた後にこのレジストをサイ
ドエツチングするという極めて簡単な処理によって、ソ
ース領域とゲート電極との間隔よりもドレイン領域とゲ
ート電極との間隔を大きくとることができる。したがっ
て、直列抵抗が低くしかもドレインコンダクタンスの低
い優れたＦＥＴの製造が容易となる。
製造方法によれば、ダミーゲートのレジストの片側のみ
にＵＶ光を照射して硬化させた後にこのレジストをサイ
ドエツチングするという極めて簡単な処理によって、ソ
ース領域とゲート電極との間隔よりもドレイン領域とゲ
ート電極との間隔を大きくとることができる。したがっ
て、直列抵抗が低くしかもドレインコンダクタンスの低
い優れたＦＥＴの製造が容易となる。
第１図は本発明の一実施例を示す工程断面図、第２図は
本発明の他の実施例を示す工程断面図、第３図は従来の
ＳＡ Ｉ ＮＴＦＥＴの構造を示す断面図である。 １０・・・半絶縁性Ｇａ Ａｓ基板、１２・・・能動層
、１４・・・下層レジスト層、１８・・・１字状ダミー
ゲート、１８′・・・非対称１字状ダミーゲート、１９
・・・ディープＵＶ光、２０．３４・・・ｎ＋ ドレイ
ン領域、２１．３５・・・ｎ＋ソース領域、２３・・・
ドレイン電極、２４・・・ソース電極、２５．３７・・
・ゲート電極、３１・・・Ｇａ Ａｓ半導体基板、３３
．３３’・・・ダミーゲート。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也第２の実施例 第２図 第２図 第３図
本発明の他の実施例を示す工程断面図、第３図は従来の
ＳＡ Ｉ ＮＴＦＥＴの構造を示す断面図である。 １０・・・半絶縁性Ｇａ Ａｓ基板、１２・・・能動層
、１４・・・下層レジスト層、１８・・・１字状ダミー
ゲート、１８′・・・非対称１字状ダミーゲート、１９
・・・ディープＵＶ光、２０．３４・・・ｎ＋ ドレイ
ン領域、２１．３５・・・ｎ＋ソース領域、２３・・・
ドレイン電極、２４・・・ソース電極、２５．３７・・
・ゲート電極、３１・・・Ｇａ Ａｓ半導体基板、３３
．３３’・・・ダミーゲート。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也第２の実施例 第２図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １、半導体主面を有する基板上のゲート電極形成部に少
なくとも基板接触部がレジスト材からなるダミーゲート
を形成し、このダミーゲートをマスクとして不純物のイ
オン注入を行ってソース領域およびドレイン領域を形成
した後ダミーゲートを除去し、このダミーゲート除去部
にゲート電極を形成する電界効果トランジスタの製造方
法において、前記ダミーゲートに対してＵＶ光を斜め上
方から照射して前記レジスト材のソース領域側側面を硬
化させた後サイドエッチングを行うことにより、ダミー
ゲートの基板接触部とドレイン領域との間隔をダミーゲ
ートの基板接触部とソース領域との間隔よりも広くする
ことを特徴とする電界効果トランジスタの製造方法。 ２、ダミーゲートは、上層がＳｉＯ＿２であり下層がレ
ジスト材である２層構造となっている特許請求の範囲第
１項記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295621A JPH01136375A (ja) | 1987-11-24 | 1987-11-24 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295621A JPH01136375A (ja) | 1987-11-24 | 1987-11-24 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01136375A true JPH01136375A (ja) | 1989-05-29 |
Family
ID=17823002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295621A Pending JPH01136375A (ja) | 1987-11-24 | 1987-11-24 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01136375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138938A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008193005A (ja) * | 2007-02-07 | 2008-08-21 | Eudyna Devices Inc | 半導体装置の製造方法 |
-
1987
- 1987-11-24 JP JP62295621A patent/JPH01136375A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138938A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008193005A (ja) * | 2007-02-07 | 2008-08-21 | Eudyna Devices Inc | 半導体装置の製造方法 |
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