JPH04320348A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04320348A JPH04320348A JP8828291A JP8828291A JPH04320348A JP H04320348 A JPH04320348 A JP H04320348A JP 8828291 A JP8828291 A JP 8828291A JP 8828291 A JP8828291 A JP 8828291A JP H04320348 A JPH04320348 A JP H04320348A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にパターン反転セルフアライン置換ゲートプロ
セスによる電界効果型トランジスタの製造方法に関する
ものである。
関し、特にパターン反転セルフアライン置換ゲートプロ
セスによる電界効果型トランジスタの製造方法に関する
ものである。
【０００２】
【従来の技術】セルフアライン技術はＬＳＩの集積度の
向上および性能の向上のために重要な技術である。この
セルフアライン技術として、代表的なパターン反転セル
フアラインプロセスであるＳＡＩＮＴ（ＩＥＥＥ Ｔ
ｒａｎｓ． ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ；ＥＤ
２９，ｐｐ１７７２−１７７７，１９８２）が知られて
いる。
向上および性能の向上のために重要な技術である。この
セルフアライン技術として、代表的なパターン反転セル
フアラインプロセスであるＳＡＩＮＴ（ＩＥＥＥ Ｔ
ｒａｎｓ． ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ；ＥＤ
２９，ｐｐ１７７２−１７７７，１９８２）が知られて
いる。
【０００３】図２にＳＡＩＮＴの工程図を、図３にこれ
ら各工程におけるＭＥＳＦＥＴの断面図を示す。まず、
図２の工程（ａ）において、半絶縁性ＧａＡｓ基板１に
フォトレジスト２を用いてＳｉをイオン注入し、ｎ注入
層（動作層）３を形成する（図３（Ａ））。次に工程（
ｂ）においてプラズマＣＶＤ法によってＳｉＮ層４を形
成する。ついで、工程（ｃ）において、下層フォトレジ
スト５，スパッタＳｉＯ２ 層６および上層フォトレジ
スト層７からなる３層レジストを形成し、上層レジスト
７をマスクとしてＳｉＯ２ 層６をパターニングする。 さらにＯ２ を用いたリアクティブイオンエッチング（
ＲＩＥ）により下層レジスト５をエッチングする。この
際下層レジスト５がＳｉＯ２ 層６よりアンダーカット
され、ＳｉＯ２ 層６が下層レジスト５よりＴ字状に張
り出した形状とする。上層レジスト７は下層レジスト５
のエッチングと共にエッチング除去される。工程（ｄ）
において、ＳｉＯ２ 層６をマスクとしてＳｉイオンを
打ちこみ、ｎ＋ 層８を形成する。図３（Ｂ）に示すよ
うに、ｎ＋ 層８の端縁は鎖線９で示される位置にある
。次に工程（ｅ）において、第２のＳｉＯ２ 層１０を
ＲＦスパッタ法によって堆積する。ＳｉＯ２ 層１０の
端縁は下層フォトレジスト５の側面に達し、従って、Ｓ
ｉＯ２ 層１０の間隙はｎ＋ 層８の間隙より狭い。工
程（ｆ）において、多層レジスト上のＳｉＯ２ 層６を
リフトオフする。その結果、ＳｉＯ２ 層はＳｉＮ層上
にのみ存在する（図３（Ｃ））。工程（ｇ）において、
アニーリングを行ってｎ層３およびｎ＋ 層８を活性化
した後、工程（ｈ）において、ソースおよびドレインを
形成すべき部位のＳｉＯ２ 層１０およびＳｉＮ層４を
開孔し、オーミック電極１１，１２を堆積する。さらに
、工程（ｉ）において、ゲートを形成すべき部位のＳｉ
Ｎ層４を開孔し、ゲート電極１３を堆積して、図３（Ｄ
）に示すＭＥＳＦＥＴが作製される。ｎ＋ 層８とゲー
ト電極１３との間隔は下層フォトレジスト５のアンダー
カット量によって規定される。
ら各工程におけるＭＥＳＦＥＴの断面図を示す。まず、
図２の工程（ａ）において、半絶縁性ＧａＡｓ基板１に
フォトレジスト２を用いてＳｉをイオン注入し、ｎ注入
層（動作層）３を形成する（図３（Ａ））。次に工程（
ｂ）においてプラズマＣＶＤ法によってＳｉＮ層４を形
成する。ついで、工程（ｃ）において、下層フォトレジ
スト５，スパッタＳｉＯ２ 層６および上層フォトレジ
スト層７からなる３層レジストを形成し、上層レジスト
７をマスクとしてＳｉＯ２ 層６をパターニングする。 さらにＯ２ を用いたリアクティブイオンエッチング（
ＲＩＥ）により下層レジスト５をエッチングする。この
際下層レジスト５がＳｉＯ２ 層６よりアンダーカット
され、ＳｉＯ２ 層６が下層レジスト５よりＴ字状に張
り出した形状とする。上層レジスト７は下層レジスト５
のエッチングと共にエッチング除去される。工程（ｄ）
において、ＳｉＯ２ 層６をマスクとしてＳｉイオンを
打ちこみ、ｎ＋ 層８を形成する。図３（Ｂ）に示すよ
うに、ｎ＋ 層８の端縁は鎖線９で示される位置にある
。次に工程（ｅ）において、第２のＳｉＯ２ 層１０を
ＲＦスパッタ法によって堆積する。ＳｉＯ２ 層１０の
端縁は下層フォトレジスト５の側面に達し、従って、Ｓ
ｉＯ２ 層１０の間隙はｎ＋ 層８の間隙より狭い。工
程（ｆ）において、多層レジスト上のＳｉＯ２ 層６を
リフトオフする。その結果、ＳｉＯ２ 層はＳｉＮ層上
にのみ存在する（図３（Ｃ））。工程（ｇ）において、
アニーリングを行ってｎ層３およびｎ＋ 層８を活性化
した後、工程（ｈ）において、ソースおよびドレインを
形成すべき部位のＳｉＯ２ 層１０およびＳｉＮ層４を
開孔し、オーミック電極１１，１２を堆積する。さらに
、工程（ｉ）において、ゲートを形成すべき部位のＳｉ
Ｎ層４を開孔し、ゲート電極１３を堆積して、図３（Ｄ
）に示すＭＥＳＦＥＴが作製される。ｎ＋ 層８とゲー
ト電極１３との間隔は下層フォトレジスト５のアンダー
カット量によって規定される。
【０００４】
【発明が解決しようとする課題】前述したＴ型ダミーゲ
ートパターンをマスクとして絶縁膜を介したｎ＋ 層イ
オン注入では、形成されるキャリアプロファイルは、表
面にピークをもち深くなるにつれて減少していくものと
なる。この領域にＡｕＧｅ系オーミック電極を形成する
と表面から１，０００〜２，５００Å程度の深さまでシ
ンタされ、コンタクトはキャリア濃度の低いところも含
むので、オーミック電極のコンタクト抵抗低減は困難で
ある。またＴ字ダミーゲートの“ひさし”部分の下には
イオンが注入されないため、ソース抵抗の低減は困難で
ある。従来のＦＥＴはこれらのコンタクト抵抗を含めた
ソース抵抗が大きいため、相互コンダクタンスｇｍ の
増大が妨げられていた。
ートパターンをマスクとして絶縁膜を介したｎ＋ 層イ
オン注入では、形成されるキャリアプロファイルは、表
面にピークをもち深くなるにつれて減少していくものと
なる。この領域にＡｕＧｅ系オーミック電極を形成する
と表面から１，０００〜２，５００Å程度の深さまでシ
ンタされ、コンタクトはキャリア濃度の低いところも含
むので、オーミック電極のコンタクト抵抗低減は困難で
ある。またＴ字ダミーゲートの“ひさし”部分の下には
イオンが注入されないため、ソース抵抗の低減は困難で
ある。従来のＦＥＴはこれらのコンタクト抵抗を含めた
ソース抵抗が大きいため、相互コンダクタンスｇｍ の
増大が妨げられていた。
【０００５】本発明はこのような従来の問題を解決し、
相互コンダクタンスの高いＦＥＴを製造し得る方法を提
供することを目的とする。
相互コンダクタンスの高いＦＥＴを製造し得る方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】上述した目的を達成する
ために、本発明においては、図１に示す一具体例のよう
に、半導体基板の表面に動作層を形成する工程，この動
作層上に第１のレジスト層，ドライエッチングに対する
耐性が第１のレジスト層より大きい第２のレジスト層お
よびＳｉＯ２ 層からなる積層を形成する工程，ＳｉＯ
２ 層をパターニングし、パターニングされたＳｉＯ２
層をマスクとして第１および第２のレジストを反応性
イオンエッチングする工程，ＳｉＯ２ 膜をマスクとし
て半導体基板に第１のイオン注入を行う工程，ＳｉＯ２
膜を除去する工程，反応性イオンエッチング後の第２
のレジストをマスクとして半導体基板に第１のイオン注
入より低い加速電圧で第２のイオン注入を行う工程，半
導体基板上および反応性イオンエッチング後の第１およ
び第２のレジスト上に絶縁層を形成する工程および第１
および第２のレジストを除去する工程を有する。
ために、本発明においては、図１に示す一具体例のよう
に、半導体基板の表面に動作層を形成する工程，この動
作層上に第１のレジスト層，ドライエッチングに対する
耐性が第１のレジスト層より大きい第２のレジスト層お
よびＳｉＯ２ 層からなる積層を形成する工程，ＳｉＯ
２ 層をパターニングし、パターニングされたＳｉＯ２
層をマスクとして第１および第２のレジストを反応性
イオンエッチングする工程，ＳｉＯ２ 膜をマスクとし
て半導体基板に第１のイオン注入を行う工程，ＳｉＯ２
膜を除去する工程，反応性イオンエッチング後の第２
のレジストをマスクとして半導体基板に第１のイオン注
入より低い加速電圧で第２のイオン注入を行う工程，半
導体基板上および反応性イオンエッチング後の第１およ
び第２のレジスト上に絶縁層を形成する工程および第１
および第２のレジストを除去する工程を有する。
【０００７】
【作用】本発明においては、それぞれの断面幅が順次に
広くなるように第１のレジスト層，第２のレジスト層お
よびＳｉＯ２ 層からなる積層を基板表面に直接形成し
、ＳｉＯ２ 層をマスクとして第１のｎ＋ 層イオン注
入を行うことによってまず基板中深くにピークを持つキ
ャリアの分布を得ることができ、オーミック電極のコン
タクト抵抗を低減させる。さらにＳｉＯ２ 層を除去し
、第２のレジスト層をマスクとして第１のイオン注入よ
り低い加速電圧で第２のイオン注入を行うことによって
、ゲート電極の近くまでイオンを注入し、ソース抵抗を
低減し、相互コンダクタンスｇｍ を高めることができ
る。
広くなるように第１のレジスト層，第２のレジスト層お
よびＳｉＯ２ 層からなる積層を基板表面に直接形成し
、ＳｉＯ２ 層をマスクとして第１のｎ＋ 層イオン注
入を行うことによってまず基板中深くにピークを持つキ
ャリアの分布を得ることができ、オーミック電極のコン
タクト抵抗を低減させる。さらにＳｉＯ２ 層を除去し
、第２のレジスト層をマスクとして第１のイオン注入よ
り低い加速電圧で第２のイオン注入を行うことによって
、ゲート電極の近くまでイオンを注入し、ソース抵抗を
低減し、相互コンダクタンスｇｍ を高めることができ
る。
【０００８】
【実施例】以下に図１を参照して本発明の実施例を説明
する。
する。
【０００９】まず、図１（Ａ）に示すように、ＧａＡｓ
基板１に例えばＳｉイオンを注入し、動作層３となるイ
オン注入層を形成した後、第１のレジスト層１４および
この第１のレジスト層よりＯ２ によるドライエッチン
グに対する耐性の高い第２のレジスト層１５を積層し、
さらにＳｉＯ２ 膜６をＲＦマグネトロンスパッタリン
グによって堆積し、その上に上層レジスト７を積層し、
パターニングした。
基板１に例えばＳｉイオンを注入し、動作層３となるイ
オン注入層を形成した後、第１のレジスト層１４および
この第１のレジスト層よりＯ２ によるドライエッチン
グに対する耐性の高い第２のレジスト層１５を積層し、
さらにＳｉＯ２ 膜６をＲＦマグネトロンスパッタリン
グによって堆積し、その上に上層レジスト７を積層し、
パターニングした。
【００１０】次に図１（Ｂ）に示すようにＣＦ４ とＨ
２ の混合ガスによるＲＩＥによって、上層レジスト７
のパターンに従ってＳｉＯ２ 膜６をエッチングした。
２ の混合ガスによるＲＩＥによって、上層レジスト７
のパターンに従ってＳｉＯ２ 膜６をエッチングした。
【００１１】さらに図２（Ｃ）に示すように、Ｏ２ ガ
スによるＲＩＥによって第２のレジスト層１５および第
１のレジスト層１４をエッチングした。この時、ＳｉＯ
２ 膜６の下部の２層のレジスト１４，１５は耐Ｏ２
ドライエッチング性が異なるため、図示するように下層
のレジスト１４が大きく削られた状態の、かさの部分の
幅が異なる二重のＴ字型ダミーゲートが形成された。上
層レジスト７は同時に除去された。
スによるＲＩＥによって第２のレジスト層１５および第
１のレジスト層１４をエッチングした。この時、ＳｉＯ
２ 膜６の下部の２層のレジスト１４，１５は耐Ｏ２
ドライエッチング性が異なるため、図示するように下層
のレジスト１４が大きく削られた状態の、かさの部分の
幅が異なる二重のＴ字型ダミーゲートが形成された。上
層レジスト７は同時に除去された。
【００１２】この状態で、適切な洗浄を行った後、図１
（Ｄ）に示すように、第１のイオン注入（例えばＳｉイ
オンの注入）を、例えば加速電圧１２０ｋｅＶ，ドーズ
３．０×１０１３ｃｍ−２の条件で行って、第１のｎ＋
層１６を形成した。イオンは基板表面に直接注入され
るので、第１のｎ＋ 層１６は基板深くまで形成された
。
（Ｄ）に示すように、第１のイオン注入（例えばＳｉイ
オンの注入）を、例えば加速電圧１２０ｋｅＶ，ドーズ
３．０×１０１３ｃｍ−２の条件で行って、第１のｎ＋
層１６を形成した。イオンは基板表面に直接注入され
るので、第１のｎ＋ 層１６は基板深くまで形成された
。
【００１３】次に図１（Ｅ）に示すように緩衝フッ酸を
用いて二重のＴ字型ダミーゲートの幅の広い部分である
最上部のＳｉＯ２ 膜を除去しかさの幅を挾くした後、
図１（Ｆ）に示すように第２のイオン注入（例えばＳｉ
イオンの注入）を、例えば加速電圧５０ｋｅＶ，ドーズ
１×１０１３ｃｍ−２の条件で行って、第２のｎ＋ 層
１７を形成した。Ｓｉイオンは第１のレジスト層１４の
側壁近傍まで注入された。この結果、注入層がゲート電
極近くまで接近した。
用いて二重のＴ字型ダミーゲートの幅の広い部分である
最上部のＳｉＯ２ 膜を除去しかさの幅を挾くした後、
図１（Ｆ）に示すように第２のイオン注入（例えばＳｉ
イオンの注入）を、例えば加速電圧５０ｋｅＶ，ドーズ
１×１０１３ｃｍ−２の条件で行って、第２のｎ＋ 層
１７を形成した。Ｓｉイオンは第１のレジスト層１４の
側壁近傍まで注入された。この結果、注入層がゲート電
極近くまで接近した。
【００１４】その後、図１（Ｇ）に示すようにＲＦマグ
ネトロンスパッタリングによってＳｉＯ２ 層１８を全
面に形成した。
ネトロンスパッタリングによってＳｉＯ２ 層１８を全
面に形成した。
【００１５】図１（Ｈ）に示すようにレジスト１４およ
び１５の側面に付着したＳｉＯ２ を緩衝フッ酸で除去
し、さらにリフトオフによって、図１（Ｉ）に示す反転
パターンを得た。
び１５の側面に付着したＳｉＯ２ を緩衝フッ酸で除去
し、さらにリフトオフによって、図１（Ｉ）に示す反転
パターンを得た。
【００１６】この状態でキャップ層を設け、あるいは設
けずに８００℃２５分間アニールして注入されたイオン
を活性化させた。そしてＳｉＯ２ 層１８に開口してソ
ースおよびドレイン領域にオーミック電極を、動作層３
上にゲート極を形成してＦＥＴを作製した。
けずに８００℃２５分間アニールして注入されたイオン
を活性化させた。そしてＳｉＯ２ 層１８に開口してソ
ースおよびドレイン領域にオーミック電極を、動作層３
上にゲート極を形成してＦＥＴを作製した。
【００１７】このＦＥＴは、第１のｎ＋ 層が基板深く
まで形成されるのでオーミックコンタクトが改善され、
かつ第２のｎ＋ 層がゲート電極に接近して形成される
のでソース抵抗が低減され、高い相互コンダクタンスを
示した。
まで形成されるのでオーミックコンタクトが改善され、
かつ第２のｎ＋ 層がゲート電極に接近して形成される
のでソース抵抗が低減され、高い相互コンダクタンスを
示した。
【００１８】本発明がＧａＡｓ以外の他の半導体にも適
用できること、導電体型が実施例と逆の導電体型であっ
ても支障ないことは言うまでもない。
用できること、導電体型が実施例と逆の導電体型であっ
ても支障ないことは言うまでもない。
【００１９】
【発明の効果】以上説明したように、本発明に係る電界
効果型トランジスタの製造方法によれば、オーミック電
極のコンタクト抵抗を低減でき、かつソース抵抗を低減
できるので、相互コンダクタンスｇｍ の高いＦＥＴを
作製することができる。
効果型トランジスタの製造方法によれば、オーミック電
極のコンタクト抵抗を低減でき、かつソース抵抗を低減
できるので、相互コンダクタンスｇｍ の高いＦＥＴを
作製することができる。
【図１】本発明の実施例を示す図である。
【図２】従来例の工程図である。
【図３】従来例を説明する断面図である。
１ ＧａＡｓ基板
２ レジスト
３ 動作層
４ ＳｉＮ層
５ レジスト
６ ＳｉＯ２ 層
７ レジスト
８ ｎ＋ イオン注入層
１０ ＳｉＯ２ 層
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極
１４ 第１のレジスト
１５ 第２のレジスト
１６ 第１のｎ＋ 注入層
１７ 第２のｎ＋ 注入層
１８ ＳｉＯ２ 層
Claims (3)
- 【請求項１】 半導体基板上に、ドライエッチングに
対する耐性が互いに異なる２層のレジストとその上部に
形成された障壁層とからなる積層を形成する工程と、該
積層をパターニングする工程と、該パターニングされた
障壁層をマスクとして第１のイオン注入を行う工程と、
前記障壁層を除去する工程と、残された前記パターニン
グされたレジストをマスクとして第２のイオン注入を行
う工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記積層形成工程は前記半導体基板の
表面に動作層を形成する工程の後に行われ、前記２層の
レジストは下層の第１レジストとドライエッチングに対
する耐性が該第１レジストより大きい上層の第２レジス
トとからなり、前記障壁層はＳｉＯ２ 膜からなり、前
記積層のパターニングは反応性イオンエッチングによっ
て行われ、前記第２のイオン注入は前記第１のイオン注
入により低い加速電圧によって行われることを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板の表面に動作層を形成する
工程，該動作層上に第１のレジスト層，ドライエッチン
グに対する耐性が該第１のレジスト層より大きい第２の
レジスト層およびＳｉＯ２ 層からなる積層を形成する
工程，前記ＳｉＯ２ 層をパターニングする工程，パタ
ーニングされた該ＳｉＯ２ 層をマスクとして前記第１
および第２のレジストを反応性イオンエッチングする工
程，前記ＳｉＯ２ 膜をマスクとして前記半導体基板に
第１のイオン注入を行う工程，前記ＳｉＯ２ 膜を除去
する工程，前記第２のレジストをマスクとして前記半導
体基板に前記第１のイオン注入より低い加速電圧で第２
のイオン注入を行う工程，前記半導体基板上および前記
第１のレジストと第２のレジスト上に絶縁層を形成する
工程および前記第１および第２のレジストを除去する工
程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8828291A JPH04320348A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8828291A JPH04320348A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320348A true JPH04320348A (ja) | 1992-11-11 |
Family
ID=13938549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8828291A Pending JPH04320348A (ja) | 1991-04-19 | 1991-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613190A2 (en) * | 1993-02-22 | 1994-08-31 | Sumitomo Electric Industries, Ltd. | Schottky junction type field effect transistor and method of manufacturing the same |
-
1991
- 1991-04-19 JP JP8828291A patent/JPH04320348A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613190A2 (en) * | 1993-02-22 | 1994-08-31 | Sumitomo Electric Industries, Ltd. | Schottky junction type field effect transistor and method of manufacturing the same |
| EP0613190A3 (en) * | 1993-02-22 | 1995-04-12 | Sumitomo Electric Industries | Schottky-type field effect transistor and its manufacturing method. |
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