JP2927161B2 - 半導体メモリとその製法 - Google Patents
半導体メモリとその製法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Description
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート型電界効
果トランジスタ（以下、単にＦＥＴと略記する）をメモ
リ素子とする半導体メモリとその製法に関し、特にゲー
ト電極層の近傍にソース−ドレイン間電流路を遮断する
ように溝を介して遮断領域を形成したことにより簡単且
つ確実にＦＥＴを遮断状態としたものである。
果トランジスタ（以下、単にＦＥＴと略記する）をメモ
リ素子とする半導体メモリとその製法に関し、特にゲー
ト電極層の近傍にソース−ドレイン間電流路を遮断する
ように溝を介して遮断領域を形成したことにより簡単且
つ確実にＦＥＴを遮断状態としたものである。
【０００２】
【従来の技術】従来、この種の半導体メモリとしては、
マスクＲＯＭ（リード・オンリィ・メモリ）が知られて
いる。マスクＲＯＭには、ＮＡＮＤ型のものと、ＮＯＲ
型のものとが存在する。ＮＡＮＤ型のものは、ＦＥＴが
デプリーション形かエンハンスメント形かで情報の
“１”、“０”を決めている。一方、ＮＯＲ型のもの
は、別名高閾値型とも呼ばれ、エンハンスメント形で閾
値が低いか高いかによって情報の“１”、“０”を決め
ている。
マスクＲＯＭ（リード・オンリィ・メモリ）が知られて
いる。マスクＲＯＭには、ＮＡＮＤ型のものと、ＮＯＲ
型のものとが存在する。ＮＡＮＤ型のものは、ＦＥＴが
デプリーション形かエンハンスメント形かで情報の
“１”、“０”を決めている。一方、ＮＯＲ型のもの
は、別名高閾値型とも呼ばれ、エンハンスメント形で閾
値が低いか高いかによって情報の“１”、“０”を決め
ている。
【０００３】ＮＯＲ型のマスクＲＯＭにおいて、高閾値
のＦＥＴを製造する方法としては、図１０，１１に示す
ものが知られている。
のＦＥＴを製造する方法としては、図１０，１１に示す
ものが知られている。
【０００４】図１０の工程では、Ｐ型の半導体基板１０
の表面にゲート絶縁膜１２を介してポリシリコン等のゲ
ート電極層１４を形成した後、ゲート電極層１４の表面
を酸化するなどして絶縁膜１６を形成する。そして、絶
縁膜１２、電極層１４及び絶縁膜１６の積層をマスクと
する選択的イオン注入処理によりＮ+ 型ソース用のイオ
ン注入領域１８Ａ及びＮ+ 型ドレイン用のイオン注入領
域２０Ａを形成する。この後、基板表面にはレジスト層
２２を形成すると共に、このレジスト層２２にはホトリ
ソグラフィ処理によりゲート部を露呈するように孔２２
Ｈを形成する。
の表面にゲート絶縁膜１２を介してポリシリコン等のゲ
ート電極層１４を形成した後、ゲート電極層１４の表面
を酸化するなどして絶縁膜１６を形成する。そして、絶
縁膜１２、電極層１４及び絶縁膜１６の積層をマスクと
する選択的イオン注入処理によりＮ+ 型ソース用のイオ
ン注入領域１８Ａ及びＮ+ 型ドレイン用のイオン注入領
域２０Ａを形成する。この後、基板表面にはレジスト層
２２を形成すると共に、このレジスト層２２にはホトリ
ソグラフィ処理によりゲート部を露呈するように孔２２
Ｈを形成する。
【０００５】次に、図１１の工程では、絶縁膜１６、電
極層１４及び絶縁膜１２を介し且つレジスト層２２をマ
スクとして基板表面に例えばボロンイオンＢ+ を１２０
［ＫｅＶ］の加速電圧で選択的に注入する。これは、ゲ
ート電極層１４の下方のチャンネルにおいてアクセプタ
濃度を高めて閾値電圧を高くするためである。レジスト
層２２を除去した後、注入原子を活性化すべく熱処理を
行なうと、Ｎ+ 型のソース領域１８及びドレイン領域２
０と、Ｐ型の不純物ドープ領域２３とが得られる。
極層１４及び絶縁膜１２を介し且つレジスト層２２をマ
スクとして基板表面に例えばボロンイオンＢ+ を１２０
［ＫｅＶ］の加速電圧で選択的に注入する。これは、ゲ
ート電極層１４の下方のチャンネルにおいてアクセプタ
濃度を高めて閾値電圧を高くするためである。レジスト
層２２を除去した後、注入原子を活性化すべく熱処理を
行なうと、Ｎ+ 型のソース領域１８及びドレイン領域２
０と、Ｐ型の不純物ドープ領域２３とが得られる。
【０００６】ＮＯＲ型のマスクＲＯＭで必要なＦＥＴの
「遮断」とは、ソース−ドレイン間に２〜３［Ｖ］の電
圧をかけた状態でゲート電圧を電源電圧（一般に５
［Ｖ］）にした時でもソース−ドレイン間に電流が流れ
ないことである。上記した従来法では、ゲート部を貫通
するように不純物をイオン注入してチャンネルにＰ型の
不純物ドープ領域２３を形成することにより閾値電圧を
電源電圧よりも高く設定している。
「遮断」とは、ソース−ドレイン間に２〜３［Ｖ］の電
圧をかけた状態でゲート電圧を電源電圧（一般に５
［Ｖ］）にした時でもソース−ドレイン間に電流が流れ
ないことである。上記した従来法では、ゲート部を貫通
するように不純物をイオン注入してチャンネルにＰ型の
不純物ドープ領域２３を形成することにより閾値電圧を
電源電圧よりも高く設定している。
【０００７】
【発明が解決しようとする課題】上記した従来法による
と、ゲート電極層１４がポリサイド構造（ポリシリコン
層上にシリサイド層を積層したもの）である場合、シリ
サイド層のグレインの不均一性に起因してチャンネルへ
のイオン注入が不十分になりやすく、十分な注入量を確
保するのが容易でなかった。このことは、ゲート電極層
１４がポリシリコンの単層構造である場合にも、程度は
軽いが同様であった。従って、遮断状態が不完全なＦＥ
Ｔが形成されやすく、歩留りの低下を招く不都合があっ
た。
と、ゲート電極層１４がポリサイド構造（ポリシリコン
層上にシリサイド層を積層したもの）である場合、シリ
サイド層のグレインの不均一性に起因してチャンネルへ
のイオン注入が不十分になりやすく、十分な注入量を確
保するのが容易でなかった。このことは、ゲート電極層
１４がポリシリコンの単層構造である場合にも、程度は
軽いが同様であった。従って、遮断状態が不完全なＦＥ
Ｔが形成されやすく、歩留りの低下を招く不都合があっ
た。
【０００８】また、Ｐ型の不純物ドープ領域２３は、チ
ャンネル内からソース及びドレイン領域の下にまで広が
って形成されるため、ＰＮ接合の容量が大きくなり、回
路の動作速度が低下する不都合もあった。
ャンネル内からソース及びドレイン領域の下にまで広が
って形成されるため、ＰＮ接合の容量が大きくなり、回
路の動作速度が低下する不都合もあった。
【０００９】この発明の目的は、ＰＮ接合の容量をさほ
ど増大させることなく簡単且つ確実にＦＥＴを遮断状態
にすることができるＮＯＲ型マスクＲＯＭからなる半導
体メモリを提供すると共に、このような半導体メモリを
歩留りよく製造する方法を提供することにある。
ど増大させることなく簡単且つ確実にＦＥＴを遮断状態
にすることができるＮＯＲ型マスクＲＯＭからなる半導
体メモリを提供すると共に、このような半導体メモリを
歩留りよく製造する方法を提供することにある。
【００１０】
【課題を解決するための手段】この発明に係るＮＯＲ型
マスクＲＯＭからなる半導体メモリは、半導体基板の表
面に形成した絶縁ゲート型電界効果トランジスタをメモ
リ素子とするものであって、前記半導体基板の表面に前
記トランジスタのソース−ドレイン間電流路を遮断する
ように溝を設けると共に、前記トランジスタのソース又
はドレイン領域とは反対の導電型を有する領域を前記ト
ランジスタのソース−ドレイン間電流路を遮断するよう
に前記溝を介して形成したことを特徴とするものであ
る。
マスクＲＯＭからなる半導体メモリは、半導体基板の表
面に形成した絶縁ゲート型電界効果トランジスタをメモ
リ素子とするものであって、前記半導体基板の表面に前
記トランジスタのソース−ドレイン間電流路を遮断する
ように溝を設けると共に、前記トランジスタのソース又
はドレイン領域とは反対の導電型を有する領域を前記ト
ランジスタのソース−ドレイン間電流路を遮断するよう
に前記溝を介して形成したことを特徴とするものであ
る。
【００１１】また、この発明に係るＮＯＲ型マスクＲＯ
Ｍからなる半導体メモリの製法は、メモリ素子として使
用される絶縁ゲート型電界効果トランジスタを半導体基
板の表面に形成することを含むものであって、前記半導
体基板の表面にマスク材層を形成すると共に、このマス
ク材層には前記トランジスタのゲート電極層の少なくと
も一方側でソース−ドレイン間電流路を横切るように孔
を形成する工程と、前記トランジスタのゲート絶縁膜及
びゲート電極層の積層と前記マスク材層とをマスクとし
て前記半導体基板の表面を選択的にエッチングすること
により前記トランジスタのソース−ドレイン間電流路を
遮断するように溝を形成する工程と、前記トランジスタ
のゲート絶縁膜及びゲート電極層の積層と前記マスク材
層とをマスクとして前記半導体基板の表面に前記トラン
ジスタのソース又はドレイン領域とは反対の導電型を決
定する不純物を選択的にドープすることにより該導電型
を有する領域を前記トランジスタのソース−ドレイン間
電流路を遮断するように前記溝を介して形成する工程と
を含むことを特徴とするものである。
Ｍからなる半導体メモリの製法は、メモリ素子として使
用される絶縁ゲート型電界効果トランジスタを半導体基
板の表面に形成することを含むものであって、前記半導
体基板の表面にマスク材層を形成すると共に、このマス
ク材層には前記トランジスタのゲート電極層の少なくと
も一方側でソース−ドレイン間電流路を横切るように孔
を形成する工程と、前記トランジスタのゲート絶縁膜及
びゲート電極層の積層と前記マスク材層とをマスクとし
て前記半導体基板の表面を選択的にエッチングすること
により前記トランジスタのソース−ドレイン間電流路を
遮断するように溝を形成する工程と、前記トランジスタ
のゲート絶縁膜及びゲート電極層の積層と前記マスク材
層とをマスクとして前記半導体基板の表面に前記トラン
ジスタのソース又はドレイン領域とは反対の導電型を決
定する不純物を選択的にドープすることにより該導電型
を有する領域を前記トランジスタのソース−ドレイン間
電流路を遮断するように前記溝を介して形成する工程と
を含むことを特徴とするものである。
【００１２】
【作用】この発明に係る半導体メモリによれば、ソース
又はドレイン領域とは反対の導電型を有する領域をソー
ス−ドレイン間電流路を遮断するように溝を介して形成
するので、反対導電型領域は、溝の近傍に広がるだけ
で、チャンネルの中央部にまでは広がらず、ＰＮ接合の
容量増大はわずかで済む。その上、溝及び反対導電型領
域の組合せでソース−ドレイン間電流路を遮断するの
で、溝を深く形成したり、反対導電型領域を深く又はゲ
ート越しに形成したりする必要がなく、簡単且つ確実に
トランジスタを遮断状態にすることができる。
又はドレイン領域とは反対の導電型を有する領域をソー
ス−ドレイン間電流路を遮断するように溝を介して形成
するので、反対導電型領域は、溝の近傍に広がるだけ
で、チャンネルの中央部にまでは広がらず、ＰＮ接合の
容量増大はわずかで済む。その上、溝及び反対導電型領
域の組合せでソース−ドレイン間電流路を遮断するの
で、溝を深く形成したり、反対導電型領域を深く又はゲ
ート越しに形成したりする必要がなく、簡単且つ確実に
トランジスタを遮断状態にすることができる。
【００１３】また、この発明に係る半導体メモリの製法
によれば、溝及び反対導電型領域は、いずれも浅く形成
可能であり、しかもゲート電極層に対して自己整合的に
形成されるので、製造歩留りの向上が可能となる。
によれば、溝及び反対導電型領域は、いずれも浅く形成
可能であり、しかもゲート電極層に対して自己整合的に
形成されるので、製造歩留りの向上が可能となる。
【００１４】
【実施例】図１〜４は、この発明の一実施例に係る半導
体メモリの製法を示すもので、各々の図に対応する工程
（１）〜（４）を順次に説明する。
体メモリの製法を示すもので、各々の図に対応する工程
（１）〜（４）を順次に説明する。
【００１５】（１）Ｐ型シリコンからなる半導体基板１
０の表面にシリコンオキサイドからなるゲート絶縁膜１
２を介してポリシリコンからなるゲート電極層１４を形
成した後、ゲート電極層１４の表面を酸化してシリコン
オキサイドからなる絶縁膜１６を形成する。そして、絶
縁膜１２、電極層１４及び絶縁膜１６の積層をマスクと
する選択的イオン注入処理によりＮ+ 型ソース用のイオ
ン注入領域１８Ａ及びＮ+ 型ドレイン用のイオン注入領
域２０Ａを形成する。
０の表面にシリコンオキサイドからなるゲート絶縁膜１
２を介してポリシリコンからなるゲート電極層１４を形
成した後、ゲート電極層１４の表面を酸化してシリコン
オキサイドからなる絶縁膜１６を形成する。そして、絶
縁膜１２、電極層１４及び絶縁膜１６の積層をマスクと
する選択的イオン注入処理によりＮ+ 型ソース用のイオ
ン注入領域１８Ａ及びＮ+ 型ドレイン用のイオン注入領
域２０Ａを形成する。
【００１６】この後、基板表面にはレジスト層２２を形
成すると共に、このレジスト層２２にはホトリソグラフ
ィ処理によりゲート部とイオン注入領域１８Ａ，２０Ａ
のゲート隣接部とを露呈するように孔２２Ｈを形成す
る。このとき、孔２２Ｈは、イオン注入領域１８Ａ，２
０Ａのゲート隣接部を電流の流れる方向に直交して横断
するように形成する。
成すると共に、このレジスト層２２にはホトリソグラフ
ィ処理によりゲート部とイオン注入領域１８Ａ，２０Ａ
のゲート隣接部とを露呈するように孔２２Ｈを形成す
る。このとき、孔２２Ｈは、イオン注入領域１８Ａ，２
０Ａのゲート隣接部を電流の流れる方向に直交して横断
するように形成する。
【００１７】（２）次に、絶縁膜１２、電極層１４及び
絶縁膜１６の積層とレジスト層２２とをマスクとして基
板表面を選択的にエッチングすることによりゲート電極
層１４の両側にて孔２２Ｈに対応して遮断溝２４，２６
を形成する。遮断溝２４，２６は、ソース−ドレイン間
電流路を遮断するためのもので、その深さは、一例とし
て１００［ｎｍ］程度にすることができる。
絶縁膜１６の積層とレジスト層２２とをマスクとして基
板表面を選択的にエッチングすることによりゲート電極
層１４の両側にて孔２２Ｈに対応して遮断溝２４，２６
を形成する。遮断溝２４，２６は、ソース−ドレイン間
電流路を遮断するためのもので、その深さは、一例とし
て１００［ｎｍ］程度にすることができる。
【００１８】（３）次に、絶縁膜１２、電極層１４及び
絶縁膜１６の積層とレジスト層２２とをマスクとして基
板表面に選択的にボロンイオンＢ+ を注入することによ
り遮断溝２４，２６を介してイオン注入領域２８Ａ，３
０Ａを形成する。イオン注入領域２８Ａ，３０Ａは、遮
断溝２４，２６と共にソース−ドレイン間電流路を遮断
するためのものである。このときのボロンイオン注入
は、一例として２０［ＫｅＶ］の加速電圧で１×１０13
［ａｔｏｍｓ／ｃｍ2 ］程度のドーズ量となるように行
なうことができる。なお、ボロンＢの代りにＢＦ2 をイ
オン注入してもよい。
絶縁膜１６の積層とレジスト層２２とをマスクとして基
板表面に選択的にボロンイオンＢ+ を注入することによ
り遮断溝２４，２６を介してイオン注入領域２８Ａ，３
０Ａを形成する。イオン注入領域２８Ａ，３０Ａは、遮
断溝２４，２６と共にソース−ドレイン間電流路を遮断
するためのものである。このときのボロンイオン注入
は、一例として２０［ＫｅＶ］の加速電圧で１×１０13
［ａｔｏｍｓ／ｃｍ2 ］程度のドーズ量となるように行
なうことができる。なお、ボロンＢの代りにＢＦ2 をイ
オン注入してもよい。
【００１９】（４）この後、レジスト層２２を除去す
る。そして、ＣＶＤ（ケミカル・ベーパー・デポジショ
ン）法等により基板上面に層間絶縁膜３２を形成した
後、注入原子を活性化すべく熱処理を行なうと、Ｎ+ 型
のソース領域１８及びドレイン領域２０と、Ｐ型の遮断
領域２８，３０とが得られる。
る。そして、ＣＶＤ（ケミカル・ベーパー・デポジショ
ン）法等により基板上面に層間絶縁膜３２を形成した
後、注入原子を活性化すべく熱処理を行なうと、Ｎ+ 型
のソース領域１８及びドレイン領域２０と、Ｐ型の遮断
領域２８，３０とが得られる。
【００２０】図４の構成にあっては、チャンネルにイオ
ン注入を行なわないので、閾値電圧は、他の遮断されな
いＦＥＴと同様に１［Ｖ］程度である。従って、ゲート
電極層１４に５［Ｖ］の電源電圧がかかると、チャンネ
ルは、Ｐ型からＮ型に導電型が反転し、電流が流通可能
になる。しかし、チャンネルの両端には、遮断溝２４，
２６を介してＰ型の遮断領域２８，３０が形成されてい
るので、Ｎ+ （ソース）−Ｐ−Ｎチャンネル−Ｐ−Ｎ+
（ドレイン）の方向ではチャンネルが遮断されており、
電流は流れることができない。従って、ＮＯＲ型のマス
クＲＯＭで必要なＦＥＴの「遮断」が達成される。
ン注入を行なわないので、閾値電圧は、他の遮断されな
いＦＥＴと同様に１［Ｖ］程度である。従って、ゲート
電極層１４に５［Ｖ］の電源電圧がかかると、チャンネ
ルは、Ｐ型からＮ型に導電型が反転し、電流が流通可能
になる。しかし、チャンネルの両端には、遮断溝２４，
２６を介してＰ型の遮断領域２８，３０が形成されてい
るので、Ｎ+ （ソース）−Ｐ−Ｎチャンネル−Ｐ−Ｎ+
（ドレイン）の方向ではチャンネルが遮断されており、
電流は流れることができない。従って、ＮＯＲ型のマス
クＲＯＭで必要なＦＥＴの「遮断」が達成される。
【００２１】Ｐ型の遮断領域２８，３０の不純物濃度
は、高すぎると、耐圧の低下を招くだけでなく、Ｎ+ Ｐ
接合の容量を増大させるので、可能な限り低くする方が
よい。また、Ｐ型の遮断領域２８，３０は、チャンネル
を遮断するのが目的であり、基板表面から深い所に形成
したのでは目的を果たせない（リークする）から、基板
表面から浅く形成することが肝要である。最終の熱処理
で基板表面にＮ型の領域が残存することなくすべてがＰ
型に変るように遮断領域２８，３０の深さを決める。こ
の深さは、一例として１００［ｎｍ］以内にすれば良
い。
は、高すぎると、耐圧の低下を招くだけでなく、Ｎ+ Ｐ
接合の容量を増大させるので、可能な限り低くする方が
よい。また、Ｐ型の遮断領域２８，３０は、チャンネル
を遮断するのが目的であり、基板表面から深い所に形成
したのでは目的を果たせない（リークする）から、基板
表面から浅く形成することが肝要である。最終の熱処理
で基板表面にＮ型の領域が残存することなくすべてがＰ
型に変るように遮断領域２８，３０の深さを決める。こ
の深さは、一例として１００［ｎｍ］以内にすれば良
い。
【００２２】図５，６は、この発明の他の実施例に係る
半導体メモリの製法を示すもので、図１〜４と同様の部
分には同様の符号を付して詳細な説明を省略する。
半導体メモリの製法を示すもので、図１〜４と同様の部
分には同様の符号を付して詳細な説明を省略する。
【００２３】この実施例の特徴は、ゲート電極層１４
を、ポリシリコン層１４ａ上にシリサイド層１４ｂを積
層したポリサイド構造とし、図１の１６に相当する絶縁
膜を用いないことである。すなわち、図５の工程では、
ポリサイド層１４ａ及びシリサイド層１４ｂを含むゲー
ト電極層１４を形成した後、絶縁膜１２及び電極層１４
をマスクとする選択的イオン注入処理によりイオン注入
領域１８Ａ，２０Ａを形成する。そして、図１で述べた
と同様にして孔２２Ｈを有するレジスト層２２を基板上
面に形成する。
を、ポリシリコン層１４ａ上にシリサイド層１４ｂを積
層したポリサイド構造とし、図１の１６に相当する絶縁
膜を用いないことである。すなわち、図５の工程では、
ポリサイド層１４ａ及びシリサイド層１４ｂを含むゲー
ト電極層１４を形成した後、絶縁膜１２及び電極層１４
をマスクとする選択的イオン注入処理によりイオン注入
領域１８Ａ，２０Ａを形成する。そして、図１で述べた
と同様にして孔２２Ｈを有するレジスト層２２を基板上
面に形成する。
【００２４】次に、図６の工程では、絶縁膜１２及び電
極層１４の積層とレジスト層２２とをマスクとして基板
表面を選択的にエッチングすることにより遮断溝２４，
２６を形成する。そして、エッチング時と同じマスクを
用いて基板表面に選択的にボロンイオンＢ+ を注入する
ことにより遮断溝２４，２６を介して遮断用のイオン注
入領域２８Ａ，３０Ａを形成する。
極層１４の積層とレジスト層２２とをマスクとして基板
表面を選択的にエッチングすることにより遮断溝２４，
２６を形成する。そして、エッチング時と同じマスクを
用いて基板表面に選択的にボロンイオンＢ+ を注入する
ことにより遮断溝２４，２６を介して遮断用のイオン注
入領域２８Ａ，３０Ａを形成する。
【００２５】この後は、レジスト層２２を除去する。そ
して、図４で述べたと同様の熱処理を行なうと、図４に
示したようにＮ+ 型のソース及びドレイン領域１８，２
０と、Ｐ型の遮断領域２８，３０とが得られる。
して、図４で述べたと同様の熱処理を行なうと、図４に
示したようにＮ+ 型のソース及びドレイン領域１８，２
０と、Ｐ型の遮断領域２８，３０とが得られる。
【００２６】図７〜９は、この発明の更に他の実施例に
係る半導体メモリの製法を示すもので、図１〜４と同様
の部分には同様の符号を付して詳細な説明を省略する。
係る半導体メモリの製法を示すもので、図１〜４と同様
の部分には同様の符号を付して詳細な説明を省略する。
【００２７】この実施例の特徴は、ゲート電極層１４を
図５のものと同様のポリサイド構造にすると共に、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
採用したことである。すなわち、図７の工程では、絶縁
膜１２及び電極層１４の積層をマスクとする選択的イオ
ン注入処理によりＬＤＤ用のイオン注入領域１８ａ，２
０ａを形成した後、シリコンオキサイド等からなるサイ
ドスペーサＳ1 ，Ｓ2をゲート電極層１４の両側に周知
の方法で形成する。そして、絶縁膜１２及び電極層１４
の積層とサイドスペーサＳ1 ，Ｓ2 とをマスクとする選
択的イオン注入処理によりＮ+ 型ソース用のイオン注入
領域１８Ａ及びＮ+ 型ドレイン用のイオン注入領域２０
Ａを形成する。この後、図１で述べたと同様にして孔２
２Ｈを有するレジスト層２２を基板上面に形成する。
図５のものと同様のポリサイド構造にすると共に、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
採用したことである。すなわち、図７の工程では、絶縁
膜１２及び電極層１４の積層をマスクとする選択的イオ
ン注入処理によりＬＤＤ用のイオン注入領域１８ａ，２
０ａを形成した後、シリコンオキサイド等からなるサイ
ドスペーサＳ1 ，Ｓ2をゲート電極層１４の両側に周知
の方法で形成する。そして、絶縁膜１２及び電極層１４
の積層とサイドスペーサＳ1 ，Ｓ2 とをマスクとする選
択的イオン注入処理によりＮ+ 型ソース用のイオン注入
領域１８Ａ及びＮ+ 型ドレイン用のイオン注入領域２０
Ａを形成する。この後、図１で述べたと同様にして孔２
２Ｈを有するレジスト層２２を基板上面に形成する。
【００２８】次に、図８の工程では、絶縁膜１２及び電
極層１４の積層とレジスト層２２とをマスクとする選択
的エッチング処理によりサイドスペーサＳ1 ，Ｓ2 を除
去し、更に基板表面に遮断溝２４，２６を形成する。そ
して、エッチング時と同じマスクを用いて基板表面に選
択的にボロンイオンＢ+ を注入することにより遮断溝２
４，２６を介して遮断用のイオン注入領域２８Ａ，３０
Ａを形成する。
極層１４の積層とレジスト層２２とをマスクとする選択
的エッチング処理によりサイドスペーサＳ1 ，Ｓ2 を除
去し、更に基板表面に遮断溝２４，２６を形成する。そ
して、エッチング時と同じマスクを用いて基板表面に選
択的にボロンイオンＢ+ を注入することにより遮断溝２
４，２６を介して遮断用のイオン注入領域２８Ａ，３０
Ａを形成する。
【００２９】この後、図９の工程では、レジスト層２２
を除去する。そして、図４で述べたと同様にして基板上
面に層間絶縁膜３２を形成した後注入原子の活性化のた
めの熱処理を行なうと、イオン注入領域１８Ａ及び２０
Ａにそれぞれ対応したＮ+ 型のソース領域１８及びドレ
イン領域２０と、イオン注入領域２８Ａ，３０Ａにそれ
ぞれ対応したＰ型の遮断領域２８，３０とが得られる。
この場合、イオン注入領域１８ａ及び２０ａはＰ型化さ
れる。
を除去する。そして、図４で述べたと同様にして基板上
面に層間絶縁膜３２を形成した後注入原子の活性化のた
めの熱処理を行なうと、イオン注入領域１８Ａ及び２０
Ａにそれぞれ対応したＮ+ 型のソース領域１８及びドレ
イン領域２０と、イオン注入領域２８Ａ，３０Ａにそれ
ぞれ対応したＰ型の遮断領域２８，３０とが得られる。
この場合、イオン注入領域１８ａ及び２０ａはＰ型化さ
れる。
【００３０】上記した各実施例において、遮断溝２４，
２６の深さは、イオン注入領域１８Ａ，２０Ａの深さよ
り大きくする必要はなく、イオン注入領域１８Ａ，２０
Ａにおいてイオン注入領域２８Ａ，３０ＡでＰ型化可能
な低濃度層が露出するように表面近傍の高濃度層を除去
する程度でよい。
２６の深さは、イオン注入領域１８Ａ，２０Ａの深さよ
り大きくする必要はなく、イオン注入領域１８Ａ，２０
Ａにおいてイオン注入領域２８Ａ，３０ＡでＰ型化可能
な低濃度層が露出するように表面近傍の高濃度層を除去
する程度でよい。
【００３１】また、ゲート電極層１４の両側に遮断溝２
４，２６をそれぞれ介して遮断領域２８，３０を形成し
たが、遮断溝及び遮断領域は、ゲート電極層１４のソー
ス側又はドレイン側のいずれか一方側にのみ形成するよ
うにしてもよい。
４，２６をそれぞれ介して遮断領域２８，３０を形成し
たが、遮断溝及び遮断領域は、ゲート電極層１４のソー
ス側又はドレイン側のいずれか一方側にのみ形成するよ
うにしてもよい。
【００３２】
【発明の効果】以上のように、この発明によれば、ソー
ス又はドレイン領域とは反対の導電型を有する遮断領域
をゲート電極層の少なくとも一方側で遮断溝を介して形
成するようにしたので、回路の動作速度の低下を最小限
に抑えつつ簡単且つ確実にＦＥＴを遮断状態にできる効
果が得られるものである。
ス又はドレイン領域とは反対の導電型を有する遮断領域
をゲート電極層の少なくとも一方側で遮断溝を介して形
成するようにしたので、回路の動作速度の低下を最小限
に抑えつつ簡単且つ確実にＦＥＴを遮断状態にできる効
果が得られるものである。
【００３３】また、遮断溝及び遮断領域は、浅く形成
し、しかもゲート電極層に対して自己整合的に形成する
ので、製造歩留りが向上する効果もある。
し、しかもゲート電極層に対して自己整合的に形成する
ので、製造歩留りが向上する効果もある。
【図１】 この発明の一実施例に係る半導体メモリの製
法におけるレジスト層形成工程を示す基板断面図であ
る。
法におけるレジスト層形成工程を示す基板断面図であ
る。
【図２】 図１の工程に続く遮断溝形成工程を示す基板
断面図である。
断面図である。
【図３】 図２の工程に続くイオン注入工程を示す基板
断面図である。
断面図である。
【図４】 図３の工程に続く層間絶縁膜形成及び熱処理
工程を示す基板断面図である。
工程を示す基板断面図である。
【図５】 この発明の他の実施例におけるレジスト層形
成工程を示す基板断面図である。
成工程を示す基板断面図である。
【図６】 図５の工程に続く遮断溝形成及びイオン注入
工程を示す基板断面図である。
工程を示す基板断面図である。
【図７】 この発明の更に他の実施例におけるレジスト
層形成工程を示す基板断面図である。
層形成工程を示す基板断面図である。
【図８】 図７の工程に続く遮断溝形成及びイオン注入
工程を示す基板断面図である。
工程を示す基板断面図である。
【図９】 図８の工程に続く層間絶縁膜形成及び熱処理
工程を示す基板断面図である。
工程を示す基板断面図である。
【図１０】 従来の半導体メモリの製法におけるレジス
ト層形成工程を示す基板断面図である。
ト層形成工程を示す基板断面図である。
【図１１】 図１０の工程に続くイオン注入工程を示す
基板断面図である。
基板断面図である。
１０：半導体基板、１２：ゲート絶縁膜、１４：ゲート
電極層、１６：絶縁膜、１８Ａ：ソース用イオン注入領
域、１８：ソース領域、２０Ａ：ドレイン用イオン注入
領域、２０：ドレイン領域、２２：レジスト層、２４，
２６：遮断溝、２８Ａ，３０Ａ：遮断用イオン注入領
域、２８，３０：遮断領域、３２：層間絶縁膜。
電極層、１６：絶縁膜、１８Ａ：ソース用イオン注入領
域、１８：ソース領域、２０Ａ：ドレイン用イオン注入
領域、２０：ドレイン領域、２２：レジスト層、２４，
２６：遮断溝、２８Ａ，３０Ａ：遮断用イオン注入領
域、２８，３０：遮断領域、３２：層間絶縁膜。
Claims (2)
- 【請求項１】 半導体基板の表面に形成した絶縁ゲート
型電界効果トランジスタをメモリ素子とするＮＯＲ型マ
スクＲＯＭからなる半導体メモリであって、 前記半導体基板の表面に前記トランジスタのソース−ド
レイン間電流路を遮断するように溝を設けると共に、前
記トランジスタのソース又はドレイン領域とは反対の導
電型を有する領域を前記トランジスタのソース−ドレイ
ン間電流路を遮断するように前記溝を介して形成したこ
とを特徴とする半導体メモリ。 - 【請求項２】 メモリ素子として使用される絶縁ゲート
型電界効果トランジスタを半導体基板の表面に形成する
ことを含むＮＯＲ型マスクＲＯＭからなる半導体メモリ
の製法であって、 前記半導体基板の表面にマスク材層を形成すると共に、
このマスク材層には前記トランジスタのゲート電極層の
少なくとも一方側でソース−ドレイン間電流路を横切る
ように孔を形成する工程と、 前記トランジスタのゲート絶縁膜及びゲート電極層の積
層と前記マスク材層とをマスクとして前記半導体基板の
表面を選択的にエッチングすることにより前記トランジ
スタのソース−ドレイン間電流路を遮断するように溝を
形成する工程と、 前記トランジスタのゲート絶縁膜及びゲート電極層の積
層と前記マスク材層とをマスクとして前記半導体基板の
表面に前記トランジスタのソース又はドレイン領域とは
反対の導電型を決定する不純物を選択的にドープするこ
とにより該導電型を有する領域を前記トランジスタのソ
ース−ドレイン間電流路を遮断するように前記溝を介し
て形成する工程とを含むことを特徴とする半導体メモリ
の製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288750A JP2927161B2 (ja) | 1993-10-25 | 1993-10-25 | 半導体メモリとその製法 |
| US08/327,185 US5635417A (en) | 1993-10-25 | 1994-10-21 | Method of making a read only memory device |
| KR1019940027319A KR0164626B1 (ko) | 1993-10-25 | 1994-10-25 | 반도체 마스크 rom장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288750A JP2927161B2 (ja) | 1993-10-25 | 1993-10-25 | 半導体メモリとその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122657A JPH07122657A (ja) | 1995-05-12 |
| JP2927161B2 true JP2927161B2 (ja) | 1999-07-28 |
Family
ID=17734222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5288750A Expired - Fee Related JP2927161B2 (ja) | 1993-10-25 | 1993-10-25 | 半導体メモリとその製法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5635417A (ja) |
| JP (1) | JP2927161B2 (ja) |
| KR (1) | KR0164626B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| US6127261A (en) * | 1995-11-16 | 2000-10-03 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit including a tri-layer pre-metal interlayer dielectric compatible with advanced CMOS technologies |
| JP3191693B2 (ja) * | 1996-08-29 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| KR100444841B1 (ko) * | 1997-12-29 | 2004-10-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| DE19929675A1 (de) * | 1999-06-28 | 2001-04-12 | Infineon Technologies Ag | Verfahren zur Herstellung von ROM-Speicherzellen |
| US6261912B1 (en) * | 1999-08-10 | 2001-07-17 | United Microelectronics Corp. | Method of fabricating a transistor |
| AR029289A1 (es) * | 2000-07-05 | 2003-06-18 | Ishihara Sangyo Kaisha | Derivado de benzoilpiridina o su sal, fungicida que lo contiene como un ingrediente activo, su proceso de produccion e intermediario para producirlo |
| US6812103B2 (en) * | 2002-06-20 | 2004-11-02 | Micron Technology, Inc. | Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects |
| KR100623373B1 (ko) * | 2002-07-03 | 2006-09-11 | 매그나칩 반도체 유한회사 | Ｍｏｓ 트랜지스터 형성 방법 |
| JP2004193155A (ja) * | 2002-12-06 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 帯電量評価装置、その製造方法および帯電量の評価方法 |
| KR100525615B1 (ko) | 2003-09-23 | 2005-11-02 | 삼성전자주식회사 | 고내압 전계효과 트랜지스터 및 이를 형성하는 방법 |
| US20050093183A1 (en) * | 2003-11-03 | 2005-05-05 | Larry Lewis | Cooling tower with high surface area packing |
| CN1327525C (zh) * | 2003-12-24 | 2007-07-18 | 上海宏力半导体制造有限公司 | 测量电容的结构与方法 |
| US7085149B2 (en) * | 2004-01-23 | 2006-08-01 | Agere Systems Inc. | Method and apparatus for reducing leakage current in a read only memory device using transistor bias |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722195B2 (ja) * | 1985-08-20 | 1995-03-08 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JPS6243181A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| US4897703A (en) * | 1988-01-29 | 1990-01-30 | Texas Instruments Incorporated | Recessed contact bipolar transistor and method |
| US5334547A (en) * | 1988-12-27 | 1994-08-02 | Nec Corporation | Method of manufacturing a semiconductor memory having an increased cell capacitance in a restricted cell area |
| JP2622425B2 (ja) * | 1990-11-20 | 1997-06-18 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2612969B2 (ja) * | 1991-02-08 | 1997-05-21 | シャープ株式会社 | 半導体装置の製造方法 |
| US5298451A (en) * | 1991-04-30 | 1994-03-29 | Texas Instruments Incorporated | Recessed and sidewall-sealed poly-buffered LOCOS isolation methods |
| US5395777A (en) * | 1994-04-06 | 1995-03-07 | United Microelectronics Corp. | Method of producing VDMOS transistors |
-
1993
- 1993-10-25 JP JP5288750A patent/JP2927161B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-21 US US08/327,185 patent/US5635417A/en not_active Expired - Lifetime
- 1994-10-25 KR KR1019940027319A patent/KR0164626B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122657A (ja) | 1995-05-12 |
| US5635417A (en) | 1997-06-03 |
| KR950012735A (ko) | 1995-05-16 |
| KR0164626B1 (ko) | 1999-01-15 |
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