KR20040103217A - 플레쉬 메모리 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
플레쉬 메모리 소자의 메모리 게이트 전극 형성방법이 개시되어 있다. 상기 방법은 기판의 보다 돌출된 필드 산화막 패턴을 형성한 후 균일한 두께를 갖는 질화막을 형성한다. 질화막을 에치백하여 상기 필드 산화막 패턴의 양 측면에 질화막 스페이서를 형성한다. 노출된 기판의 표면에 게이트 산화막 및 제1폴리실리콘막 패턴을 순차적으로 형성한다. 이어서, 제1폴리실리콘막 패턴 및 필드 산화막 패턴 상에, 유전막 및 제2폴리실리콘막을 연속적으로 형성한 후 패터닝하여 스택 구조를 갖는 게이트 전극을 형성한다. 즉, 상술한 방법은 셀의 문턱전압 산포도의 특성의 개선 및 게이트 형성시 폴리실리콘 잔류물의 발생을 효과적으로 방지할 수 있다.
Description
본 발명은 불 휘발성 메모리 소자의 형성 방법에 관한 것으로서, 보다 상세하게는 플레쉬 메모리 소자의 게이트 전극 형성방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플레쉬 메모리에 대한 수요가 늘고 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, DRAM 셀과 로직 소자가 병합되어 있는 MDL(merged DRAM & Logic) 장치나 플레쉬 메모리 소자와 로직 소자가 병합되어 있는 MFL(merged flash & logic) 장치를 들 수 있다.상기 플레쉬 메모리 소자에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부의 터널 산화막에 개재되어 형성된 플로팅 게이트와, 상기 플로팅 게이트의 상부에 존재하는 층간유전막에 개재되어 형성된 컨트롤 게이트가 적층된 스택형 게이트 구조를 갖는다.
상기와 같은 통상적으로 불 휘발성 메모리 장치의 메모리 셀의 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅-게이트에 커플링되어파울러 노드하임(Fowler- Nordheim; 이하 "F-N"이라 한다) 터널링(tunneling)하는 원리와 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 것을 원리로 작동된다. 이때, 층간유전막은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.상술한 프로그램 동작시 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 커플링되는 전압의 비율을 커플링 계수(coupling ratio)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다.
도 1a 내지 도 1f는 종래의 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 플레쉬 메모리 소자의 게이트 전극의 제조방법을 설명하기 위한 사시도들이다
도 1a를 참조하면, 실리콘 기판(10) 상에 산화막(12)을 형성한 후, 상기 산화막(12) 상에 제1폴리실리콘층(14) 및 질화막(16)을 순차적으로 형성한다. 여기서, 상기 산화막(12)은 불휘발성 메모리 셀의 터널 산화막, 즉 게이트 산화막으로 제공되고, 상기 제1폴리실리콘층(14)은 플로팅 게이트로 제공된다.
도 1b를 참조하면, 식각 마스크(도시하지 않음)를 사용하는 사진식각 공정을 통하여 질화막(16), 제1폴리실리콘층(14) 및 산화막(12)을 순차적으로 식각함으로서, 산화막 패턴(12a), 제1폴리실리콘층 패턴(14a) 및 질화막 패턴(16a)을 형성한다.
계속해서, 상기 식각 마스크를 사용하여 제1 폴리실리콘층 패턴(14a)에 인접한 기판(10)의 상부를 식각함으로서, 소자분리 영역을 형성하기 위한 트렌치(18)를형성한다. 즉, 하나의 마스크를 이용한 트렌치 형성공정에 의해 필드 영역과 플로팅 게이트 형성 영역을 동시에 정의한다.
도 1c를 참조하면, 상기 기판(10)에 트렌치(18)를 형성하는 식각 공정동안에 고에너지의 이온 충격으로 야기된 실리콘 기판을 손상(damage)을 큐어링하고, 누설 전류의 발생을 억제하기 위하여 트렌치(18)의 노출된 부분을 산화 분위기하에서 열처리한다. 그러면, 노출된 기판의 실리콘과 산화제와의 산화 반응에 의해, 트렌치(18)의 바닥면과 측벽을 포함하는 내면 상에 트렌치 열산화막(20)이 형성된다.
상기 산화 공정시 제1폴리실리콘층 패턴(14a)의 하부에서 산화막 패턴(12a)의 양 측면으로 산화제(oxidant)가 침투하여 도 1c에 도시된 A와 같이 버즈비크가 형성된다. 또한, 산화시 산화막의 부피 팽창이 계속적으로 일어나는데, 실리콘 기판(10)과 제1폴리실리콘층 패턴(14a)의 표면에서만 산화가 진행되므로 제1폴리실리콘층 패턴(14a)과 산화막 패턴(12a) 간의 계면 엣지 및 실리콘 기판(10)과 산화막 패턴(12) 간의 계면 엣지에서는 산화에 의한 부피 팽창이 한정된다. 따라서, 이들 계면 엣지에서 부피 팽창으로 인한 스트레스가 집중되어 산화제의 확산이 느려짐으로써 산화가 억제된다. 그 결과, 상기 산화막 패턴은 중심부와 엣지 부위가 서로 다른 두께를 갖도록 형성된다. 도 1d를 참조하면, 이어서, 인산 스트립 공정으로 질화막 패턴(16a)을 제거한 후 트렌치(18)를 매몰시키도록 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 산화막을 형성한다. 이후, 상기 제1폴리실리콘 패턴(14a)의 표면이 노출될 때까지 CVD-산화막을 화학 기계적연마(CMP)에 의해 제거한다. 그 결과, 트렌치(18)의 내부에 필드 산화막 패턴(22)이 형성된다.
도 1e를 참조하면, 제1폴리실리콘층 패턴(14a) 및 필드 산화막 패턴(22)의 상부에 플로팅 게이트로 사용될 제2 폴리실리콘층(도시하지 않음)을 형성한다. 상기 제2 폴리실리콘층은 제1 폴리실리콘층 패턴(14)과 전기적으로 접촉하며, 후속 공정에서 형성될 층간유전막의 면적을 증가시키는 역할을 한다.
이어서, 사진식각 공정에 의해 필드 산화막(22) 상의 제2 폴리실리콘층(도시하지 않음)을 선택적으로 제거하여 제2 폴리실리콘층 패턴(24a)을 형성한 후, 결과물의 전면에 ONO(산화막/질화막/산화막) 층간유전막(26) 및 컨트롤 게이트(28)를 차례로 형성한다. 도 1f를 참조하면, 사진식각 공정에 의해 컨트롤 게이트(28)를 패터닝한 후, 계속해서 노출된 층간유전막(26), 제2 폴리실리콘층 패턴(24a) 및 제1폴리실리콘층 패턴(14)을 건식 식각한다. 그 결과, 메모리 셀 영역에는 제1 폴리실리콘층 패턴(14)과 제2 폴리실리콘층 패턴(24b)으로 이루어진 플로팅 게이트(25) 및 컨트롤 게이트(28a)를 구비한 스택형 게이트 구조가 형성된다.
상기와 같은 방법으로 형성된 불휘발성 메모리 셀은 디자인 룰이 감소함에 따라 엑티브 영역에 존재하는 터널 산화막의 엣지 부위의 두께가 산화물질의 침투로 인해 상대적으로 증가하게 되었다. 이와 같이 엣지 부위의 터널 산화막의 두께가 증가함에 따라 메모리 셀의 문턱전압의 특성 산포의 변화가 크게 발생하여 상기 불 휘발성 메모리 소자의 전기적 특성이 감소되는 문제점이 나타난다.
상기와 같은 문제점을 해결하기 위해 기판에 형성된 트렌치에 필드 산화막패턴을 형성한 후 질화막 패턴과 패드 산화막을 순차적으로 제거하여 기판보다 돌출된 필드 산화막 패턴 사이에 존재하는 엑티브(Active) 영역의 기판을 개방(Open)시킨다. 그리고, 개방된 엑티브 영역의 기판에 게이트 산화막 및 폴리실리콘을 형성한 후 게이트 패턴을 형성하는 공정을 수행하여 엣지 부위에서 버즈비크가 발생되지 않는 게이트 산화막을 형성할 수 있는 방법이 제시되었다.그러나, 제시된 방법은 패드 산화막을 제거하는 공정시 상기 필드 산화막 패턴도 일부 식각되기 때문에 도 2에 도시된 사진과 같이 일측부가 움푹 들어간 필드 산화막 패턴이 형성된다. 때문에 후속의 게이트 형성 공정을 수행하면, 상기 필드 산화막 패턴과 액티브 영역간의 표면 경계를 따라 라인 형태의 폴리실리콘 잔류물(residue)이 형성된다. 이 폴리실리콘 잔류물은 인접한 플로팅 게이트간에 브리지(bridge)를 형성하여 소자의 전기적 불량(fail)을 유발시키는 문제점을 초래한다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 목적은 셀 산포도의 특성의 개선 및 폴리실리콘 잔류물의 발생을 방지할 수 있는 플레쉬 메모리 소자의 게이트 전극 형성방법을 제공하는데 있다.
도 1a 내지 도 1f는 종래의 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 플레쉬 메모리 소자의 게이트 전극 제조방법을 설명하기 위한 사시도들이다.
도 2는 종래의 플레쉬 메모리 소자의 게이트 식각후 폴리실리콘 잔류물의 발생을 나타내는 사진이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 플레쉬 메모리 소자의 게이트 전극 형성방법을 설명하기 위한 사시도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 102 : 패드 산화막
104 : 질화막 패턴 106 : 트렌치
108 : 열 산화막 110 : 필드 산화막 패턴
112a : 질화막 스페이서 114 : 게이트 산화막
116a : 플로팅 게이트 118 : 유전막 패턴
120 : 컨트롤 게이트
상기 목적을 달성하기 위한 본 발명의 플레쉬 메모리 소자의 게이트 전극 형성방법은,
기판의 보다 돌출된 필드 산화막 패턴을 형성하는 단계;상기 기판 및 필드 산화막 패턴 상에 균일한 두께를 갖는 질화막을 형성하는 단계;
상기 질화막을 에치백하여 상기 필드 산화막 패턴의 양 측면에 존재하는 질화막 스페이서를 형성하는 단계;
상기 에치백 공정으로 노출된 기판의 표면에 게이트 산화막을 형성하는 단계;
상기 질화막 스페이서 및 게이트 산화막 상에 존재하며, 기판으로부터 돌출된 필드 산화막 패턴의 두께보다 두꺼운 두께를 갖는 제1폴리실리콘막 패턴을 형성하는 단계;
상기 제1폴리실리콘막 패턴 및 필드 산화막 패턴 상에 유전막 및 제2폴리실리콘막을 연속적으로 형성하는 단계; 및
상기 제2폴리실리콘막, 유전막 및 제1폴리실리콘막 패턴을 순차적으로 패터닝하여 스택 구조를 갖는 게이트 전극을 형성하는 방법을 제공하는데 있다.
따라서, 상술한 본 발명의 플레쉬 메모리 소자의 게이트 전극 형성방법은 셀 산포도의 특성의 개선 및 폴리실리콘 잔류물의 발생을 효과적으로 방지할 수 있다.
이상, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 플레쉬 메모리 소자의 게이트 전극 형성방법을 설명하기 위한 사시도들이다.
도 3a를 참조하면, 실리콘 기판(100) 상에 약 200Å 이하의 두께를 갖는 패드 산화막(102)을 형성한다. 이어서, 패드 산화막(102) 상에 저압 화학 기상 증착 방법으로 질화막(도시하지 않음)을 약 1000∼2000Å의 두께로 증착후 상기 기판을 엑티브 영역과 필드 영역으로 구분하기 위한 소자분리 영역을 정의하는 질화막 패턴으(104)로 형성한다. 여기서, 질화막 패턴(104)은 후속하는 화학 기계적 연마(CMP) 공정시 연마 종료층(stopping layer)으로 작용한다. 도 3b를 참조하면, 질화막 패턴(104)을 식각마스크로 적용하여 상기 패드 산화막(102)이 형성된 실리콘 기판(100)을 상부에서 약 2000∼5000Å 정도의 깊이로 건식 식각하여 트렌치(106)를 형성한다. 여기서, 패드 산화막(102)은 트렌치(106)의 형성으로 인해 기판의 표면 일부분에만 존재하는 패드 산화막 패턴(102a)으로 형성된다.
도 3c를 참조하면, 트렌치(106)를 형성하기 위한 식각공정 동안에 고에너지의 이온 충격으로 야기된 실리콘의 손상을 제거하고 누설 전류의 발생을 방지하기 위하여 상기 트렌치(106)에 의해 노출된 기판의 일측면을 산화성 분위기하에서 열처리한다. 그러면, 상기 트렌치(106)에 의해 노출된 기판의 내면, 즉, 바닥면과 양 측벽 상에 약 20∼100Å의 두께를 갖는 열산화막(108)이 형성된다. 바람직하게는, 열산화막(108)은 산화막 형성시의 스트레스를 최소화하기 위하여 700℃ 이상의 온도에서 습식 산화법으로 형성된다. 도 3d를 참조하면, 트렌치(106)를 보이드 없이 매몰할 수 있도록 USG, O3-TEOS USG 또는 고밀도 플라즈마(HDP) 산화막과 같은 갭 필링 특성이 우수한 산화막을 화학 기상 증착 방법을 수행하여 약 5000Å의 두께로 증착한다. 바람직하게는, SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 HDP 산화막을 상기 질화막 패턴(104)을 덮도록 형성한다.
이어서, 질화막 패턴(104)을 덮는 상기 HDP 산화막에 질화막 패턴의 상부 표면까지 에치백 또는 화학 기계적 연마(CMP)공정을 수행하여 상기 트렌치(106)의 내부에 매몰된 필드 산화막 패턴(110)을 형성한다.
도 3e를 참조하면, 인산 스트립 공정으로 상기 질화막 패턴(도시하지 안음)을 제거하여 패드 산화막 패턴(102a)을 노출시킨 후 세정액을 이용하여 기판을 미리 약 30초 정도 세정하는 공정(pre-cleaning)을 실시한다.
여기서, 질화막 패턴의 스트립 공정 및 프리-세정 공정으로 인해 필드 산화막 패턴(110)은 그 상면이 약 200Å 이상 소모되지만, 기판 상에 형성된 패드 산화막 패턴(102a) 보다 돌출되어 형성된다.
도 3f 및 도 3g를 참조하면, 상기 필드 산화막 패턴(102a)이 돌출되어 형성된 기판 상에 500 내지 1500Å의 두께를 갖는 질화막(112)을 저압 화학 기상 증착 방법으로 형성한다. 여기서, 상기 질화막(112)은 SiN 또는 SiON의 물질로 형성될 수 있다.
이어서, 질화막(112)에 상기 패드 산화막 패턴(102a)의 상면 및 필드 산화막 패턴(110)의 상면이 노출되도록 에치백 공정을 수행함으로서 상기 필드 산화막 패(110)턴의 양 측면에만 존재하는 질화막 스페이서(112a)를 형성한다. 그리고, 질화막 스페이서(112a) 형성 후 상기 패드 산화막 패턴(102a)을 제거하여 실리콘 기판(100)의 표면을 노출시킨다.여기서, 상기 질화막 스페이서(112a)를 형성하는 이유는 패드 산화막 패턴(102a)을 제거하기 위한 스트립 공정을 수행할 때 식각물질이 상기 필드 산화막 패턴(110)의 측벽을 손상시켜 이후 공정에서 일 측부에 폴리실리콘 잔류물이 발생하는 것을 방지하기 위함이다.
또한, 상기 질화막 스페이서(112a)가 필드 산화막 패턴의 양 측부에 형성됨으로 인해 이후 형성되는 게이트 산화막의 엣지 부위가 두껍게 형성되는 것을 방지하고, 형성된 게이드 산화막의 편편한 부위만 전하들이 이동하는 경로로 사용되기 때문에 셀 산포 특성의 저하를 방지할 수 있다.
도 3h를 참조하면, 노출된 실리콘 기판의 표면(도시하지 안음)에 산화막 또는 옥시나이트라이드막(oxynitride)을 약 100Å이하의 두께로 얇게 성장시켜 플레쉬 셀의 게이트 산화막(또는 터널 산화막;114)을 형성한다.
이어서, 도면에 도시하지는 않았지만, 상기 게이트 산화막(114) 및 필드 산화막 패턴(110) 상에 플로팅 게이트를 형성하기 위해 사용될 제1실리콘층을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 300∼1000Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 제1실리콘층을 고농도의 N형 불순물로 도핑시킨다. 바람직하게는, 제1실리콘층은 폴리실리콘 또는 비정질실리콘으로 형성된다.
그리고, 필드 산화막 패턴(110)에 대해 높은 식각 선택비를 갖는 식각가스를 적용하여 상기 제1실리콘층을 선택적으로 식각하여 상기 질화막 스페이서(112a) 및 게이트 산화막(114) 상에 존재하며, 기판 상에서 돌출된 부위의 필드 산화막 패턴의 높이보다 높은 제1실리콘층 패턴(116)을 형성한다. 상기 제1실리콘층 패턴(116)은 이웃하는 엑티브 영역과 분리되어 형성되고, 플레쉬 메모리 셀의 플로팅 게이트를 형성하는데 적용된다. 도 3i를 참조하면, 이어서, 결과물의 전면에 ONO 구조를 갖는 유전막(도시하지 않음)과 제2실리콘 층을 순차적으로 형성한다. 예를 들어, 상기 유전막의 형성 방법은 약 100Å 두께의 제1 산화막을 형성한 후 그 위에 약 130Å 두께의 질화막을 증착하고, 이 질화막을 산화시켜 약 40Å 두께의 제2 산화막을 성장시킴으로써 형성할 수 있다.
이어서, 상기 층간유전막 상에 N+형으로 도핑된 폴리 실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 제2실리콘층(도시하지 않음)을 형성한다. 바람직하게는, 상기 컨트롤 게이트를 형성하기 위해 적용되는 제2실리콘층은 약 1000∼1500Å의 두께로 형성한다.
이후에, 사진식각 공정으로 제2실리콘층를 패터닝하여 컨트롤 게이트(120)를 형성한 후, 노출되는 유전막 및 제1실리콘층 패턴(116)을 차례로 건식식각한다. 그 결과, 메모리 셀이 형성되는 영역에는 플로팅 게이트(116a), 유전막 패턴(118) 및 컨트롤 게이트(120)를 포함하는 플레쉬 메모리 소자의 스택형 게이트 전극이 형성된다.
따라서, 상술한 바와 같이 필드 산화막 패턴의 양측면에 질화막 스페이서를형성한 후 게이트 산화막을 형성하기 때문에 상기 제1실리콘층 패턴과 기판의 상면과 면접되는 게이트 산화막의 그 두께는 일정한 두께를 갖고 형성되며, 뿐만 아니라 상기 질화막 스페이서가 엑티브 영역의 엣지 부위를 마스킹함으로 인해 게이트 산화막의 편편한 부위만 전자가 이동하는 터널 산화막으로 사용되기 때문에 메모리 셀 트렌지스터의 문턱 전압 특성 산포를 개선할 수 있다.
또한, 게이트 형성을 위한 건식식각 공정시 상기 폴리실리콘층 패턴 또는 실리콘 구조물의 노출되어진 부위가 완전히 제거되므로 필드 산화막과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다. 그러므로, 실리콘 잔류물에 의해 이웃하는 게이트들이 쇼트되어 소자의 전기적 불량이 유발되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (4)
- 반도체 기판에, 상기 기판보다 돌출된 필드 산화막 패턴을 형성하는 단계;상기 기판 및 필드 산화막 패턴 상에 균일한 두께를 갖는 질화막을 형성하는 단계;상기 질화막을 에치백하여 상기 필드 산화막 패턴의 양 측면에 질화막 스페이서를 형성하는 단계;상기 에치백 공정으로 노출된 기판의 표면에 게이트 산화막을 형성하는 단계;상기 질화막 스페이서 및 게이트 산화막 상에 존재하며, 상기 기판으로부터 돌출된 부위의 필드 산화막 패턴의 두께보다 두껍게 제1폴리실리콘막 패턴을 형성하는 단계;상기 제1폴리실리콘막 패턴 및 필드 산화막 패턴 상에, 유전막 및 제2폴리실리콘막을 연속적으로 형성하는 단계; 및상기 제2폴리실리콘막, 유전막 및 제1폴리실리콘막 패턴을 순차적으로 패터닝하여 스택 구조를 갖는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플레쉬 메모리 소자의 게이트 전극 형성방법.
- 제1항에 있어서, 상기 필드 산화막 패턴의 형성 방법은,패드 산화막이 형성된 기판 상에 소자분리 영역을 정의하는 질화막 패턴을형성하는 단계;상기 질화막 패턴을 식각마스크로 적용하여 상기 기판 패터닝함으로서 트렌치를 형성하는 단계;상기 트렌치를 매립하면서 상기 질화막 패턴을 덮는 필드 산화막을 형성하는 단계;상기 질화막 패턴이 표면에 노출되도록 상기 필드 산화막을 화학 기계적으로 연마 하여 필드 산화막 패턴을 형성하는 단계; 및 상기 질화막 패턴을 제거하는 단계를 포함하는 플레쉬 메모리 소자의 게이트 전극 형성방법.
- 제2항에 있어서, 상기 질화막 스페이서를 형성한 이후에, 노출되는 패드 산화막을 제거하는 단계를 더 수행하는 것을 특징으로 하는 플레쉬 메모리 소자의 게이트 전극 형성방법.
- 제1항에 있어서, 상기 유전막은 제1산화막/질화막/제2산화막이 순차적으로 적층되어 형성되는 것을 특징으로 하는 플레쉬 메모리 소자의 게이트 전극 형성방법.
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| KR1020030035150A KR20040103217A (ko) | 2003-05-31 | 2003-05-31 | 플레쉬 메모리 소자의 게이트 전극 형성 방법 |
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ID=37379361
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2003
- 2003-05-31 KR KR1020030035150A patent/KR20040103217A/ko not_active Application Discontinuation
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