KR20130103694A - 반도체 장치 및 그 제조방법 - Google Patents

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후지오 마스오카
신타로 아라이
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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

본 발명은 기둥형상 반도체층; 상기 기둥형상 반도체층의 바닥부에 형성되는 제 1 드레인 또는 소스 영역; 상기 기둥형상 반도체층의 측벽을 둘러싸도록 제 1 절연막을 사이에 두고 형성되는 게이트 전극; 상기 기둥형상 반도체층 상면 상부에 형성되는 에피택셜 반도체층; 적어도 상기 에피택셜 반도체층에 형성되는 제 2 소스 또는 드레인 영역을 포함하며, 상기 제 2 소스 또는 드레인 영역의 상면의 면적은 상기 기둥형상 반도체층의 상면의 면적보다도 큰 MOS 트랜지스터를 구비한 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE INCLUDING A MOS TRANSISTOR AND PRODUCTION METHOD THEREFOR}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히, 기둥형상 반도체층을 가지며, 그 측벽을 채널 영역으로 하고, 게이트 전극이 채널 영역을 둘러싸도록 형성된 종형 MOS 트랜지스터인 SGT(Surrounding Gate Transistor)의 구조 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화와 고성능화를 실현하기 위해, 반도체 기판의 표면에 기둥형상 반도체층을 형성하고, 그 측벽에 기둥형상 반도체층을 둘러싸도록 형성된 게이트를 갖는 종형 게이트 트랜지스터인 SGT(Surrounding Gate Transistor)가 제안되었다(예를 들면, 특허문헌 1: 일본공개특허공보 평2-188966호). SGT에서는 드레인, 게이트, 소스가 수직 방향으로 배치되므로, 종래의 평면(planar)형 트랜지스터에 비해 점유 면적을 큰 폭으로 축소시킬 수 있다.
도 46에 특허문헌 1의 SGT의 (a) 조감도 및 (b) 단면 구조를 나타낸다. 이들 도면을 참조하여 SGT에 대해 간단히 설명한다. 실리콘(Si) 기판상에 기둥형상 실리콘층(1601)이 형성되고, 기둥형상 실리콘층(1601)을 둘러싸도록 게이트 절연막(1602)이 형성되고, 게이트 절연막(1602)을 둘러싸도록 게이트 전극(1603)이 형성되어 있다. 기둥형상 실리콘층(1601)의 상하에는 하부 확산층(1604)과 상부 확산층(1605)이 형성되어 있다. 상부 확산층(1605)은 콘택(contact)을 통하여 배선층(1606)과 접속된다.
이어서, SGT를 사용한 CMOS 인버터의 등가회로를 도 47의 (a)에 나타내고, CMOS 인버터의 평면도를 (b)에 나타내고, (b)의 B-B' 단면도를 (c)에 나타낸다. 도 47의 (b), (c)를 참조하면, Si 기판(1701)상에 N웰(N-well)(1702) 및 P웰(P-well)(1703)이 형성되고, Si 기판 표면에는 N웰 영역에 PMOS를 형성하는 기둥형상 실리콘층(1705)이 형성되고, P웰 영역에 NMOS를 형성하는 기둥형상 실리콘층(1706)이 형성되고, 각각의 기둥형상 실리콘층을 둘러싸도록 게이트(1708)가 형성된다. PMOS를 형성하는 기둥형상 실리콘층의 바닥부에 형성되는 드레인 확산층(1710) 및 NMOS를 형성하는 기둥형상 실리콘층의 바닥부에 형성되는 드레인 확산층(1712)은 출력단자(Vout17)에 접속되고, PMOS를 형성하는 기둥형상 실리콘층 상부에 형성되는 소스 확산층(1709)은 전원전위(Vcc17)에 접속되고, NMOS를 형성하는 기둥형상 실리콘층 상부에 형성되는 소스 확산층(1711)은 접지전위(GND17)에 접속되고, PMOS와 NMOS의 공통 게이트(1708)는 입력단자(Vin17)에 접속됨으로써 CMOS 인버터를 형성한다.
SGT에서 게이트에 의한 채널의 제어성을 향상시켜 쇼트 채널 효과를 충분히 억제하려면, 기둥형상 실리콘층의 치수를 게이트 길이에 비해 충분히 작게 형성해야 한다. 기둥형상 실리콘층의 치수를 작게 형성하려면, 기둥형상 실리콘층의 드라이 에칭(dry etching)시에 치수를 줄이는 방법이나 기둥형상 실리콘층 형성 후에 희생 산화를 수행하는 방법 등에 의해 비교적 용이하게 치수를 축소시킬 수 있다. 따라서, SGT에서는 쇼트 채널 효과를 충분히 억제하기 위해, 실리콘 기둥의 치수가 최소 가공 치수(F)보다 작은 치수를 갖는 경우가 많다. 도 48에는 기둥형상 실리콘층(1611)의 치수가 최소 가공 치수(F)보다 작은 경우의 SGT의 구조를 나타낸다. 이러한 SGT의 구조에 있어서는, 게이트 길이가 기둥형상 실리콘층(1611)의 치수보다도 충분히 길기 때문에 쇼트 채널 효과를 억제할 수 있다. 또한, 기둥형상 실리콘층 상부에 형성되는 콘택(1616)은 최소 가공 치수(F) 정도의 크기로 형성되므로, 기둥형상 실리콘층(1611)보다도 큰 구조가 된다.
일본공개특허공보 평2-188966호
그러나, 도 48의 구조를 갖는 SGT에 있어서는, 이하와 같은 문제가 있다. 첫째로, SGT의 기생 저항을 감소시키려면, 필러(pillar) 상부 및 하부에 실리사이드층을 형성할 필요가 있는데, 기둥형상 반도체층의 치수가 작아지면, 실리사이드의 세선(細線) 효과로 인해 필러 상부에 실리사이드층을 형성하기가 어려워진다. 또한, 필러 상부에 실리사이드층이 형성될 수 있다고 해도, 필러 직경이 작으므로 실리사이드와 상부 확산층의 계면 면적이 작아져, 실리사이드와 상부 확산층의 계면 저항이 커서 트랜지스터 특성을 저하시키게 된다.
둘째로, SGT에 있어서는, 제조 공정을 줄이기 위해, 기둥형상 실리콘층의 상부 확산층(1615)과 하부 확산층(1614)상에 동시에 콘택을 형성하는 것이 바람직하다. 기둥형상 실리콘층 상부에 형성되는 콘택(1616)에 대해서는, 하부 확산층(1614)에 형성되는 콘택에 비해 기둥형상 실리콘층의 높이 이상의 오버에칭(overetching)이 필요하다. 도 48의 SGT의 구조에 있어서는, 기둥형상 실리콘층 상부에 형성되는 콘택에서 콘택 에칭시에 오버에칭이 과잉으로 수행됨으로써, 게이트와 콘택 사이의 쇼트(short)가 발생하기 쉬워진다.
본 발명은 상기와 같은 사정을 감안하여 이루어진 것으로, 종형 트랜지스터에 있어서, 기둥형상 실리콘층 상부의 실리사이드의 세선 효과를 줄이고, 또한, 실리사이드와 상부 확산층 사이의 계면 저항을 감소시킴으로써 트랜지스터 특성을 개선하는 것을 목적으로 한다. 또한, 콘택과 게이트 사이의 쇼트가 발생하지 않는 구조를 실현하는 것을 목적으로 한다.
본 발명의 제 1 양태는, MOS 트랜지스터를 구비한 반도체 장치로서, 기둥형상 반도체층; 상기 기둥형상 반도체층의 바닥부에 형성되는 제 1 드레인 또는 소스 영역; 상기 기둥형상 반도체층의 측벽을 둘러싸도록 제 1 절연막을 사이에 두고 형성되는 게이트 전극; 상기 기둥형상 반도체층 상면 상부에 형성되는 에피택셜 반도체층; 및 적어도 상기 에피택셜 반도체층에 형성되는 제 2 소스 또는 드레인 영역을 포함하며, 상기 제 2 소스 또는 드레인 영역의 상면의 면적은 상기 기둥형상 반도체층의 상면의 면적보다도 큰 반도체 장치를 제공하는 것이다.
바람직하게는, 상기 제 2 드레인 또는 소스 영역의 상면에 실리사이드층이 형성되어 있다.
바람직하게는, 상기 실리사이드층과 상기 제 2 드레인 또는 소스 영역간의 접촉 면적은 상기 기둥형상 반도체층의 상면의 면적보다도 크다.
바람직하게는, 상기 MOS 트랜지스터가 적어도 2개의 기둥형상 반도체층으로 구성되고, 상기 적어도 2개의 기둥형상 반도체층의 상부에 형성된 상기 에피택셜 반도체층끼리가 서로 접속되어 공통의 소스 또는 드레인 영역으로 되어 있다.
바람직하게는, 상기 실리사이드층상에 형성되는 콘택의 면적이 상기 실리사이층의 상면의 면적보다도 작다.
바람직하게는, 상기 적어도 2개의 기둥형상 반도체층의 상부에 형성된 상기 에피택셜 반도체층상에 형성되는 콘택의 수가 상기 기둥형상 반도체층의 수보다 적다.
바람직하게는, 적어도 하나의 콘택이 상기 서로 접속된 에피택셜 반도체층상에 형성되고, 상기 적어도 하나의 콘택은 상기 서로 접속된 에피택셜 반도체층상의, 상기 적어도 2개의 기둥형상 반도체층 중 하나의 기둥형상 반도체층과 그에 인접한 기둥형상 반도체층 사이에 대응하는 위치에 배치되는 콘택을 포함한다.
바람직하게는, 상기 서로 접속된 에피택셜 반도체층상에 형성되는 콘택 중 적어도 하나의 콘택의 상기 기판의 주면(主面)에 평행인 단면의 면적 크기가 다른 콘택보다 크다.
본 발명의 제 2 양태는, MOS 트랜지스터를 구비한 반도체 장치의 제조방법으로서, 상측에 복수의 기둥형상 반도체층이 형성된 기판을 준비하는 공정; 상기 기둥형상 반도체층의 바닥부에 제 1 드레인 또는 소스 영역을 형성하는 공정; 그 후 표면에 제 1 절연막을 형성하는 공정; 상기 제 1 절연막상에 도전막을 형성하는 공정; 적어도 상기 도전막을 에치백하여, 상기 기둥형상 반도체층 측면의 상기 도전막을 게이트 길이의 높이로 형성하는 공정; 상기 도전막 및 상기 제 1 절연막을 선택적으로 에칭에 의해 제거하여, 상기 기둥형상 반도체층 주위에 형성된 게이트 전극과 상기 게이트 전극으로부터 연장되는 게이트 배선을 형성하는 공정; 상기 복수의 기둥형상 반도체층의 적어도 하나의 상면 상부에, 그 상면의 면적이 상기 기둥형상 반도체층의 상면의 면적보다도 큰 에피택셜층을 형성하는 공정; 및 상기 에피택셜층과 상기 기둥형상 반도체층에, 상기 기판상에 형성된 제 1 드레인 또는 소스 영역과 동일한 도전형의 제 2 소스 또는 드레인 영역을 형성하는 공정을 포함하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게는, 에피택셜 성장의 성막(成膜) 조건을 조절함으로써, 소정의 간격 이하로 인접한 MOS 트랜지스터를 구성하는 복수의 상기 기둥형상 반도체층에 대해서만, MOS 트랜지스터를 구성하는 복수의 상기 기둥형상 반도체층의 상면 상부에 형성되는 상기 에피택셜층의 적어도 2개는 자기정합적으로 서로 접속되어 공통의 소스 또는 드레인 영역이 되도록 형성된다.
여기서, 기판의 '상측'이란 기판상 또는 기판상에 형성된 어떠한 층을 개재시킨 기판의 상측을 말한다.
본 발명에 의하면, 종형 트랜지스터에 있어서, 기둥형상 실리콘층 상부의 실리사이드의 세선 효과를 줄일 수 있다. 또한, 실리사이드와 상부 확산층 사이의 계면 저항을 감소시킴으로써 트랜지스터 특성을 개선할 수 있다. 또한, 콘택과 게이트 사이의 쇼트가 발생하지 않는 구조를 실현할 수 있다.
도 1은 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 2는 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 3은 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 4는 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 5는 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 6은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 7은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 8은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 9는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 10은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 11은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 12는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 13은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 14는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 15는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 16은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 17은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 18은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 19는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 20은 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 21은 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 22는 본 발명의 트랜지스터의 평면도 및 단면도이다
도 23은 본 발명의 CMOS 인버터의 평면도 및 단면도이다.
도 24는 본 발명의 CMOS 인버터의 평면도 및 단면도이다.
도 25는 SOI 기판상에 형성된 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 26은 SOI 기판상에 형성된 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 27은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 28은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 29는 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 30은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 31은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 32는 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 33은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 34는 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 35는 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 36은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 37은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 38은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 39는 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 40은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 41은 SOI 기판상에 형성된 본 발명에 따른 반도체 장치의 제조방법을 공정 순으로 나타낸 공정도이다.
도 42는 SOI 기판상에 형성된 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 43은 SOI 기판상에 형성된 본 발명의 CMOS 인버터의 평면도 및 단면도이다.
도 44는 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 45는 본 발명의 트랜지스터의 평면도 및 단면도이다.
도 46은 종래의 SGT의 조감도 및 단면도이다.
도 47은 종래의 SGT를 사용한 인버터의 등가회로, 평면도 및 단면도이다.
도 48은 기둥형상 반도체층의 치수가 작을 경우의 SGT의 구조를 나타낸 도면이다.
[실시예 1]
도 1은 본 발명을 이용한 트랜지스터의 평면도 및 A-A' 단면도이다. 이하, 도 1의 트랜지스터의 평면도 및 A-A' 단면도를 이용하여 이 실시예에 대해 설명한다. 실리콘 기판(101)은 소자 분리(102)에 의해 분리되고, 실리콘 기판(101)상에는 기둥형상 실리콘층(기둥형상 반도체층)(105a, 105b)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층) 주위에는 게이트 절연막(제 1 절연막)(107) 및 게이트 전극(108a, 108b)이 형성되어 있다. 이 실시예에 있어서 게이트 절연막(제 1 절연막)으로는 High-k막, 게이트 전극으로는 금속막을 사용하고 있지만, 게이트 절연막(제 1 절연막)으로는 산화에 의한 실리콘 산질화막, 게이트 전극으로는 폴리실리콘 등도 사용할 수 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 바닥부에는 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(103)이 형성되고, 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(103)의 표면에는 기생 저항을 감소시키기 위해 하부 실리사이드층(111a)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 상부에는 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(109a, 109b)이 형성되어 있다. 이 실시예에서는, 상기 상부면적이 기둥형상 반도체층보다 큰 상부 확산층(109a, 109b)은 그 윗부분이 에피택셜 실리콘 성장에 의해 형성된 반도체 에피택셜층, 그 아랫부분이 기둥형상 반도체층의 윗부분으로 구성되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(109a, 109b)은 반도체 에피택셜층의 일부 또는 전부로 구성되어도 좋다. 반도체 에피택셜층은 실리콘 질화막 또는 실리콘 질화막과 실리콘 산화막의 적층막 등의 제 2 절연막(112)을 사이에 두고 게이트 전극(108a, 108b)과 절연되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(109a, 109b)에는 실리사이드층(111b, 111c)이 형성되는데, 이 실리사이드층은 기둥형상 실리콘층(기둥형상 반도체층)의 직경보다 큰 에피택셜 실리콘층(반도체 에피택셜층)상에 형성되므로, 실리사이드의 세선 효과의 영향을 줄일 수 있다. 또한, 실리사이드층과 확산층의 계면 면적을 크게 취할 수 있으므로, 실리사이드층과 확산층 사이의 계면 저항을 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(115, 116)에 대해, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(109a, 109b)의 상면에 형성된 실리사이드층(111b, 111c)을 콘택(115, 116)의 직경보다 크게 형성하는 경우에는, 콘택 에칭시에 오버에칭을 수행하더라도 콘택과 게이트가 쇼트되는 것을 방지할 수 있다. 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(115, 116)은 배선층(120)을 통하여 일측의 소스 드레인 단자에 접속되고, 기둥형상 실리콘층(기둥형상 반도체층) 하부에 형성되는 콘택(118)은 배선층(122)을 통하여 타측의 소스 드레인 단자에 접속되고, 게이트 전극으로부터 연장된 게이트 배선(108)상에 형성되는 콘택(117)은 배선층(121)을 통하여 게이트 단자에 접속된다.
도 2와 같이, 인접한 기둥형상 실리콘층(기둥형상 반도체층)(205a, 205b) 사이의 거리가 소정의 거리보다 가까운 경우에는, 에피택셜 성장 막두께를 조절함으로써, 인접한 기둥형상 반도체층의 상부 N+ 확산층(제 2 소스 또는 드레인 영역)을 자기정합적으로 접속시킬 수 있다. 이 경우, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 실리사이드층(211b)과 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(209a, 209b)간의 계면 면적이 더 커지므로, 실리사이드층과 상부 N+ 확산층(제 2 소스 또는 드레인 영역) 사이의 계면 저항을 더욱 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 실리사이드층(211b)의 면적이 커지므로, 실리사이드의 세선 효과의 영향이 크게 줄어 실리사이드의 형성이 용이해진다.
도 3과 같이, 복수의 기둥형상 실리콘층(기둥형상 반도체층)(305a, 305b)에 대해, 기둥형상 실리콘층(기둥형상 반도체층)의 수보다 적은 개수의 콘택으로 복수의 기둥형상 실리콘층(기둥형상 반도체층) 상부와 배선층을 접속시킬 수도 있다.
또한, 도 4와 같이, 콘택(415)을, 접속된 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(409a, 409b)상의, 기둥형상 실리콘층(기둥형상 반도체층) 사이에 대응하는 위치에 배치할 수도 있다. 여기서, 콘택(415)은 콘택(415)의 축이 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축을 연결하는 선분상 뿐만 아니라, 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축 사이의 영역에 위치하면 된다. 이러한 구성에 의해, 배선층(420)과 다른 배선층(421, 422) 사이의 스페이스를 크게 취할 수 있으므로, 배선의 배치(routing)를 용이하게 할 수 있다.
또한, 도 5와 같이, 기판의 주면에 평행인 단면의 면적이 다른 콘택(517, 518)보다도 큰 콘택(515)을, 복수의 기둥형상 실리콘층(기둥형상 반도체층)상에 기둥형상 실리콘층(기둥형상 반도체층)의 개수보다 적은 개수로 형성함으로써, 콘택 저항을 감소시키거나 안정되게 콘택을 형성할 수 있다.
이하, 본 발명에 따른 도 2의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 6 내지 도 20을 참조하여 설명한다. 각 도면에 있어서 (a)는 평면도, (b)는 A-A' 단면도를 나타내고 있다.
도 6에 도시된 바와 같이, 기판(201)상에 실리콘 질화막 등의 하드마스크층(204a) 및 기둥형상 실리콘층(기둥형상 반도체층)(205a, 205b)을 리소그래피 및 에칭에 의해 형성한다.
도 7에 도시된 바와 같이, 기판(201)상에 소자 분리(202)를 형성한다. 소자 분리(202)는 먼저 홈 패턴을 에칭하여 실리카(silica) 등의 도포나 CVD에 의해 홈 패턴에 산화막을 매립하고, 여분의 기판상의 산화막을 드라이 에칭(dry etching)이나 웨트 에칭(wet etching) 등에 의해 제거함으로써 형성한다.
도 8에 도시된 바와 같이, 소자 분리(202) 형성 후, 이온 주입 등에 의해 기둥형상 실리콘층(기둥형상 반도체층)의 하부 확산층(203)을 형성한다. 이때, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 하드마스크층(204a)에 의해 기둥형상 실리콘층(기둥형상 반도체층)(205a, 205b)에는 불순물이 주입되지 않도록 한다.
도 9에 도시된 바와 같이, 게이트 절연막(제 1 절연막)(207) 및 게이트 도전막(208c)을 성막한다. 게이트 절연막(제 1 절연막)(207)은 산화막이나 High-k막 등에 의해 형성된다. 또한, 게이트 도전막(208c)은 폴리실리콘이나 금속막 등에 의해 형성된다.
도 10에 도시된 바와 같이, 게이트 도전막(208c)을 CMP 등에 의해 평탄화한다.
도 11에 도시된 바와 같이, 게이트 절연막(제 1 절연막)(207) 및 게이트 도전막(208c)을 에치백하여, 기둥형상 실리콘층(기둥형상 반도체층)(205a, 205b) 측면의 게이트 절연막(제 1 절연막)(207) 및 게이트 도전막(208c)을 원하는 게이트 길이로 설정한다.
도 12에 도시된 바와 같이, 질화막 등을 성막하고 에치백함으로써 측벽 스페이서(204b)를 형성한다.
도 13에 도시된 바와 같이, 리소그래피 등을 이용하여 레지스트(210)에 의해 게이트 배선 패턴을 패터닝한다.
도 14에 도시된 바와 같이, 레지스트(210)를 마스크로 이용해서 게이트 도전막(208c) 및 게이트 절연막(제 1 절연막)(207)을 이방성 에칭 등에 의해 선택적으로 에칭하여, 기둥형상 실리콘층(기둥형상 반도체층)(205a, 205b) 주위에 게이트 전극(208a, 208b)과 게이트 전극(208a, 208b)으로부터 연장되는 게이트 배선(208)을 형성한다. 그 후 레지스트(210)를 제거한다.
도 15에 도시된 바와 같이, 하드마스크층(204a) 및 측벽 스페이서(204b)를 웨트 에칭 등에 의해 제거한다.
도 16에 도시된 바와 같이, 질화막이나 질화막과 산화막의 적층막 등을 성막하고 에치백함으로써 제 2 절연막(212)을 형성한다.
도 17에 도시된 바와 같이, 실리콘 등을 기둥형상 실리콘층(기둥형상 반도체층)의 상면 상부와 하부의 확산층상에 선택적으로 에피택셜 성장시켜, 소정의 간격보다 가까이에 인접한 기둥형상 실리콘층(기둥형상 반도체층)의 상면 상부에 형성되는 에피택셜층이 서로 접속되도록 에피택셜 실리콘층(반도체 에피택셜층)(210b)을 자기정합적으로 형성한다. 또한, 에피택셜 실리콘층(반도체 에피택셜층)의 직경을 후공정에서 형성되는 기둥형상 실리콘층(기둥형상 반도체층)상에 형성되는 콘택의 직경보다도 크게 형성하는 경우에는, 콘택과 게이트 사이가 쇼트되지 않는 구조로 만들 수 있다.
도 18에 도시된 바와 같이, 이온 주입 등에 의해 에피택셜 실리콘층(반도체 에피택셜층)(210b) 및 기둥형상 실리콘층(기둥형상 반도체층)(205a, 205b)의 윗부분에 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(209a, 209b)을 형성한다. 또, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)이 형성되는 영역은 에피택셜 실리콘층(반도체 에피택셜층)(210b)의 일부 또는 전부로만 구성되어도 좋다.
도 19에 도시된 바와 같이, Co나 Ni 등의 금속을 스퍼터링하여 열처리를 수행함으로써, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)을 선택적으로 실리사이드화하여 하부 실리사이드층(211a) 및 상부 실리사이드층(211b)을 형성한다. 상부 실리사이드층(211b)은 기둥형상 실리콘층(기둥형상 반도체층)의 치수보다 크게 형성되므로, 실리사이드의 세선 효과를 억제할 수 있다. 또한, 에피택셜 실리콘층(반도체 에피택셜층)의 상면 전체를 실리사이드화 에피택셜 실리콘층(반도체 에피택셜층)으로 하면, 상부 실리사이드층(211b)과 상부 확산층(209a, 209b)간의 접촉 면적이 기둥형상 실리콘층(기둥형상 반도체층)의 상면보다 커지므로, 계면 저항이 감소하여 소스 드레인 기생 저항을 감소시킬 수 있다.
도 20에 도시된 바와 같이, 층간막인 실리콘 산화막 형성 후에 콘택(215∼218)을 형성한다. 이때, 도 20과 같이, 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(215, 216)이 완전히 상부 실리사이드층(211b)상에 형성되도록 에피택셜 실리콘층(반도체 에피택셜층)을 형성하면, 콘택 형성시에 오버에칭이 수행되더라도 콘택과 게이트 사이의 쇼트는 발생하지 않는 구조가 된다.
이 실시예에 있어서는 에피택셜 실리콘층(반도체 에피택셜층)을 형성한 경우를 나타내고 있지만, NMOS에는 에피택셜 실리콘 카바이드(SiC)층을 형성하고, PMOS에는 에피택셜 실리콘 게르마늄(SiGe)층을 형성함으로써, 채널부에 응력을 가하여 이동도를 향상시키는 것도 가능하다.
[실시예 2]
이 실시예는 본 발명을 2개 직렬 접속된 트랜지스터에 적용한 실시예이다. 도 21은 이 실시예의 평면도 및 A-A' 단면도이다. 이하, 도 21의 트랜지스터의 평면도 및 A-A' 단면도에 대해 설명한다. 실리콘 기판(601)은 소자 분리(602)에 의해 분리되고, 실리콘 기판(601)상에는 제 1 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(605a, 605b) 및 제 2 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(605c, 605d)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층) 주위에는 게이트 절연막(제 1 절연막)(607) 및 게이트 전극(608a∼608d)이 형성되어 있다. 이 실시예에 있어서 게이트 절연막(제 1 절연막)으로는 High-k막, 게이트 전극으로는 금속막을 사용하고 있지만, 게이트 절연막(제 1 절연막)으로는 산화에 의한 실리콘 산질화막, 게이트 전극으로는 폴리실리콘 등도 사용할 수 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 바닥부에는 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(603)이 형성되고, 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(603)의 표면에는 기생 저항을 감소시키기 위해 하부 실리사이드층(611a)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 상부에는 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(609a∼609d)이 형성되어 있다. 이 실시예에서는, 상기 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)은 그 윗부분이 에피택셜 실리콘 성장에 의해 형성된 반도체 에피택셜층, 그 아랫부분이 기둥형상 반도체층의 윗부분으로 구성되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)은 반도체 에피택셜층의 일부 또는 전부로만 구성되어도 좋다. 반도체 에피택셜층은 실리콘 질화막 또는 실리콘 질화막과 실리콘 산화막의 적층막 등의 제 2 절연막(612)을 사이에 두고 게이트 전극(608a∼608d)과 절연되어 있다. 이때, 제 1 트랜지스터를 형성하는 2개의 기둥형상 실리콘층(기둥형상 반도체층)(605a, 605b)이 가까이에 형성되어 있으므로, 기둥형상 실리콘층(기둥형상 반도체층)의 상면 상부의 에피택셜 실리콘층(반도체 에피택셜층)은 자기정합적으로 접속된다. 마찬가지로, 제 2 트랜지스터를 형성하는 2개의 기둥형상 실리콘층(기둥형상 반도체층)(605c, 605d)도 가까이에 형성되어 있으므로, 기둥형상 실리콘층(기둥형상 반도체층)의 상면 상부의 에피택셜 실리콘층(반도체 에피택셜층)은 자기정합적으로 접속된다. 한편, 서로 다른 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)인 605b와 605c는 일정한 간격 이상의 간격을 두고 배치되어 있으므로, 에피택셜 실리콘층(반도체 에피택셜층)은 분리된다.
상부 N+ 확산층(제 2 소스 또는 드레인 영역)(609a∼609d)상에는 실리사이드층(611b, 611c)이 형성되는데, 이 실리사이드층은 기둥형상 실리콘층(기둥형상 반도체층)의 직경보다 큰 에피택셜 실리콘층(반도체 에피택셜층)상에 형성되므로, 실리사이드의 세선 효과의 영향을 줄일 수 있다. 또한, 실리사이드층과 확산층의 계면 면적을 크게 취할 수 있으므로, 실리사이드층(611b, 611c)과 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(609a∼609d) 사이의 계면 저항을 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(615a, 615b, 616a, 616b)에 대해, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)의 상면에 형성된 실리사이드층(611b, 611c)을 콘택(615a, 615b, 616a, 616b)의 직경보다 크게 형성하는 경우에는, 콘택 에칭시에 오버에칭을 수행하더라도 콘택과 게이트가 쇼트되는 것을 방지할 수 있다. 제 1 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(615a, 615b)은 배선층(620a)을 통하여 일측의 소스 드레인 단자에 접속되고, 제 2 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(616a, 616b)은 배선층(620b)을 통하여 타측의 소스 드레인 단자에 접속되고, 제 1 트랜지스터와 제 2 트랜지스터는 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(603)에 의해 직렬로 접속된다. 또한, 게이트 전극으로부터 연장된 게이트 배선(608)상에 형성되는 콘택(617)은 배선층(621)을 통하여 게이트 단자에 접속된다.
도 22와 같이, 복수의 기둥형상 실리콘층(기둥형상 반도체층)에 대해, 기둥형상 실리콘층(기둥형상 반도체층)의 수보다 적은 개수의 콘택으로 복수의 기둥형상 실리콘층(기둥형상 반도체층) 상부와 배선층을 접속시킬 수도 있다.
예를 들면, 도 22와 같이, 콘택(715, 716)을, 접속된 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(709a∼709d)상의, 기둥형상 실리콘층(기둥형상 반도체층) 사이에 대응하는 위치에 배치할 수도 있다. 여기서, 콘택(715, 716)은 콘택(715, 716)의 축이 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축을 연결하는 선분상 뿐만 아니라, 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축 사이의 영역에 위치하면 된다. 이러한 구성에 의해, 배선층들(720a, 720b, 721) 사이의 스페이스를 크게 할 수 있으므로, 배선의 배치를 용이하게 할 수 있다.
또한, 도 5의 경우와 마찬가지로, 기판의 주면에 평행인 단면의 면적이 다른 콘택보다도 큰 콘택을, 복수의 기둥형상 실리콘층(기둥형상 반도체층)상에 기둥형상 실리콘층(기둥형상 반도체층)의 개수보다 적은 개수로 형성함으로써, 콘택 저항을 감소시키거나 안정되게 콘택을 형성할 수 있다.
[실시예 3]
이 실시예는 본 발명을 CMOS 인버터에 적용한 실시예이다. 도 23은 이 실시예의 평면도 및 A-A' 단면도이다. 도 23에서 NMOS에 접속하는 배선층(820a)은 GND에 접속되고, PMOS에 접속하는 배선층(820b)은 Vcc에 접속된다. 게이트 배선(808)에는 배선층(822)으로부터 입력신호(Vin)가 입력되고, NMOS 및 PMOS의 상부로부터 접속되는 배선층인 '821a'와 '821b'에서 출력신호(Vout)가 출력됨으로써 CMOS 인버터가 형성된다.
이하, 도 23의 CMOS 인버터의 평면도 및 A-A' 단면도에 대해 설명한다. 실리콘 기판(801)은 소자 분리(802)에 의해 분리되고, 실리콘 기판(801)상에는 NMOS를 형성하는 2개의 기둥형상 실리콘층(기둥형상 반도체층)(805a) 및 PMOS를 형성하는 4개의 기둥형상 실리콘층(기둥형상 반도체층)(805b)이 형성되어 있다. 각각의 기둥형상 실리콘층(기둥형상 반도체층) 주위에는 게이트 절연막(제 1 절연막)(807) 및 게이트 전극(808a, 808b)이 형성되어 있다. 이 실시예에 있어서 게이트 절연막(제 1 절연막)으로는 High-k막, 게이트 전극으로는 금속막을 사용하고 있지만, 게이트 절연막(제 1 절연막)으로는 산화에 의한 실리콘 산질화막, 게이트 전극으로는 폴리실리콘 등도 사용할 수 있다. NMOS를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(805a)의 바닥부에는 P웰(801a)에 둘러싸인 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(803a)이 형성되고, PMOS를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(805b)의 바닥부에는 N웰(801b)에 둘러싸인 하부 P+ 확산층(803b)이 형성되고, 하부 확산층(제 1 드레인 또는 소스 영역)의 표면에는 기생 저항을 감소시키기 위해 하부 실리사이드층(811a, 811b)이 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(805a)의 상부에는 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(809a)이 형성되어 있고, PMOS를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(805b)의 상부에는 기둥형상 반도체층보다 큰 상부 P+ 확산층(809b)이 형성되어 있다. 이 실시예에서는, 상기 상부면적이 기둥형상 반도체층보다 큰 상부 확산층은 그 윗부분이 에피택셜 실리콘 성장에 의해 형성된 반도체 에피택셜층, 그 아랫부분이 기둥형상 반도체층의 윗부분으로 구성되어 있다. 상부 확산층은 반도체 에피택셜층의 일부 또는 전부로만 구성되어 있어도 좋다. 반도체 에피택셜층은 실리콘 질화막 또는 실리콘 질화막과 실리콘 산화막의 적층막 등의 제 2 절연막(812)을 사이에 두고 게이트 전극(808a, 808b)과 절연되어 있다. 이때, NMOS를 형성하는 2개의 기둥형상 실리콘층(기둥형상 반도체층)(805a)이 가까이에 형성되어 있으므로, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 에피택셜 실리콘층(반도체 에피택셜층)은 자기정합적으로 접속되고, PMOS를 형성하는 4개의 기둥형상 실리콘층(기둥형상 반도체층)(805b)이 가까이에 형성되어 있으므로, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 에피택셜 실리콘층(반도체 에피택셜층)은 자기정합적으로 접속된다.
상부 확산층(809a, 809b)상에는 상부 실리사이드층(811c, 811d)이 형성되는데, 이 실리사이드층은 기둥형상 실리콘층(기둥형상 반도체층)의 직경보다 큰 에피택셜 실리콘층(반도체 에피택셜층)상에 형성되므로, 실리사이드의 세선 효과의 영향을 줄일 수 있다. 또한, 실리사이드층(811c, 811d)과 확산층(809a, 809b)의 계면 면적을 크게 취할 수 있으므로, 실리사이드층과 확산층 사이의 계면 저항을 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(815, 816)에 대해, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)의 상면에 형성된 실리사이드층(811c, 811d)을 콘택(815, 816)의 직경보다 크게 형성하는 경우에는, 콘택 에칭시에 오버에칭을 수행하더라도 콘택과 게이트가 쇼트되는 것을 방지할 수 있다. 도 24와 같이, 복수의 기둥형상 실리콘층(기둥형상 반도체층)에 대해, 기둥형상 실리콘층(기둥형상 반도체층)의 수보다 적은 개수의 콘택으로 복수의 기둥형상 실리콘층(기둥형상 반도체층) 상부와 배선층을 접속시킬 수도 있다.
또한, 도 24에 있어서의 NMOS와 같이, 콘택(915)을, 접속된 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(909a)상의, 기둥형상 실리콘층(기둥형상 반도체층) 사이에 대응하는 위치에 배치할 수도 있다. 여기서, 콘택(915)은 콘택(915)의 축이 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축을 연결하는 선분상 뿐만 아니라, 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축 사이의 영역에 위치하면 된다. 이러한 구성이나, 도 24에 있어서의 PMOS와 같이 콘택의 개수를 감소시키거나 함으로써, 배선층들(920a, 920b, 921a, 921b, 922) 사이의 스페이스를 크게 할 수 있으므로, 배선의 배치를 용이하게 할 수 있다.
또한, 도 5의 경우와 마찬가지로, 기판의 주면에 평행인 단면의 면적이 다른 콘택보다도 큰 콘택을, 복수의 기둥형상 실리콘층(기둥형상 반도체층)상에 기둥형상 실리콘층(기둥형상 반도체층)의 개수보다 적은 개수로 형성함으로써, 콘택 저항을 감소시키거나 안정되게 콘택을 형성할 수 있다.
[실시예 4]
도 25는 SOI 기판을 사용한 경우에 있어서의 본 발명의 트랜지스터의 평면도 및 A-A' 단면도이다. 이하, 도 1의 트랜지스터의 평면도 및 A-A' 단면도를 이용하여 이 실시예에 대해 설명한다. SOI 기판상의 실리콘층(1002)은 소자마다 분리되고, 실리콘층(1002)상에는 기둥형상 실리콘층(기둥형상 반도체층)(1005a, 1005b)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층) 주위에는 게이트 절연막(제 1 절연막)(1007) 및 게이트 전극(1008a, 1008b)이 형성되어 있다. 이 실시예에 있어서 게이트 절연막(제 1 절연막)으로는 High-k막, 게이트 전극으로는 금속막을 사용하고 있지만, 게이트 절연막(제 1 절연막)으로는 산화에 의한 실리콘 산질화막, 게이트 전극으로는 폴리실리콘 등도 사용할 수 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 바닥부에는 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1003)이 형성되고, 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1003)의 표면에는 기생 저항을 감소시키기 위해 하부 실리사이드층(1011a)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 상부에는 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1009a, 1009b)이 형성되어 있다. 이 실시예에서는, 상기 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)은 그 윗부분이 에피택셜 실리콘 성장에 의해 형성된 반도체 에피택셜층, 그 아랫부분이 기둥형상 반도체층의 윗부분으로 구성되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)은 반도체 에피택셜층의 일부 또는 전부로만 구성되어도 좋다. 반도체 에피택셜층은 실리콘 산화막 또는 실리콘 질화막과 실리콘 산화막의 적층막 등의 제 2 절연막(1012)을 사이에 두고 게이트 전극(1008a, 1008b)과 절연되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1009a, 1009b)상에는 상부 실리사이드층(1011b, 1011c)이 형성되는데, 이 실리사이드층은 기둥형상 실리콘층(기둥형상 반도체층)의 직경보다 큰 에피택셜 실리콘층(반도체 에피택셜층)상에 형성되므로, 실리사이드의 세선 효과의 영향을 줄일 수 있다. 또한, 실리사이드층과 확산층의 계면 면적을 크게 취할 수 있으므로, 실리사이드층과 확산층 사이의 계면 저항을 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1015, 1016)에 대해, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)의 상면에 형성된 실리사이드층(1011b, 1011c)을 콘택(1015, 1016)의 직경보다 크게 형성하는 경우에는, 콘택 에칭시에 오버에칭을 수행하더라도 콘택과 게이트가 쇼트되는 것을 방지할 수 있다. 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1015, 1016)은 배선층(1020)을 통하여 일측의 소스 드레인 단자에 접속되고, 기둥형상 실리콘층(기둥형상 반도체층) 하부에 형성되는 콘택(1018)은 배선층(1022)을 통하여 타측의 소스 드레인 단자에 접속되고, 게이트 전극으로부터 연장된 게이트 배선(1008)상에 형성되는 콘택(1017)은 배선층(1021)을 통하여 게이트 단자에 접속된다.
도 26과 같이, 인접한 기둥형상 실리콘층(기둥형상 반도체층)(1105a, 1105b) 사이의 거리가 소정의 거리보다 가까운 경우에는, 에피택셜 성장 막두께를 조절함으로써, 인접한 기둥형상 반도체층의 상부 확산층을 자기정합적으로 접속시킬 수 있다. 이 경우, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 실리사이드층(1111b)과 확산층(1109a, 1109b)간의 계면 면적이 더 커지므로, 실리사이드층과 확산층 사이의 계면 저항을 더욱 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 실리사이드층(1111b)의 면적이 커지므로, 실리사이드의 세선 효과의 영향이 크게 줄어 실리사이드의 형성이 용이해진다.
SOI 기판을 사용한 이 실시예에 있어서도, 도 3과 같이, 복수의 기둥형상 실리콘층(기둥형상 반도체층)에 대해, 기둥형상 실리콘층(기둥형상 반도체층)의 수보다 적은 개수의 콘택으로 복수의 기둥형상 실리콘층(기둥형상 반도체층) 상부와 배선층을 접속시킬 수도 있다.
마찬가지로, 도 4와 같이, 콘택을, 접속된 상부 N+ 확산층(제 2 소스 또는 드레인 영역)상의, 기둥형상 실리콘층(기둥형상 반도체층) 사이에 대응하는 위치에 배치할 수도 있다. 여기서, 콘택은 콘택의 축이 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축을 연결하는 선분상 뿐만 아니라, 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축 사이의 영역에 위치하면 된다. 이러한 구성에 의해, 배선층과 다른 배선층 사이의 스페이스를 크게 취할 수 있으므로, 배선의 배치를 용이하게 할 수도 있다.
또한, 도 5와 같이, 기판의 주면에 평행인 단면의 면적이 다른 콘택보다도 큰 콘택을, 복수의 기둥형상 실리콘층(기둥형상 반도체층)상에 기둥형상 실리콘층(기둥형상 반도체층)의 개수보다 적은 개수로 형성함으로써, 콘택 저항을 감소시키거나 안정되게 콘택을 형성할 수 있다.
이하, 본 발명에 따른 도 26의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 27 내지 도 41을 참조하여 설명한다. 각 도면에 있어서 (a)는 평면도, (b)는 A-A' 단면도를 나타내고 있다.
도 27에 도시된 바와 같이, SOI 기판상의 실리콘층(1102)상에 실리콘 질화막 등의 하드마스크층(1104a) 및 기둥형상 실리콘층(기둥형상 반도체층)(1105a, 1105b)을 리소그래피 및 에칭에 의해 형성한다.
도 28에 도시된 바와 같이, SIO 기판상의 실리콘층(1102)을 소자마다 분리한다.
도 29에 도시된 바와 같이, 소자를 분리한 후, 이온 주입 등에 의해 기둥형상 실리콘층(기둥형상 반도체층)의 하부 확산층(1103)을 형성한다. 이때, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 하드마스크층(1104a)에 의해 기둥형상 실리콘층(기둥형상 반도체층)(1105a, 1105b)에는 불순물이 주입되지 않도록 한다.
도 30에 도시된 바와 같이, 게이트 절연막(제 1 절연막)(1107) 및 게이트 도전막(1108c)을 성막한다. 게이트 절연막(제 1 절연막)(1107)은 산화막이나 High-k막 등에 의해 형성된다. 또한, 게이트 도전막(1108c)은 폴리실리콘이나 금속막 등에 의해 형성된다.
도 31에 도시된 바와 같이, 게이트 도전막(1108c)을 CMP 등에 의해 평탄화한다.
도 32에 도시된 바와 같이, 게이트 절연막(제 1 절연막)(1107) 및 게이트 도전막(1108c)을 에치백하여, 기둥형상 실리콘층(1105a, 1105b) 측면의 게이트 절연막(제 1 절연막)(1107) 및 게이트 도전막(1108c)을 원하는 게이트 길이로 설정한다.
도 33에 도시된 바와 같이, 질화막 등을 성막하고 에치백함으로써 측벽 스페이서(1104b)를 형성한다.
도 34에 도시된 바와 같이, 리소그래피 등을 이용하여 레지스트(1110)에 의해 게이트 배선 패턴을 패터닝한다.
도 35에 도시된 바와 같이, 레지스트(1110)를 마스크로 이용하여 게이트 도전막(1108c) 및 게이트 절연막(제 1 절연막)(1107)을 이방성 에칭 등에 의해 선택적으로 에칭하여, 기둥형상 실리콘층(기둥형상 반도체층)(1105a, 1105b) 주위에 게이트 전극(1108a, 1108b)과 게이트 전극(1108a, 1108b)으로부터 연장되는 게이트 배선(1108)을 형성한다. 그 후 레지스트(1110)를 제거한다.
도 36에 도시된 바와 같이, 하드마스크층(1104a) 및 측벽 스페이서(1104b)를 웨트 에칭 등에 의해 제거한다.
도 37에 도시된 바와 같이, 질화막이나 질화막과 산화막의 적층막 등을 성막하고 에치백함으로써 제 2 절연막(1112)을 형성한다.
도 38에 도시된 바와 같이, 실리콘 등을 기둥형상 실리콘층(기둥형상 반도체층)의 상면 상부와 하부의 확산층상에 선택적으로 에피택셜 성장시켜, 소정의 간격보다 가까이에 인접한 기둥형상 실리콘층(기둥형상 반도체층)의 상면 상부에 형성되는 에피택셜층이 서로 접속되도록 반도체 에피택셜층인 에피택셜 실리콘층(반도체 에피택셜층)(1110b)을 자기정합적으로 형성한다. 또한, 에피택셜 실리콘층(반도체 에피택셜층)의 직경을 후공정에서 형성되는 기둥형상 실리콘층(기둥형상 반도체층)상에 형성되는 콘택의 직경보다도 크게 형성하는 경우에는, 콘택과 게이트 사이가 쇼트되지 않는 구조로 만들 수 있다.
도 39에 도시된 바와 같이, 이온 주입 등에 의해, 에피택셜 실리콘층(반도체 에피택셜층)(1110b) 및 기둥형상 실리콘층(기둥형상 반도체층)(1105a, 1105b)의 윗부분에 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1109a, 1109b)을 형성한다.
도 40에 도시된 바와 같이, Co나 Ni 등의 금속을 스퍼터링하여 열처리를 수행함으로써, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1109a, 1109b)을 선택적으로 실리사이드화하여 하부 실리사이드층(1111a) 및 상부 실리사이드층(1111b)을 형성한다. 상부 실리사이드층(1111b)은 기둥형상 실리콘층(기둥형상 반도체층) 치수보다 크게 형성되므로, 실리사이드의 세선 효과를 억제할 수 있다. 또한, 에피택셜 실리콘층(반도체 에피택셜층)의 상면 전체를 실리사이드화 에피택셜 실리콘층(반도체 에피택셜층)으로 하면, 상부 실리사이드층(1111b)과 상부 확산층(1109a, 1109b)간의 접촉 면적이 기둥형상 실리콘층(기둥형상 반도체층)의 상면보다 커지므로, 계면 저항이 감소되어 소스 드레인 기생 저항을 감소시킬 수 있다.
도 41에 도시된 바와 같이, 층간막인 실리콘 산화막 형성 후에 콘택(1115∼1118)을 형성한다. 이때, 도 41과 같이, 기둥형상 실리콘층(기둥형상 반도체층)(1105a, 1105b) 상부에 형성되는 콘택(1115, 1116)이 완전히 상부 실리사이드층(1111b)상에 형성되도록 에피택셜 실리콘층(반도체 에피택셜층)을 형성하면, 콘택 형성시에 오버에칭이 수행되더라도 콘택과 게이트 사이의 쇼트는 발생하지 않는 구조가 된다.
이 실시예에 있어서는 에피택셜 실리콘층(반도체 에피택셜층)을 형성한 경우를 나타내고 있지만, NMOS에는 에피택셜 실리콘 카바이드(SiC)층을 형성하고, PMOS에는 에피택셜 실리콘 게르마늄(SiGe)층을 형성함으로써, 채널부에 응력을 가하여 이동도를 향상시키는 것도 가능하다.
[실시예 5]
이 실시예는 SOI 기판을 사용한 경우에 본 발명을 2개 직렬 접속된 트랜지스터에 적용한 실시예이다. 도 42는 이 실시예의 평면도 및 A-A' 단면도이다. 이하, 도 42의 트랜지스터의 평면도 및 A-A' 단면도에 대해 설명한다. SOI 기판상의 실리콘층(1202)은 소자마다 분리되고, 실리콘층(1202)상에는 제 1 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(1205a, 1205b) 및 제 2 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(1205c, 1205d)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층) 주위에는 게이트 절연막(제 1 절연막)(1207) 및 게이트 전극(1208a∼1208d)이 형성되어 있다. 이 실시예에 있어서 게이트 절연막(제 1 절연막)으로는 High-k막, 게이트 전극으로는 금속막을 사용하고 있지만, 게이트 절연막(제 1 절연막)으로는 산화에 의한 실리콘 산질화막, 게이트 전극으로는 폴리실리콘 등도 사용할 수 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 바닥부에는 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1203)이 형성되고, 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1203)의 표면에는 기생 저항을 감소시키기 위해 하부 실리사이드층(1211a)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 상부에는 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1209a∼1209d)이 형성되어 있다. 이 실시예에서는, 상기 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)은 그 윗부분이 에피택셜 실리콘 성장에 의해 형성된 반도체 에피택셜층, 그 아랫부분이 기둥형상 반도체층의 윗부분으로 구성되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)은 반도체 에피택셜층의 일부 또는 전부로만 구성되어도 좋다. 반도체 에피택셜층은 실리콘 질화막 또는 실리콘 질화막과 실리콘 산화막의 적층막 등의 제 2 절연막(1212)을 사이에 두고 게이트 전극(1208a∼1208d)과 절연되어 있다. 이때, 제 1 트랜지스터를 형성하는 2개의 기둥형상 실리콘층(기둥형상 반도체층)(1205a, 1205b)이 가까이에 형성되어 있으므로, 기둥형상 실리콘층(기둥형상 반도체층)의 상면 상부의 에피택셜 실리콘층(반도체 에피택셜층)은 자기정합적으로 접속된다. 마찬가지로, 제 2 트랜지스터를 형성하는 2개의 기둥형상 실리콘층(기둥형상 반도체층)(1205c, 1205d)도 가까이에 형성되어 있으므로, 기둥형상 실리콘층(기둥형상 반도체층)의 상면 상부의 에피택셜 실리콘층(반도체 에피택셜층)은 자기정합적으로 접속된다. 한편, 서로 다른 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)인 1205b와 1205c는 소정의 간격 이상의 간격을 두고 배치되어 있으므로, 에피택셜 실리콘층(반도체 에피택셜층)은 분리된다.
상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1209a∼1209d)상에는 실리사이드층(1211b, 1211c)이 형성되는데, 이 실리사이드층은 기둥형상 실리콘층(기둥형상 반도체층)의 직경보다 큰 에피택셜 실리콘층(반도체 에피택셜층)상에 형성되므로, 실리사이드의 세선 효과의 영향을 줄일 수 있다. 또한, 실리사이드층과 확산층의 계면 면적을 크게 취할 수 있으므로, 실리사이드층(1211b, 1211c)과 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1209a∼1209d) 사이의 계면 저항을 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1215a, 1215b, 1216a, 1216b)에 대해, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)의 상면에 형성된 실리사이드층(1211b, 1211c)을 콘택(1215a, 1215b, 1216a, 1216b)의 직경보다 크게 형성하는 경우에는, 콘택 에칭시에 오버에칭을 수행하더라도 콘택과 게이트가 쇼트되는 것을 방지할 수 있다. 제 1 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1215a, 1215b)은 배선층(1220a)을 통하여 일측의 소스 드레인 단자에 접속되고, 제 2 트랜지스터를 형성하는 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1216a, 1216b)은 배선층(1220b)을 통하여 타측의 소스 드레인 단자에 접속되고, 제 1 트랜지스터와 제 2 트랜지스터는 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1203)에 의해 직렬로 접속된다. 또한, 게이트 전극으로부터 연장된 게이트 배선(1208)상에 형성되는 콘택(1217)은 배선층(1221)을 통하여 게이트 단자에 접속된다.
SOI 기판을 사용한 이 실시예에 있어서도, 도 22와 같이, 복수의 기둥형상 실리콘층(기둥형상 반도체층)에 대해, 기둥형상 실리콘층(기둥형상 반도체층)의 수보다 적은 개수의 콘택으로 복수의 기둥형상 실리콘층(기둥형상 반도체층) 상부와 배선층을 접속시킬 수도 있다.
마찬가지로, 도 22와 같이, 콘택을, 접속된 상부 N+ 확산층(제 2 소스 또는 드레인 영역)상의, 기둥형상 실리콘층(기둥형상 반도체층) 사이에 대응하는 위치에 배치할 수도 있다. 여기서, 콘택은 콘택의 축이 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축을 연결하는 선분상 뿐만 아니라, 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축 사이의 영역에 위치하면 된다. 이러한 구성에 의해, 배선층들 사이의 스페이스를 크게 할 수 있으므로, 배선의 배치를 용이하게 할 수도 있다.
또한, 도 5의 경우와 마찬가지로, 기판의 주면에 평행인 단면의 면적이 다른 콘택보다도 큰 콘택을, 복수의 기둥형상 실리콘층(기둥형상 반도체층)상에 기둥형상 실리콘층(기둥형상 반도체층)의 개수보다 적은 개수로 형성함으로써, 콘택 저항을 감소시키거나 안정되게 콘택을 형성할 수 있다.
[실시예 6]
이 실시예는 SOI 기판을 사용한 경우에 본 발명을 CMOS 인버터에 적용한 실시예이다. 도 43은 이 실시예의 평면도 및 A-A' 단면도이다. 도 43에서 NMOS에 접속하는 배선층(1320a)은 GND에 접속되고, PMOS에 접속하는 배선층(1320b)은 Vcc에 접속된다. 게이트 배선(1308)에는 배선층(1322)으로부터 입력신호(Vin)가 입력되고, NMOS 및 PMOS의 상부로부터 접속되는 배선층인 '1321a'와 '1321b'에서 출력신호(Vout)가 출력됨으로써 CMOS 인버터가 형성된다.
이하, 도 43의 CMOS 인버터의 평면도 및 A-A' 단면도에 대해 설명한다. SOI 기판상의 실리콘층(1302a, 1302b)은 소자마다 분리되고, 실리콘층(1302a, 1302b)상에는 NMOS를 형성하는 2개의 기둥형상 실리콘층(기둥형상 반도체층)(1305a) 및 PMOS를 형성하는 4개의 기둥형상 실리콘층(기둥형상 반도체층)(1305b)이 형성되어 있다.
각각의 기둥형상 실리콘층(기둥형상 반도체층) 주위에는 게이트 절연막(제 1 절연막)(1307) 및 게이트 전극(1308a, 1308b)이 형성되어 있다. 이 실시예에 있어서 게이트 절연막(제 1 절연막)으로는 High-k막, 게이트 전극으로는 금속막을 사용하고 있지만, 게이트 절연막(제 1 절연막)으로는 산화에 의한 실리콘 산질화막, 게이트 전극으로서는 폴리실리콘 등도 사용할 수 있다. NMOS를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(1305a)의 바닥부에는 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1303a)이 형성되고, PMOS를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(1305b)의 바닥부에는 하부 P+ 확산층(1303b)이 형성되고, 하부 확산층(제 1 드레인 또는 소스 영역)의 표면에는 기생 저항을 감소시키기 위해 하부 실리사이드층(1311a, 1311b)이 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(1305a)의 상부에는 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1309a)이 형성되어 있고, PMOS를 형성하는 기둥형상 실리콘층(기둥형상 반도체층)(1305b)의 상부에는 기둥형상 반도체층보다 큰 상부 P+ 확산층(1309b)이 형성되어 있다. 이 실시예에서는, 상기 상부면적이 기둥형상 반도체층보다 큰 상부 확산층은 그 윗부분이 에피택셜 실리콘 성장에 의해 형성된 반도체 에피택셜층, 그 아랫부분이 기둥형상 반도체층의 윗부분으로 구성되어 있다. 상부 확산층은 반도체 에피택셜층의 일부 또는 전부로만 구성되어도 좋다. 반도체 에피택셜층은 실리콘 질화막 또는 실리콘 질화막과 실리콘 산화막의 적층막 등의 제 2 절연막(1312)을 사이에 두고 게이트 전극(1308a, 1308b)과 절연되어 있다. 이때, NMOS를 형성하는 2개의 기둥형상 실리콘층(기둥형상 반도체층)(1305a)이 가까이에 형성되어 있으므로, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 에피택셜 실리콘층(반도체 에피택셜층)은 자기정합적으로 접속되고, PMOS를 형성하는 4개의 기둥형상 실리콘층(기둥형상 반도체층)(1305b)이 가까이에 형성되어 있으므로, 기둥형상 실리콘층(기둥형상 반도체층) 상부의 에피택셜 실리콘층(반도체 에피택셜층)은 자기정합적으로 접속된다.
상부 확산층(1309a, 1309b)상에는 실리사이드층(1311c, 1311d)이 형성되는데, 이 실리사이드층은 기둥형상 실리콘층(기둥형상 반도체층)의 직경보다 큰 에피택셜 실리콘층(반도체 에피택셜층)상에 형성되므로, 실리사이드의 세선 효과의 영향을 줄일 수 있다. 또한, 실리사이드층(1311c, 1311d)과 확산층(1309a, 1309b)의 계면 면적을 크게 취할 수 있으므로, 실리사이드층과 확산층 사이의 계면 저항을 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1315, 1316)에 대해, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)의 상면에 형성된 실리사이드층(1311c, 1311d)을 콘택(1315, 1316)의 직경보다 크게 형성하는 경우에는, 콘택 에칭시에 오버에칭을 수행하더라도 콘택과 게이트가 쇼트되는 것을 방지할 수 있다.
SOI 기판을 사용한 이 실시예에 있어서도, 도 24와 같이, 복수의 기둥형상 실리콘층(기둥형상 반도체층)에 대해, 기둥형상 실리콘층(기둥형상 반도체층)의 수보다 적은 개수의 콘택으로 복수의 기둥형상 실리콘층(기둥형상 반도체층) 상부와 배선층을 접속시킬 수도 있다.
마찬가지로, 도 24에 있어서의 NMOS와 같이, 콘택을, 접속된 상부 확산층상의, 기둥형상 실리콘층(기둥형상 반도체층) 사이에 대응하는 위치에 배치할 수도 있다. 여기서, 콘택은 콘택의 축이 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축을 연결하는 선분상 뿐만 아니라, 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축 사이의 영역에 위치하면 된다. 이러한 구성이나, 도 24에 있어서의 PMOS와 같이 콘택의 개수를 감소시키거나 함으로써, 배선층들(1320a, 1320b, 1321a, 1321b, 1322) 사이의 스페이스를 크게 할 수 있으므로, 배선의 배치를 용이하게 할 수도 있다.
또한, 도 5의 경우와 마찬가지로, 기판의 주면에 평행인 단면의 면적이 다른 콘택보다도 큰 콘택을, 복수의 기둥형상 실리콘층(기둥형상 반도체층)상에 기둥형상 실리콘층(기둥형상 반도체층)의 개수보다 적은 개수로 형성함으로써, 콘택 저항을 감소시키거나 안정되게 콘택을 형성할 수 있다.
[실시예 7]
도 44는 게이트 전극에 폴리실리콘을 사용한 경우에 있어서의 본 발명을 이용한 트랜지스터의 평면도 및 A-A' 단면도이다. 이하, 도 44의 트랜지스터의 평면도 및 A-A' 단면도를 이용하여 이 실시예에 대해 설명한다. 실리콘 기판(1401)은 소자 분리(1402)에 의해 분리되고, 실리콘 기판(1401)상에는 기둥형상 실리콘층(기둥형상 반도체층)(1405a, 1405b)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층) 주위에는 게이트 절연막(제 1 절연막)(1407) 및 게이트 전극(1408a, 1408b)이 형성되어 있다. 이 실시예에 있어서 게이트 절연막(제 1 절연막)으로는 High-k막, 게이트 전극으로는 폴리실리콘을 사용하고 있지만, 게이트 절연막(제 1 절연막)으로는 산화에 의한 산화막 등도 사용할 수 있다. 게이트 전극은 폴리실리콘이므로, 게이트 전극 표면에는 확산층상과 동일하게 실리사이드층(1411c)이 형성된다. 기둥형상 실리콘층(기둥형상 반도체층)의 바닥부에는 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1403)이 형성되고, 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1403)의 표면에는 기생 저항을 감소시키기 위해 하부 실리사이드층(1411a)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 상부에는 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1409a, 1409b)이 형성되어 있다. 이 실시예에서는, 상기 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1409a, 1409b)은 그 윗부분이 에피택셜 실리콘 성장에 의해 형성된 반도체 에피택셜층, 그 아랫부분이 기둥형상 반도체층의 윗부분으로 구성되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)은 반도체 에피택셜층의 일부 또는 전부로만 구성되어도 좋다. 반도체 에피택셜층은 실리콘 질화막 또는 실리콘 질화막과 실리콘 산화막의 적층막 등의 제 2 절연막(1412)을 사이에 두고 게이트 전극(1408a, 1408b)과 절연되어 있다. 인접한 기둥형상 실리콘층(기둥형상 반도체층)(1405a, 1405b) 사이의 거리가 소정의 거리보다 가까우므로, 에피택셜 성장 막두께를 조절함으로써, 인접한 기둥형상 반도체층의 상부 확산층은 자기정합적으로 접속되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1409a, 1409b)상에는 실리사이드층(1411b, 1411c)이 형성되는데, 이 실리사이드층은 기둥형상 실리콘층(기둥형상 반도체층)의 직경보다 큰 에피택셜 실리콘층(반도체 에피택셜층)상에 형성되므로, 실리사이드의 세선 효과의 영향을 줄일 수 있다. 또한, 실리사이드층과 확산층의 계면 면적을 크게 취할 수 있으므로, 실리사이드층과 확산층 사이의 계면 저항을 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1415, 1416)에 대해, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)의 상면에 형성된 실리사이드층(1411b, 1411c)을 콘택(1415, 1416)의 직경보다 크게 형성하는 경우에는, 콘택 에칭시에 오버에칭을 수행하더라도 콘택과 게이트가 쇼트되는 것을 방지할 수 있다. 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1415, 1416)은 배선층(1420)을 통하여 일측의 소스 드레인 단자에 접속되고, 기둥형상 실리콘층(기둥형상 반도체층) 하부에 형성되는 콘택(1418)은 배선층(1422)을 통하여 타측의 소스 드레인 단자에 접속되고, 게이트 전극으로부터 연장된 게이트 배선(1408)상에 형성되는 콘택(1417)은 배선층(1421)을 통하여 게이트 단자에 접속된다. 또, 이 실시예의 제조방법은 실시예 1과 동일하며, SOI 기판을 사용한 경우에 있어서도 실시예 4와 동일한 제조방법을 이용할 수 있다.
게이트 전극에 폴리실리콘을 사용한 이 실시예에 있어서도, 도 3과 같이, 복수의 기둥형상 실리콘층(기둥형상 반도체층)에 대해, 기둥형상 실리콘층(기둥형상 반도체층)의 수보다 적은 개수의 콘택으로 복수의 기둥형상 실리콘층(기둥형상 반도체층) 상부와 배선층을 접속시킬 수도 있다.
또한, 도 4와 같이, 콘택을, 접속된 상부 N+ 확산층(제 2 소스 또는 드레인 영역)상의, 기둥형상 실리콘층(기둥형상 반도체층) 사이에 대응하는 위치에 배치할 수도 있다. 여기서, 콘택은 콘택의 축이 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축을 연결하는 선분상 뿐만 아니라, 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축 사이의 영역에 위치하면 된다. 이러한 구성에 의해, 배선층과 다른 배선층 사이의 스페이스를 크게 취할 수 있으므로, 배선의 배치를 용이하게 할 수도 있다.
또한, 도 5와 같이, 기판의 주면에 평행인 단면의 면적이 다른 콘택보다도 큰 콘택을, 복수의 기둥형상 실리콘층(기둥형상 반도체층)상에 기둥형상 실리콘층(기둥형상 반도체층)의 개수보다 적은 개수로 형성함으로써, 콘택 저항을 감소시키거나 안정되게 콘택을 형성할 수 있다.
[실시예 8]
도 45는 게이트 전극에 폴리실리콘을 사용하여 게이트 전극을 풀(full) 실리사이드화한 경우에 있어서의 본 발명을 이용한 트랜지스터의 평면도 및 A-A' 단면도이다. 이하, 도 45의 트랜지스터의 평면도 및 A-A' 단면도를 이용하여 이 실시예에 대해 설명한다. 실리콘 기판(1501)은 소자 분리(1502)에 의해 분리되고, 실리콘 기판(1501)상에는 기둥형상 실리콘층(기둥형상 반도체층)(1505a, 1505b)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층) 주위에는 게이트 절연막(제 1 절연막)(1507) 및 게이트 전극(1508a, 1508b)이 형성되어 있다. 이 실시예에 있어서 게이트 절연막(제 1 절연막)으로는 High-k막, 게이트 전극으로는 풀 실리사이드화된 폴리실리콘을 사용하고 있지만, 게이트 절연막(제 1 절연막)으로는 산화에 의한 산화막 등도 사용할 수 있다. 게이트 전극은 실리사이드 재료의 스퍼터링 막두께를 최적화하거나 실리사이드화 조건을 조절함으로써, 폴리실리콘을 풀 실리사이드화한다. 기둥형상 실리콘층(기둥형상 반도체층)의 바닥부에는 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1503)이 형성되고, 하부 N+ 확산층(제 1 드레인 또는 소스 영역)(1503)의 표면에는 기생 저항을 감소시키기 위해 하부 실리사이드층(1511a)이 형성되어 있다. 기둥형상 실리콘층(기둥형상 반도체층)의 상부에는 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1509a, 1509b)이 형성되어 있다. 이 실시예에서는, 상기 상부면적이 기둥형상 반도체층보다 큰 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1509a, 1509b)은 그 윗부분이 에피택셜 실리콘 성장에 의해 형성된 반도체 에피택셜층, 그 아랫부분이 기둥형상 반도체층의 윗부분으로 구성되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)은 반도체 에피택셜층의 일부 또는 전부로만 구성되어도 좋다. 반도체 에피택셜층은 실리콘 질화막 또는 실리콘 질화막과 실리콘 산화막의 적층막 등의 제 2 절연막(1512)을 사이에 두고 게이트 전극(1508a, 1508b)과 절연되어 있다. 인접한 기둥형상 실리콘층(기둥형상 반도체층)(1505a, 1505b) 사이의 거리가 소정의 거리보다 가까우므로, 에피택셜 성장 막두께를 조절함으로써, 인접한 기둥형상 반도체층의 상부 확산층은 자기정합적으로 접속되어 있다. 상부 N+ 확산층(제 2 소스 또는 드레인 영역)(1509a, 1509b)상에는 실리사이드층(1511b)이 형성되는데, 이 실리사이드층은 기둥형상 실리콘층(기둥형상 반도체층)의 직경보다 큰 에피택셜 실리콘층(반도체 에피택셜층)상에 형성되므로, 실리사이드의 세선 효과의 영향을 줄일 수 있다. 또한, 실리사이드층과 확산층의 계면 면적을 크게 취할 수 있으므로, 실리사이드층과 확산층 사이의 계면 저항을 감소시킬 수 있다. 또한, 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1515, 1516)에 대해, 상부 N+ 확산층(제 2 소스 또는 드레인 영역)의 상면에 형성된 실리사이드층(1511b)을 콘택(1515, 1516)의 직경보다 크게 형성하는 경우에는, 콘택 에칭시에 오버에칭을 수행하더라도 콘택과 게이트가 쇼트되는 것을 방지할 수 있다. 기둥형상 실리콘층(기둥형상 반도체층) 상부에 형성되는 콘택(1515, 1516)은 배선층(1520)을 통하여 일측의 소스 드레인 단자에 접속되고, 기둥형상 실리콘층(기둥형상 반도체층) 하부에 형성되는 콘택(1518)은 배선층(1522)을 통하여 타측의 소스 드레인 단자에 접속되고, 게이트 전극으로부터 연장된 게이트 배선(1508)상에 형성되는 콘택(1517)은 배선층(1521)을 통하여 게이트 단자에 접속된다. 또, 이 실시예의 제조방법은 실시예 1과 동일하며, SOI 기판을 사용한 경우에 있어서도 실시예 4와 동일한 제조방법을 이용할 수 있다.
게이트 전극에 풀 실리사이드화한 폴리실리콘을 사용한 이 실시예에 있어서도, 도 3과 같이, 복수의 기둥형상 실리콘층(기둥형상 반도체층)에 대해, 기둥형상 실리콘층(기둥형상 반도체층)의 수보다 적은 개수의 콘택으로 복수의 기둥형상 실리콘층(기둥형상 반도체층) 상부와 배선층을 접속시킬 수도 있다.
또한, 도 4와 같이, 콘택을, 접속된 상부 N+ 확산층(제 2 소스 또는 드레인 영역)상의, 기둥형상 실리콘층(기둥형상 반도체층) 사이에 대응하는 위치에 배치할 수도 있다. 여기서, 콘택은 콘택의 축이 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축을 연결하는 선분상 뿐만 아니라, 기둥형상 실리콘층(기둥형상 반도체층)의 축과 축 사이의 영역에 위치하면 된다. 이러한 구성에 의해, 배선층과 다른 배선층 사이의 스페이스를 크게 취할 수 있으므로, 배선의 배치를 용이하게 할 수도 있다.
또한, 도 5와 같이, 기판의 주면에 평행인 단면의 면적이 다른 콘택보다도 큰 콘택을, 복수의 기둥형상 실리콘층(기둥형상 반도체층)상에 기둥형상 실리콘층(기둥형상 반도체층)의 개수보다 적은 개수로 형성함으로써, 콘택 저항을 감소시키거나 안정되게 콘택을 형성할 수 있다.
101, 201, 301, 401, 501, 601, 701, 801, 901, 1000, 1100, 1200, 1300, 1401, 1501: 실리콘 기판
102, 202, 302, 402, 502, 602, 702, 802, 902, 1402, 1502: 소자 분리
103, 203, 303, 403, 503, 603, 703, 803a, 803b, 903a, 903b, 1003, 1103, 1203, 1303a, 1303b, 1403, 1503: 기판상의 확산층(하부 확산층)
105a, 105b, 205a, 205b, 305a, 305b, 405a, 405b, 505a, 505b, 605a, 605b, 605c, 605d, 705a, 705b, 705c, 705d, 805a, 805b, 905a, 905b, 1005a, 1005b, 1105a, 1105b, 1205a, 1205b, 1205c, 1205d, 1305a, 1305b, 1405a, 1405b, 1505a, 1505b: 기둥형상 실리콘층(기둥형상 반도체층)
107, 207, 307, 407, 507, 607, 707, 807, 907, 1007, 1107, 1207, 1307, 1407, 1507: 게이트 절연막
108, 208, 308, 408, 508, 608, 708, 808, 908, 1008, 1108, 1208, 1308, 1408, 1508: 게이트 배선
108a, 108b, 208a, 208b, 308a, 308b, 408a, 408b, 508a, 508b, 608a, 608b, 608c, 608d, 708a, 708b, 708c, 708d, 808a, 808b, 908a, 908b, 1008a, 1008b, 1108a, 1108b, 1208a, 1208b, 1208c, 1208d, 1308a, 1308b, 1408a, 1408b, 1508a, 1508b: 게이트 전극
109a, 109b, 209a, 209b, 309a, 309b, 409a, 409b, 509a, 509b, 609a, 609b, 609c, 609d, 709a, 709b, 709c, 709d, 809a, 809b, 909a, 909b, 1009a, 1009b, 1109a, 1109b, 1209a, 1209b, 1209c, 1209d, 1309a, 1309b, 1409a, 1409b, 1509a, 1509b: 상부 확산층
111a, 211a, 311a, 411a, 511a, 611a, 711a, 811a, 811b, 911a, 911b, 1011a, 1111a, 1211a, 1311a, 1311b, 1411a, 1511a: 하부 실리사이드층
111b, 111c, 211b, 311b, 411b, 511b, 611b, 611c, 711b, 711c, 811c, 811d, 911c, 911d, 1011b, 1111b, 1211b, 1211c, 1311c, 1311d, 1411b, 1511b: 상부 실리사이드층
112, 212, 312, 412, 512, 612, 712, 812, 912, 1012, 1112, 1212, 1312, 1412, 1512: 제 2 절연막
115, 116, 117, 118, 215, 216, 217, 218, 315, 317, 318, 415, 417, 418, 515, 517, 518, 615a, 615b, 616a, 616b, 617, 715, 716, 717, 815, 816, 817, 818a, 818b, 915, 916, 917, 918a, 918b, 1015, 1016, 1017, 1018, 1115, 1116, 1117, 1118, 1215a, 1215b, 1216a, 1216b, 1217, 1315, 1316, 1317, 1318a, 1318b, 1415, 1416, 1417, 1418, 1515, 1516, 1517, 1518: 콘택
120, 121, 122, 220, 221, 222, 320, 321, 322, 420, 421, 422, 520, 521, 522, 620a, 620b, 621, 720a, 720b, 721, 820a, 820b, 821a, 821b, 822, 920a, 920b, 921a, 921b, 922, 1020, 1021, 1022, 1120, 1121, 1122, 1220a, 1220b, 1221, 1320a, 1320b, 1321a, 1321b, 1322, 1420, 1421, 1422, 1520, 1521, 1522: 배선층
204a, 1104a: 하드마스크층
204b, 1104b: 측벽 스페이서
208c, 1108c: 게이트 도전막
210, 1110: 레지스트
210a, 210b, 1110a, 1110b: 에피택셜 실리콘층
1001, 1101, 1201, 1301: 실리콘 산화막
1002, 1102, 1202, 1302a, 1302b: 실리콘층
1411c: 실리사이드층
1601, 1611: 기둥형상 실리콘층
1602, 1612: 게이트 절연막
1603, 1613: 게이트 전극
1604, 1614: 하부 확산층
1605, 1615: 상부 확산층
1606: A1 배선(배선층)
1616: 콘택
1617: 배선층
1701: 기판(실리콘 기판)
1702: N웰
1703: P웰
1704: 소자 분리
1705, 1706: 기둥형상 실리콘층
1708: 게이트 전극(게이트)
1709, 1710: P+ 확산층
1711, 1712: N+ 확산층
1714, 1715, 1716: 배선층

Claims (7)

  1. MOS 트랜지스터를 구비한 반도체 장치로서,
    기판을 에칭함으로써 형성된 기둥형상 반도체층;
    상기 기둥형상 반도체층의 바닥부에 형성되는 제 1 드레인 또는 소스 영역;
    상기 기둥형상 반도체층의 측벽을 둘러싸도록 제 1 절연막을 사이에 두고 형성되는 게이트 전극;
    상기 기둥형상 반도체층 상면 상부에 형성되는 에피택셜 반도체층; 및
    적어도 상기 에피택셜 반도체층에 형성되는 제 2 소스 또는 드레인 영역을 포함하며,
    상기 제 2 소스 또는 드레인 영역의 상면의 면적은 상기 기둥형상 반도체층의 상면의 면적보다도 크고,
    상기 MOS 트랜지스터가 적어도 2개의 기둥형상 반도체층으로 구성되고, 상기 적어도 2개의 기둥형상 반도체층의 상부에 형성된 상기 에피택셜 반도체층끼리가 서로 접속되어 공통의 소스 또는 드레인 영역으로 되어 있으며,
    상기 서로 접속된 에피택셜 반도체층상에 형성되는 콘택 중 적어도 하나의 콘택의 기판의 주면에 평행인 단면의 면적 크기가 다른 콘택보다 큰
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 드레인 또는 소스 영역의 상면에 실리사이드층이 형성되어 있는
    반도체 장치.
  3. 제 2 항에 있어서,
    상기 실리사이드층과 상기 제 2 드레인 또는 소스 영역간의 접촉 면적은 상기 기둥형상 반도체층의 상면의 면적보다도 큰
    반도체 장치.
  4. 제 2 항에 있어서,
    상기 실리사이드층상에 형성되는 콘택의 면적이 상기 실리사이층의 상면의 면적보다도 작은
    반도체 장치.
  5. 제 1 항에 있어서,
    상기 적어도 2개의 기둥형상 반도체층의 상부에 형성된 상기 에피택셜 반도체층상에 형성되는 콘택의 수가 상기 기둥형상 반도체층의 수보다 적은
    반도체 장치.
  6. 제 1 항에 있어서,
    적어도 하나의 콘택이 상기 서로 접속된 에피택셜 반도체층상에 형성되고, 상기 적어도 하나의 콘택은 상기 서로 접속된 에피택셜 반도체층상의, 상기 적어도 2개의 기둥형상 반도체층 중 하나의 기둥형상 반도체층과 그에 인접한 기둥형상 반도체층 사이에 대응하는 위치에 배치되는 콘택을 포함하는
    반도체 장치.
  7. MOS 트랜지스터를 구비한 반도체 장치의 제조방법으로서,
    상측에 복수의 기판을 에칭함으로써 형성된 기둥형상 반도체층이 형성된 기판을 준비하는 공정;
    상기 기둥형상 반도체층의 바닥부에 제 1 드레인 또는 소스 영역을 형성하는 공정;
    그 후 표면에 제 1 절연막을 형성하는 공정;
    상기 제 1 절연막상에 도전막을 형성하는 공정;
    적어도 상기 도전막을 에치백하여, 상기 기둥형상 반도체층 측면의 상기 도전막을 게이트 길이의 높이로 형성하는 공정;
    상기 도전막 및 상기 제 1 절연막을 선택적으로 에칭에 의해 제거하여, 상기 기둥형상 반도체층 주위에 형성된 게이트 전극과 상기 게이트 전극으로부터 연장되는 게이트 배선을 형성하는 공정;
    상기 복수의 기둥형상 반도체층의 적어도 하나의 상면 상부에, 그 상면의 면적이 상기 기둥형상 반도체층의 상면의 면적보다도 큰 에피택셜층을 형성하는 공정; 및
    상기 에피택셜층과 상기 기둥형상 반도체층에, 상기 기판상에 형성된 제 1 드레인 또는 소스 영역과 동일한 도전형의 제 2 소스 또는 드레인 영역을 형성하는 공정을 포함하고,
    에피택셜 성장의 성막 조건을 조절함으로써, 소정의 간격 이하로 인접한 MOS 트랜지스터를 구성하는 복수의 상기 기둥형상 반도체층에 대해서만, MOS 트랜지스터를 구성하는 복수의 상기 기둥형상 반도체층의 상면 상부에 형성되는 상기 에피택셜층의 적어도 2개는 자기정합적으로 서로 접속되어 공통의 소스 또는 드레인 영역이 되도록 형성되며,
    상기 서로 접속된 에피택셜층상에 형성되는 콘택 중 적어도 하나의 콘택의 기판의 주면에 평행인 단면의 면적 크기가 다른 콘택보다 큰
    반도체 장치의 제조방법.
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