JP6978902B2

JP6978902B2 - 化合物半導体装置、受信機、及び化合物半導体装置の製造方法。

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Publication number: JP6978902B2
Application number: JP2017217252A
Authority: JP
Inventors: 研一河口; 剛高橋; 直哉岡本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2017-11-10
Filing date: 2017-11-10
Publication date: 2021-12-08
Anticipated expiration: 2037-11-10
Also published as: JP2019087704A

Description

本発明は、化合物半導体装置、受信機、及び化合物半導体装置の製造方法に関する。

微弱な信号に対して高い感度で応答することができるデバイスとして確率共鳴現象を利用した確率共鳴トランジスタが提案されている。確率共鳴現象は、信号にノイズを重畳することでその信号に対する応答が向上する現象であって、これをトランジスタに利用することでコンピュータの省電力化や高感度のセンシングが可能になると期待される。

但し、提案されている確率共鳴トランジスタは、チャネルの延在方向が基板横方向を向いているため、基板上に高い密度で集積するのが難しい。

Katsuhiko Nishiguchi et al., "Detecting signals buried in noise via nanowire transistors using stochastic resonance", Applied Physics letters 101, 198108, 2012

一側面によれば、本発明は、基板上における確率共鳴トランジスタの集積度を高めることが可能な化合物半導体装置、受信機、及び化合物半導体装置の製造方法を提供することを目的とする。

一側面によれば、基板と、前記基板の上に互いに間隔をおいて複数形成され、各々が前記基板の上方に向かって線状に延びる線状半導体と、前記複数の線状半導体の各々の側面に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極と、を有し、前記線状半導体の各々の上端同士が連結して、前記線状半導体と同じ材料から連結部が形成されている化合物半導体装置が提供される。

一側面によれば、基板の上方に向かって延びた複数の線状半導体が確率共鳴トランジスタのチャネルとなるため、基板の面内方向にチャネルが延びたトランジスタよりも基板面内でのトランジスタの占有面積が減り、集積度を高めることが可能となる。

図１は、調査に使用した化合物半導体装置の断面図である。図２は、調査に使用した化合物半導体装置の下部ゲート電極に印加したゲート電圧とソース電流との関係を模式的に示す図である。図３（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。図４（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。図５（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その３）である。図６（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その４）である。図７（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その５）である。図８（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その６）である。図９（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その７）である。図１０（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その８）である。図１１（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その９）である。図１２は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その１０）である。図１３は、第１実施形態に係る化合物半導体装置の製造途中の上面図である。図１４は、第１実施形態に係る化合物半導体装置が備えるトランジスタのソース電流がゲート電圧に対してどのように変化するのかを示すグラフである。図１４は、第１実施形態に係る化合物半導体装置が備えるトランジスタの等価回路図である。図１６は、第２実施形態に係る化合物半導体装置の製造途中の断面図である。図１７（ａ）、（ｂ）は、第３実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。図１８は、第３実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。図１９（ａ）は、第４実施形態に係る化合物半導体装置の上面図であり、図１９（ｂ）は、図１９（ａ）のIII−III線に沿う断面図である。図２０は、第４実施形態において線状半導体の個数を３個とした場合の上面図である。図２１は、第５実施形態に係る撮像装置の構成図である。図２２は、第５実施形態に係る撮像装置が備える受信機の回路図である。図２３は、第６実施形態に係る演算装置の回路図である。図２４は、第６実施形態に係る演算装置が備えるトランジスタの等価回路図である。図２５は、第６実施形態に係る演算装置が備えるシナプスデバイスの回路図である。

本実施形態の説明に先立ち、本願発明者が調査した事項について説明する。

図１は、その調査に使用した化合物半導体装置の断面図である。

この化合物半導体装置１は、確率共鳴トランジスタとして機能するMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であって、バックゲート電極２と絶縁層３とがこの順に形成される。絶縁層３は、例えば酸化シリコン層であって、その上には複数のシリコンナノワイヤ４が形成される。

各々のシリコンナノワイヤ４はトランジスタのチャネルとして機能し、シリコンを材料とする連結部５によって互いに連結される。その連結部５はトランジスタのドレイン領域となり、各シリコンナノワイヤ４の先端部４ａがソース領域となる。更に、各々のシリコンナノワイヤ４の上には、酸化シリコン層等のゲート絶縁層６を介して下部ゲート電極７と上部ゲート電極８がこの順に形成される。

このMOSFETを確率共鳴トランジスタとして使用するには、先端部４ａを接地電位に維持し、かつ上部ゲート電極８に正電圧を印加した状態で下部ゲート電極７に信号電圧を印加する。その信号電圧はチャネルの閾値電圧よりも僅かに低く、信号電圧とそのノイズ成分との和が閾値電圧を超えたときにチャネルがオン状態となる。また、先端部４ａと連結部５との間のソースドレイン電圧V_Dを高めておき、信号電圧が僅かに変化しただけでソース電流I_Sが流れるようにしておく。

図２は、下部ゲート電極７に印加したゲート電圧V_LGとソース電流I_Sとの関係を模式的に示す図である。

図２に示すように、ソース電流I_Sはゲート電圧V_LGに対してヒステリシス特性を示す。これは、ソースドレイン電圧V_Dを高めたことで衝突イオン化によって発生したホールが増え、これらのホールが電子と対消滅してチャネルがオフになるまでに時間を要するようになるためと考えられる。

そして、このようなヒステリシス特性は確率共鳴現象の双安定ポテンシャルに相当し、化合物半導体装置１が確率共鳴トランジスタとして機能するようになる。

特に、この例のように細いシリコンナノワイヤ４をトランジスタのチャネルとすることで、ゲート電圧V_LGの僅かな変化によってソース電流I_Sが急峻に立ち上がるため、明確なヒステリシス特性が発現し易くなる。

但し、この化合物半導体装置１においては、シリコンナノワイヤ４が絶縁層３の面内方向に延びているため、絶縁層３の表面においてシリコンナノワイヤ４が占める割合が増えてしまい、絶縁層３に高い集積度でトランジスタを集積するのが難しい。

以下に、トランジスタの集積度を高めることが可能な各実施形態について説明する。

（第１実施形態）
本実施形態に係る化合物半導体装置についてその製造工程を追いながら説明する。

図３〜図１２は、本実施形態に係る化合物半導体装置の製造途中の断面図である。なお、図３〜図１２においては、互いに直交する第１断面と第２断面とを併記する。

まず、図３（ａ）に示すように、基板２０として半絶縁性のGaAs基板を用意する。GaAs基板の面方位は特に限定されず、例えばAs原子が表出した(111)B面を基板２０の表面とする。

そして、その基板２０の上にMOCVD(Metal Organic Chemical Vapor Deposition)法でn型のGaAs層を１００nm〜２００nm程度の厚さに形成し、更にそのGaAs層をパターニングすることにより互いに分離した複数の導電性のコンタクト層２１を形成する。

その後に、基板２０とコンタクト層２１の各々の上に絶縁性のマスク層２２としてCVD法でSiN層を５０nm程度の厚さに形成する。

次に、図３（ｂ）に示すように、フォトリソグラフィとドライエッチングによりマスク層２２をパターニングし、コンタクト層２１が表出する複数の開口２２ａをマスク層２２に形成する。開口２２ａの大きさは特に限定されない。この例では、平面視で直径が２０nm〜１００nm程度の円形に開口２２ａを形成する。また、マスク層２２に対するエッチングガスとしては、例えばCE₄ガスやSF₆ガスがある。

そして、マスク層２２の上側全面に触媒金属層２３として蒸着法で金層を２０nm〜４０nm程度の厚さに形成し、更にリフトオフ法で触媒金属層２３をパターニングして開口２２ａ内のみに残す。

次いで、図４（ａ）に示すように、触媒金属層２３の触媒作用を利用しながら、複数の開口２２ａの各々からn型のInAs結晶を基板２０の上方に向けてMOCVD法で線状に成長させ、そのInAs結晶を線状半導体２５とする。

そのMOCVD法は不図示のチャンバを用いて行われ、そのチャンバ内における基板温度は例えば４００℃〜４５０℃とする。また、線状半導体２５の成長ガスとして、例えばトリメチルインジウム、アルシン、及び水素の混合ガスがチャンバに供給される。このうち、トリメチルインジウムはIII族元素（インジウム）の原料ガスの一例であり、アルシンはV族元素（ヒ素）の原料ガスの一例である。更に、アルシンの流量はトリメチルインジウムの流量の２０倍程度に設定される。この成長ガスに硫化水素ガス（H₂S）を添加することによりn型不純物である硫黄が線状半導体２５にドープされ、線状半導体２５の導電性はn型となる。

その線状半導体２５の下端２５ａから上端２５ｂまでの高さは特に限定されないが、この例ではその高さを０．５μm〜０．７μm程度とする。

次に、図４（ｂ）に示すように、上記のInAs用の成長ガスを引き続き使用しながら、MOCVD法で上端２５ｂを太らせつつ基板２０の上方に更に成長させることにより、各々の上端２５ｂ同士が連結した連結部２６を形成する。

このように上端２５ｂを太らせるには、上端２５ｂよりも下の線状半導体２５を成長させるときと比較して、III族元素とV族元素の各々の原料ガスの混合ガスにおけるV族元素の原料ガスの流量比を高めればよい。例えば、図４（ａ）の工程におけるアルシンの流量がトリメチルインジウムの流量の２０倍程度である場合には、本工程でアルシンの流量をトリメチルインジウムの流量の５００倍程度にすることで上端２０ｂを太らせることができる。

また、このように原料ガスの流量を制御するのに代えて、基板温度を制御することにより上端２５ｂを太らせてもよい。その場合は、上端２５ｂよりも下の線状半導体２５を成長させるときの基板温度よりも高い基板温度で上端２５ｂを成長させることにより、上端２５ｂを基板横方向に太らせることができる。例えば、図４（ａ）の工程における基板温度が４００℃〜４５０℃程度の場合には、本工程における基板温度を５００℃〜５５０℃程度とすることで上端２０ｂを太らせることができる。

なお、線状半導体２５と連結部２６とを合わせた高さは特に限定されないが、この例では両者を合わせた高さを１．５μm〜２μm程度とする。

更に、この連結部２６によって各線状半導体２５の各々の上端２５ｂ同士が電気的に接続されることになる。

次に、図５（ａ）に示すように、複数の線状半導体２５の各々の側面と、連結部２６の側面及び上面とに、ALD(Atomic Layer Deposition)法でアルミナ(Al₂O₃)層を２nm〜１０nm程度の厚さに形成し、そのアルミナ層をゲート絶縁層２７とする。

更に、そのゲート絶縁層２７の上に導電層２８として金層を２０nm〜１００nm程度の厚さに形成することにより、複数の線状半導体２５の各々の側面と、連結部２６の側面及び上面とを導電層２８で覆う。

次に、図５（ｂ）に示すように、ゲート絶縁層２７と導電層２８の各々をパターニングすることにより、マスク層２２の上の余分なゲート絶縁層２７と導電層２８とを除去する。そのパターニングはフォトリソグラフィとドライエッチングにより行われ、導電層２８とゲート絶縁層２７の各々に対するエッチングガスとしてArガスを使用する。

続いて、図６（ａ）に示すように、フォトリソグラフィとドライエッチングによりマスク層２２をパターニングし、複数のコンタクト層２１の各々が表出する開口２２ｂをマスク層２２に形成する。

そして、基板２０の上側全面に蒸着法で金層を１００nm〜３００nm程度の厚さに形成し、更にその金層をリフトオフ法でパターニングすることにより、開口２２ｂ内のみに金層をソース電極２９として残す。

続いて、図６（ｂ）に示すように、基板２０の上側全面にネガ型レジスト３１とポジ型レジスト３２をこの順に塗布する。この例では、上端２５ｂよりも下側の線状半導体２５を埋め込む厚さにネガ型レジスト３１を塗布すると共に、連結部２６をポジ型レジスト３２で覆う。

次に、図７（ａ）に示す工程について説明する。

まず、連結部２６に露光光が当たらず、かつ連結部２６の周囲に露光光が当たるような露光パターンで各レジスト３１、３２を露光する。その後、各レジスト３１、３２を現像することにより、連結部２６の周囲をポジ型レジスト３２で覆いつつ、各線状半導体２５を内側に含む開口３１ａをネガ型レジスト３１に形成する。

続いて、図７（ｂ）に示すように、各レジスト３１、３２をマスクにして導電層２８をウエットエッチングすることにより、線状半導体２５の横に形成されている導電層２８のうち、基板２０寄りに形成されている導電層２８を除去する。そのウエットエッチングで使用するエッチング液としては、例えばI₂とKIとの混合溶液がある。

その後に、図８（ａ）に示すように、ネガ型レジスト３１とポジ型レジスト３２の各々を除去する。

次に、図８（ｂ）に示すように、基板２０の上側全面に第１の絶縁層３３として熱硬化性樹脂を塗布し、第１の絶縁層３３で線状半導体２５と連結部２６とを埋め込む。その熱硬化性樹脂として、例えばBCB(Benzocyclobutene)樹脂を使用し得る。その後に、第１の絶縁層３３を２００℃〜３００℃程度の温度に加熱して熱硬化させる。

次いで、図９（ａ）に示すように、第１の絶縁層３３の上面３３ａをエッチバックすることにより、連結部２６よりも低い位置に上面３３ａを低下させる。そのエッチバックで使用するエッチングガスとしては、例えばSF₆ガスとO₂ガスとの混合ガスがある。

続いて、図９（ｂ）に示すように、第１の絶縁層３３をマスクにしながら、上面３３ａよりも上側の導電層２８をドライエッチングして除去すると共に、上面３３ａの下に残存する導電層２８をゲート電極２８ａとする。なお、このドライエッチングで使用するエッチングガスは特に限定されないが、本実施形態ではそのエッチングガスとしてArガスを使用する。

また、この例のように予め基板２０寄りの導電層２８を除去しておき、その後に第１の絶縁層３３をマスクにして導電層２８をエッチングすることで、各線状半導体２５の上端２５ｂにゲート電極２８ａを形成するのが容易となる。

次に、図１０（ａ）に示すように、第１の絶縁層３３の上側全面に蒸着法で金層を形成した後、その金層をパターニングすることにより、ゲート電極２８ａに繋がるゲート配線３５を上面３３ａに形成する。

次いで、図１０（ｂ）に示すように、第１の絶縁層３３の上に第２の絶縁層３４として熱硬化性樹脂を塗布し、第２の絶縁層３４で連結部２６を埋め込む。その熱硬化性樹脂は例えばBCB樹脂であって、塗布後に２００℃〜３００℃程度の温度で熱硬化される。

そして、図１１（ａ）に示すように、SF₆ガスとO₂ガスとの混合ガスをエッチングガスとして使用するドライエッチングにより第２の絶縁層３４の上面３４ａをエッチバックし、その上面３４ａを連結部２６の上面２６ａと同じ高さにまで低下させる。

次に、図１１（ｂ）に示すように、第２の絶縁層３４の上面３４ａから露出している部分のゲート絶縁層２７をドライエッチングして除去する。そのドライエッチングでは、例えばArガスをエッチングガスとして使用し得る。

続いて、図１２に示すように、連結部２６と第２の絶縁層３４の各々の上面２６ａ、３４ａに蒸着法で金層を形成し、更にリフトオフ法でその金層をパターニングすることにより、連結部２６に接続されたドレイン電極３６ｄを形成する。

図１３は、本工程を終了した後の上面図である。

なお、前述の図３〜図１２における第１断面は図１３のI−I線に沿う断面図に相当し、第２断面は図１３のII−II線に沿う断面図に相当する。

図１３に示すように、第２の絶縁層３４の上にはソースパッド３６ｓとゲートパッド３６ｇとが形成される。ソースパッド３６ｓとゲートパッド３６ｇは、前述のドレイン電極３６ｄと同じ工程で形成され、各絶縁層３３、３４に形成された第１及び第２のコンタクトホール３７ａ、３７ｂを介してソース電極２９とゲート配線３５のそれぞれに電気的に接続される。

以上により、図１２に示すように、トランジスタTRを備えた本実施形態に係る化合物半導体装置４０の基本構造が完成する。

そのトランジスタTRにおいては、各線状半導体２５の下端２５ａがソース領域となり、連結部２６がドレイン領域となる。そして、複数の線状半導体２５の各々がチャネルになり、これらの線状半導体２５とその周囲のゲート電極２８ａによって複数の素子部EU₁、EU₂が形成される。

各素子部EU₁、EU₂は、それぞれがn型のMOSFETとして機能するトランジスタであり、ゲート電極２８ａに印加するゲート電圧V_Gによって各素子部EU₁、EU₂におけるキャリアの流れが制御される。なお、この例では素子部EU₁、EU₂の各々がゲート電極２８ａを共有しているが、素子部EU₁、EU₂ごとに個別にゲート電極２８ａを形成してもよい。

図１４は、このトランジスタTRのソース電流I_Sがゲート電圧V_Gに対してどのように変化するのかを示すグラフである。

トランジスタTRを確率共鳴トランジスタとして使用するには、図１４の領域Aにおけるグラフの傾きが急峻となるように、ソース電極２９とドレイン電極３６ｄとの間のソースドレイン電圧V_Dを十分に高めておく。また、ゲート電圧V_Gをチャネルの閾値電圧よりも僅かに低くし、ゲート電圧V_Gとそのノイズ成分との和が閾値電圧を超えたときにチャネルがオン状態となるようにする。

これにより、ゲート電圧V_Gが僅かに変化しただけでソース電流I_Sが流れるようになると共に、図２と同様にソース電流I_Sがゲート電圧V_Gに対してヒステリシス特性を示すようになる。このヒステリシス特性は確率共鳴現象の双安定ポテンシャルと同一であるため、トランジスタTRが確率共鳴トランジスタとして機能するようになる。

図１５は、このトランジスタTRの等価回路図である。

図１５の例では、ノイズ成分を含む信号電圧S(t)を各素子部EU₁、EU₂のゲート電極２８ａに印加し、その信号電圧S(t)を増幅する場合を想定している。なお、トランジスタTRを確率共鳴トランジスタとして使用する場合には、前述のように信号電圧S(t)を各素子部EU₁、EU₂の閾値電圧よりも低くする。

線状半導体２５の直径や形状は、製造誤差等によって複数の素子部EU₁、EU₂ごとに僅かに異なっており、これにより閾値電圧も素子部EU₁、EU₂ごとに僅かに異なる。そのため、各素子部EU₁、EU₂に同一の信号電圧S(t)を印加しても、全ての素子部EU₁、EU₂が同期してオンオフを繰り返す可能性は確率的に低く、各素子部EU₁、EU₂が非同期でオンオフを繰り返すようになる。図１５では、このような非同期性を表すために、ゲート電圧の揺らぎ成分ζ₁(t)、ζ₂(t)を導入している。

そして、このような非同期性によりトランジスタTRに確率共鳴現象が発現し、素子部EU₁、EU₂の各々のソース電流R₁(t)、R₂(t)を足し合わせてなるソース電流R_Σ(t)のS/N比が向上する。

以上説明した本実施形態によれば、上記のようにトランジスタTRを確率共鳴トランジスタとして機能させることができるため、微弱な信号電圧S(t)を増幅してS/N比が向上したソース電流R_Σ(t)を得ることができる。

しかも、各線状半導体２５が基板２０の上方に向かって延びるため、基板２０において各線状半導体２５が占める面積を小さくでき、基板２０に各線状半導体２５を高い集積度で設けることができる。

また、連結部２６が各線状半導体２５に共通のドレイン領域となるため、素子部EU₁、EU₂のドレイン電圧を共通にすることができ、各素子部EU₁、EU₂のドレイン電圧がばらつくのを抑制することができる。

（第２実施形態）
本実施形態では、確率共鳴現象が発現し易い化合物半導体装置について説明する。

図１６は、本実施形態に係る化合物半導体装置の断面図である。

なお、図１６において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

図１６に示すように、本実施形態に係る化合物半導体装置５０においては、複数の線状半導体２５の各々の直径D₁、D₂を異なる値にする。

これにより、各素子部EU₁、EU₂の閾値電圧が明確に異なるようになるため、これらの素子部EU₁、EU₂の動作の非同期性がより顕著に表れ、トランジスタTRに確率共鳴現象が発現し易くなる。

なお、このように線状半導体２５ごとにその直径を変えるには、線状半導体２５ごとにマスク層２２の開口２２ａの直径を変えればよい。

（第３実施形態）
本実施形態では、以下のように線状半導体２５同士を連結する連結部２６の形成を容易にする。

図１７〜図１８は、本実施形態に係る化合物半導体装置の製造途中の断面図である。

なお、図１７〜図１８において、第１実施形態や第２実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

まず、第１実施形態の図３（ａ）〜図４（ａ）の工程を行うことにより、図１７（ａ）に示すように、基板２０の上にMOCVD法で複数の線状半導体２５を形成する。

但し、本実施形態では、各線状半導体２５の下端２５ａの材料をInAsとし、線状半導体２５の成長と共にその材料をInAsから徐々にInAsSbに変えていく。このように線状半導体２５にSbを添加するには、線状半導体２５の成長ガスにSbの原料ガスであるトリメチルアンチモンを添加すればよい。トリメチルアンチモンはV族元素（アンチモン）の原料ガスの一例である。また、線状半導体２５の成長ガスには、InとAsの原料ガスであるトリメチルインジウムとアルシンも含まれる。

なお、線状半導体２５の成長途中でSbの組成比が急激に変化すると線状半導体２５のバンドギャップが不連続となり、それによりキャリアの流れが阻害されてしまう。これを防ぐために、各線状半導体２５の下端２５ａから連続的にSbの組成比を増大させるのが好ましい。

更に、この方法では各線状半導体２５の成長の初期においてSbの組成比が減るため、Sbの作用によって各線状半導体２５が基板横方向に成長するのを抑制でき、基板２０の上方に向かって各線状半導体２５を成長させ易くすることができる。

次に、図１７（ｂ）に示すように、InAsSb用の成長ガスを引き続き使用しながら、各線状半導体２５の上端２５ｂを太らせつつ基板２０の上方に成長させて、各上端２５ｂ同士が連結した連結部２６を形成する。

第１実施形態で説明したように、上端２５ｂを太らせるには、上端２５ｂよりも下の線状半導体２５を成長させるときと比較して、III族元素とV族元素の各々の原料ガスの混合ガスにおけるV族元素の原料ガスの流量比を高めればよい。

これに代えて、上端２５ｂよりも下の線状半導体２５を成長させるときの基板温度よりも高い基板温度で上端２５ｂを成長させることにより、上端２５ｂを基板横方向に太らせてもよい。

これらのいずれの方法を採用する場合であっても、線状半導体２５に含まれるSbが上端２５ｂの基板横方向への成長を促す作用があるため、本実施形態では上端２５ｂを太らせて容易に連結部２６を形成することができる。

この後は、第１実施形態で説明した図５（ａ）〜図１２の工程を行うことにより、図１８に示す本実施形態に係る化合物半導体装置６０の基本構造を完成させる。

以上説明した本実施形態によれば、連結部２６の材料としてInAsSbを使用するため、Sbの作用によって連結部２６を基板横方向に簡単に太らせることができる。

しかも、線状半導体２５から連結部２６に向かってSbの組成比を連続的に高くするため、線状半導体２５におけるバンドギャップが不連続になるのを防止できる。

（第４実施形態）
本実施形態では、以下のようにして第１〜第３実施形態よりも線状半導体２５の個数を増やす。

図１９（ａ）は、本実施形態に係る化合物半導体装置７０の上面図である。また、図１９（ｂ）は、図１９（ａ）のIII−III線に沿う断面図である。

図１９（ａ）、（ｂ）に示すように、本実施形態では、トランジスタTRのチャネルとなる線状半導体２５の個数を４個とする。

第１実施形態で説明したように、ゲート電極２８ａには各チャネルの閾値電圧よりも低い信号電圧S(t)が印加され、信号電圧S(t)とそのノイズ成分との和が閾値電圧を超えたときにチャネルがオン状態となる。そのため、チャネルの数が少ない場合にはオン状態となるチャネルが確率的に少なくなってしまい、ソース電流R_Σ(t)のS/N比を向上させるのが難しくなる。

よって、本実施形態のように線状半導体２５の個数を増やすことによりオン状態となるチャネルの個数が確率的に増え、第１実施形態と比較してソース電流R_Σ(t)のS/N比を向上させ易くすることができる。

なお、各線状半導体２５の配置レイアウトは特に限定されないが、図１９（ａ）のように上面視で仮想正方形C₄の頂点に各線状半導体２５を設けるのが好ましい。

これにより、上面視したときの各線状半導体２５の配置の対称性が高まるため、各線状半導体２５を流れるソース電流等が線状半導体２５ごとにばらつくのを抑えることができる。

なお、図１９（ａ）、（ｂ）の例では線状半導体２５を４個設けたが、線状半導体２５の個数はこれに限定されない。

図２０は、線状半導体２５の個数を３個とした場合の上面図である。この場合でも、線状半導体２５の個数を増やしたことでソース電流R_Σ(t)のS/N比を向上させ易くすることができる。

また、仮想正三角形C₃の頂点に各線状半導体２５を設けることで、図１９（ａ）の例と同じ理由によってソース電流等が線状半導体２５ごとにばらつくのを抑制することが可能となる。

（第５実施形態）
本実施形態では、第４実施形態で説明したトランジスタTRを使用した受信機について説明する。

図２１は、本実施形態に係る撮像装置１００の構成図である。

なお、図２１において、第１〜第４実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

図２１に示すように、この撮像装置１００は、撮像素子１０１、受信機１０２、及び出力回路１０３を備える。

このうち、撮像素子１０１は、例えばCMOS(Complementary MOS)イメージセンサやCCD(Charge Coupled Device)であって、平面内に行列状に配列されたN×N個（Nは自然数）の画素１０１ａを有する。各々の画素１０１ａは、光を受光してその強度に応じた画素信号S_i,j(t)（1≦i,j≦N）を出力する。

また、受信機１０２は、撮像素子１０１から画素信号S_i,j(t)を受信し、それを増幅してなる出力信号T_i,j(t)（1≦i,j≦N）を後段の出力回路１０３に出力する。

出力回路１０３は、受信機１０２から受信した出力信号T_i,j(t)を所定のフォーマットに変換して不図示のディスプレイに出力する。

図２２は、受信機１０２の回路図である。

図２２に示すように、受信機１０２は、複数の画素１０１ａの各々に対応した複数のトランジスタTRを有する。

各トランジスタTRのゲート電極２８ａは、対応する画素１０１ａに繋がる信号線１０５に接続されており、その信号線１０５を伝搬する画素信号S_i,j(t)を受信する。また、各々のトランジスタTRには、四つの線状半導体２５に対応した素子部EU₁〜EU₄が設けられる。

各素子部EU₁〜EU₄は、画素信号S_i,j(t)を増幅してソース電流R₁(t)〜R₄(t)を出力する。これらのソース電流R₁(t)〜R₄(t)は足し合わされてソース電流R_Σ(t)となり、そのソース電流R_Σが出力信号T_i,j(t)として出力される。

前述のように、各トランジスタTRは確率共鳴トランジスタとして機能するため、画素信号S_i,j(t)が微弱であってもS/N比が高い出力信号T_i,j(t)を出力することができ、ディスプレイに鮮明な画像を表示することができる。

なお、この例では、４個の線状半導体２５を備えたトランジスタTRを一つの画素１０２ａに割り当てたが、本実施形態はこれに限定されない。例えば、各トランジスタTRにおける線状半導体２５の個数を２個とし、２個のトランジスタTRを一つの画素１０２ａに割り当ててもよい。

（第６実施形態）
本実施形態では、第４実施形態で説明したトランジスタTRを使用した演算装置について説明する。

図２３は、本実施形態に係る演算装置の回路図である。

この演算装置２００は、ニューラルネットワークであって、入力端子IN1〜IN4、トランジスタTR、及びシナプスデバイス２０１の各々を複数有する。

このうち、トランジスタTRは、入力端子IN1〜IN4のそれぞれに対応して設けられており、これらの入力端子IN1〜IN4から入力された入力電圧を増幅してスパイク電圧を出力するニューロン回路として機能する。

シナプスデバイス２０１は、シナプス前ニューロンに対応するトランジスタTRから出力されたスパイク電圧V_preと、シナプス後ニューロンに対応するトランジスタTRから出力されたスパイク電圧V_postとに基づいて、シナプス後電流I_PSCを出力する。

図２４は、トランジスタTRの等価回路図である。

トランジスタTRは確率トランジスタであって、四つの線状半導体２５に対応した素子部EU₁〜EU₄を有する。これらの素子部EU₁〜EU₄の各々のゲート電極２８ａには、入力端子IN1〜IN4の各々から入力された入力電圧が信号電圧S(t)として印加される。素子部EU₁〜EU₄の各々からは信号電圧S(t)を増幅してなるソース電流R₁(t)〜R₄(t)が出力され、これらのソース電流R₁(t)〜R₄(t)を足し合わせてなるソース電流R_Σ(t)がトランジスタTRから出力される。

図２５は、シナプスデバイス２０１の回路図である。

図２５に示すように、シナプスデバイス２０１は、メモリスタ２０２、キャパシタC、及びトランジスタM1、M2を有する。

このような回路構成では、シナプス後ニューロンに対応するトランジスタTRが発火しておらず、スパイク電圧V_postがローレベルの場合には、トランジスタM2がオフ状態となり、メモリスタ２０２を介してキャパシタCが充放電される。

よって、この場合にスパイク電圧V_preがハイレベルになっても、その後にスパイク電圧V_preがローレベルになることでメモリスタ２０２を流れる電荷の総量がキャンセルされ、スパイク前後でメモリスタ２０２のコンダクタンスは変化しない。

一方、キャパシタCが充電された状態でスパイク電圧V_postがハイレベルになると、トランジスタM2を介してキャパシタCが放電される。よって、この状態でスパイク電圧V_preがローレベルになってもメモリスタ２０２を介して放電される電荷は殆どなく、スパイクの前後でメモリスタ２０２のコンダクタンスが変化することになる。

これにより、スパイクのタイミングによってメモリスタ２０２のコンダクタンスが変化し、そのコンダクタンスによってシナプス後電流I_PSCを変えることができる。

以上説明した本実施形態によれば、図２３に示したように、ニューロン回路として設けたトランジスタTRが確立共鳴トランジスタとして機能する。そのため、入力端子IN1〜IN4から入力される入力電圧が微弱であっても、S/N比が向上した十分な大きさのスパイク電圧V_pre、V_postを発生させることができる。

以上説明した各実施形態に関し、更に以下の付記を開示する。

（付記１）基板と、
前記基板の上に互いに間隔をおいて複数形成され、各々が前記基板の上方に向かって線状に延びると共に、各々の上端同士が電気的に接続された線状半導体と、
前記複数の線状半導体の各々の側面に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成されたゲート電極と、
を有する化合物半導体装置。

（付記２）前記複数の線状半導体の各々の直径が互いに異なることを特徴とする付記１に記載の化合物半導体装置。

（付記３）前記複数の線状半導体の各々の前記上端同士を連結する連結部を更に有することを特徴とする付記１に記載の化合物半導体装置。

（付記４）前記連結部の材料はInAsSbであることを特徴とする付記３に記載の化合物半導体装置。

（付記５）前記複数の線状半導体の材料はInAsSbであって、前記複数の線状半導体から前記連結部に向かってSbの組成比が連続的に高くなることを特徴とする付記４に記載の化合物半導体装置。

（付記６）上面視したときに、前記複数の線状半導体の各々が仮想正多角形の頂点に位置することを特徴とする付記１に記載の化合物半導体装置。

（付記７）受信した信号が伝搬する信号線と、
基板と、
前記基板の上に互いに間隔をおいて複数形成され、各々が前記基板の上方に向かって線状に延びると共に、各々の上端同士が電気的に接続された線状半導体と、
前記複数の線状半導体の各々の側面に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成され、かつ前記信号線に電気的に接続されたゲート電極と、
を有する受信機。

（付記８）基板の上方に向かって延びた複数の線状半導体を前記基板の上に間隔をおいて成長させる工程と、
複数の前記線状半導体の各々の上端同士を電気的に接続する工程と、
前記複数の線状半導体の各々の側面にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上にゲート電極を形成する工程と、
を有する化合物半導体装置の製造方法。

（付記９）複数の前記線状半導体の各々の前記上端同士を電気的に接続する工程は、前記複数の線状半導体の各々の前記上端を太らせて、隣接する前記上端同士を連結する連結部を形成することにより行われることを特徴とする付記８に記載の化合物半導体装置の製造方法。

（付記１０）前記線状半導体の前記上端を太らせるときの基板温度は、前記上端よりも下の前記線状半導体を成長させるときの基板温度よりも高いことを特徴とする付記９に記載の化合物半導体装置の製造方法。

（付記１１）前記線状半導体を成長させる工程において、前記線状半導体の成長ガスとしてV族元素の原料ガスとIII族元素の原料ガスとの混合ガスを使用すると共に、
前記線状半導体の前記上端を太らせるときに、前記上端よりも下の前記線状半導体を成長させるときと比較して、前記混合ガスにおける前記V族元素の原料ガスの流量比を高めることを特徴とする付記８に記載の化合物半導体装置の製造方法。

（付記１２）前記ゲート電極を形成する工程は、
前記ゲート絶縁層を形成した後に、前記複数の線状半導体の各々の前記側面、前記連結部の側面、及び前記連結部の上面を導電膜で覆う工程と、
前記複数の線状半導体の各々の前記側面のうち、前記基板寄りの部位に形成された前記導電膜を除去する工程と、
前記導電膜を除去する工程の後に、前記複数の線状半導体の各々を埋め込む厚さの絶縁層を前記基板の上に形成する工程と、
前記絶縁層をマスクにして、前記絶縁層の上面よりも上の前記導電膜を除去すると共に、前記上面よりも下の前記導電膜を前記ゲート電極として残す工程とを有することを特徴とする付記９に記載の化合物半導体装置の製造方法。

１…化合物半導体装置、２…バックゲート電極、３…絶縁層、４…シリコンナノワイヤ、４ａ…先端部、５…連結部、６…下部ゲート電極、７…下部ゲート電極、８…上部ゲート電極、２０…基板、２１…コンタクト層、２２…マスク層、２２ａ…開口、２３…触媒金属層、２５…線状半導体、２５ａ…下端、２５ｂ…上端、２６…連結部、２６ａ…上面、２７…ゲート絶縁層、２８…導電層、２８ａ…ゲート電極、２９…ソース電極、３１…ネガ型レジスト、３２…ポジ型レジスト、３１ａ…開口、３３…第１の絶縁層、３３ａ…上面、３４…第２の絶縁層、３４ａ…上面、３６ｄ…ドレイン電極、３６ｇ…ゲートパッド、３６ｓ…ソースパッド、４０、７０…化合物半導体装置、１００…撮像装置、１０１ａ…画素、１０１…撮像素子、１０２…受信機、１０３…出力回路、１０５…信号線、２００…演算装置、２０１…シナプスデバイス、２０２…メモリスタ、C…キャパシタ、TR、M1、M2…トランジスタ。

Claims

基板と、
前記基板の上に互いに間隔をおいて複数形成され、各々が前記基板の上方に向かって線状に延びる線状半導体と、
前記複数の線状半導体の各々の側面に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成されたゲート電極と、
を有し、
前記線状半導体の各々の上端同士が連結して、前記線状半導体と同じ材料から連結部が形成されている化合物半導体装置。
前記複数の線状半導体の各々の直径が互いに異なることを特徴とする請求項１に記載の化合物半導体装置。
前記連結部の材料はInAsSbであることを特徴とする請求項１又は２に記載の化合物半導体装置。
前記複数の線状半導体の材料はInAsSbであって、前記複数の線状半導体から前記連結部に向かってSbの組成比が連続的に高くなることを特徴とする請求項３に記載の化合物半導体装置。
上面視したときに、前記複数の線状半導体の各々が仮想正多角形の頂点に位置することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
受信した信号が伝搬する信号線と、
基板と、
前記基板の上に互いに間隔をおいて複数形成され、各々が前記基板の上方に向かって線状に延びる線状半導体と、
前記複数の線状半導体の各々の側面に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成され、かつ前記信号線に電気的に接続されたゲート電極と、
を有し、
前記線状半導体の各々の上端同士が連結して、前記線状半導体と同じ材料から連結部が構成されている受信機。
基板の上方に向かって延びた複数の線状半導体を前記基板の上に間隔をおいて成長させる工程と、
複数の前記線状半導体の各々の上端同士を電気的に接続する工程と、
前記複数の線状半導体の各々の側面にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上にゲート電極を形成する工程と、
を有し、
前記複数の線状半導体を成長させる工程は、前記線状半導体の各々の上端同士を連結して、前記線状半導体と同じ材料から連結部を形成する工程を有する化合物半導体装置の製造方法。