CN101933149B - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件具备连接第1MOS晶体管的漏极或源极任一个与第2MOS晶体管的漏极或源极任一个的电路，半导体器件具备：衬底；衬底上的绝缘膜；及平面状半导体层，形成于衬底上的绝缘膜上；第1MOS晶体管含有：第1漏极/源极区域，形成于平面状半导体层；柱状半导体层，形成于平面状半导体层上；第2源极/漏极区域，形成于柱状半导体上部；及栅极，形成于柱状半导体层侧壁；第2MOS晶体管含有：第3漏极/源极区域，形成于平面状半导体层；柱状半导体层，形成于平面状半导体层上；第4源极/漏极区域，形成于柱状半导体上部；及栅极，形成于柱状半导体层侧壁；形成有硅化物层，连接第1漏极/源极区域上部至少一部分与第3漏极/源极区域上部至少一部分。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及一种形成为具有柱状半导体，且以柱状半导体的侧壁作为沟道区域，且栅极电极包围沟道区域的纵型MOS晶体管的SGT(Surrounding Gate Transistor；环绕栅极式晶体管)的构造及其制造方法。 
背景技术
为了实现半导体器件的高集成化、高性能化，已提出有种于半导体衬底的表面形成柱状半导体，且具有以包围柱状半导体的方式形成在其侧壁的栅极的纵型晶体管SGT(例如，参照专利文献1及专利文献2)。SGT是于垂置方向配置源极、栅极、漏极，因此，和现有技术的平面型晶体管(planar transistor)相比，能够大幅地缩小占有面积。此外，由于栅极包围着沟道(channel)区域，因此，随着缩小柱状半导体尺寸，能够使以栅极来进行的沟道控制性有效地提升，而能够获得陡峭的次阈值(subthreshold)特性。并且，通过以使柱状半导体完全空乏化的方式来设定柱状半导体浓度与尺寸，能够期待沟道区域其电场缓和所带来的迁移率(mobility)的提升。因此，与现有技术的平面型晶体管相比，若使用SGT，便能够同时实现高集成化与高性能化。 
关于SGT的形成方法，主要有以下2种方法。第1种SGT形成方法是专利文献1的方法，该方法是在先通过蚀刻来形成柱状半导体层后，于柱状半导体层上将栅极绝缘膜及栅极导电膜予以成膜达所期望的膜厚，再通过蚀刻来形成栅极电极。第2种SGT形成方法是专利文献2的方法，该方法是在先将栅极导电膜予以成膜后，再形成贯通该栅极导电膜的接触孔(contacthole)，且将栅极绝缘膜及柱状半导体成膜于接触孔的内侧而形成SGT。以下针对使用上述2种方法的现有技术例，就含有由晶体管所形成的电路的半导体器件及其制造方法而言，为了易于了解而以含有电路构成单纯的反相器的半导体器件及其制造方法为例进行说明。 
首先，针对采用第1种方法的专利文献1的SGT的现有技术例进行说明。 
于图123(a)显示使用专利文献1的SGT所设计出的COMS反相器的等效电路，于图123(b)显示COMS反相器的布局，于图123(c)显示图123(b)的布局中的B-B′切线的剖面构造。参照图123(b)及(c)，于Si衬底1301上形成有N井(well)1302及P井1303，且在Si衬底表面，于N井区域形成有形成PMOS的柱状硅层1305、于P井区域形成有形成NMOS的柱状硅层1306，且形成有包围各个柱状硅层的栅极1308。形成于形成PMOS的柱状半导体的底部的P+漏极扩散层1310及形成于形成NMOS的柱状半导体的底部的N+漏极扩散层1312连接输出端子Vout14，且形成于形成PMOS的柱状硅层上部的源极扩散层1309连接电源电位Vcc14，且形成于形成NMOS的柱状硅层上部的源极扩散层1311连接接地电位Vss14，且PMOS与NMOS的共用栅极1308连接输入端子Vin14，借此，形成CMOS反相器。 
在上述的现有技术例中，由于源极、栅极、漏极配置于垂直方向，因此，晶体管本身的占有面积是比现有技术的平面型晶体管小。然而，由于是以LOCOS(local oxidation of silicon；硅局部氧化)来形成元件隔离，因此元件隔离宽度变大，集成电路中的面积效率低，而无法充份地发挥SGT的缩小面积的效果。此外，在此种SGT构造中，必须将漏极扩散层(1310、1312)予以低电阻化，但在为了实现低电阻化而将接触部(contact)遍及漏极扩散层(1310、1312)予以配置(以下有称为”加衬”的情形)时，由于必须于漏极扩散层上几乎所有的区域中形成接触部，因此，第1配线层的布线自由度受到相当大的限制。 
又，以下显示使用专利文献1中的SGT的DRAM的NMOS传感放大器的例子。第124图(a)是NMOS传感放大器的等效电路图，图124(b)是NMOS传感放大器的平面图，图124(c)是图124(b)的平面图中的A-A′切线的剖面构造。 
参照图124(a)，由属于NMOS的Qn151及Qn152形成正反器，且属于NMOS的Qn151及Qn152分别连接于属于位线的BL及BLB。此外，Qn151及Qn152连接于将传感放大器予以活性化用的属于NMOS的Qn153，且Qn153的源极连接于为接地电位的Vss15。 
参照图124(b)及(c)，于Si衬底1321上形成有P井1322，且于Si衬底 表面形成有多个柱状硅层(1323至1328)。由2个柱状硅层(1327、1328)形成构成传感放大器的NMOS的QN151，由另2个柱状硅层(1324、1325)形成构成传感放大器的另一个NMOS的QN152。于各个柱状硅层的外周形成有栅极绝缘膜1329及栅极电极1330。此外，于各个柱状硅层的下部、上部分别成形有作为源极、漏极的N型扩散层(1331、1332)。成对的位线BL1333及BLB1334是通过多晶硅膜而分别连接于MOS晶体管Qn151、Qn152的漏极扩散层，即通过形成于柱状硅层上部的N+扩散层1332上的接触部而连接。晶体管Qn152的栅极电极1330是拉出至位于图124(b)的布局的左斜上处的柱状硅层1323的上部，且通过接触部连接于位线BL1333。晶体管Qn151的栅极电极1330是拉出至位于图124(b)的布局的右斜下处的柱状硅层1326的上部，且通过接触部连接于位线BL1334。 
柱状硅层(1323、1326)并非为了形成MOS晶体管而设置，而是设置作为使位线连接于栅极电极时的位线接触更加确实用的台座。形成于柱状硅层的底部的源极扩散层1331是共用的源极节点，通过接触部1335而连接于为接地电位Vss15。此外，虽然并未图示，但沿着相同的位线，由PMOS所构成的PMOS传感器是以同样的构造与布局而形成。 
在上述的传感放大器中，由于源极扩散层1331其从连接于接地配线的接触部1335到相邻接的晶体管的距离变长，因此必须通过接触部来进行源极扩散层1331的加衬。然而，由于在如此复杂布局的电路中难以用接触部来对源极扩散层进行加衬，故使得源极扩散层的寄生电阻变高，电路性能因此而劣化。 
于图125显示上述SGT的现有技术例中的柱状硅层及栅极电极形成制程流程的概要。以下，针对此制程流程进行说明。在图125(a)中，通过蚀刻而于硅衬底上形成柱状硅层1401。在图125(b)中，将栅极绝缘膜1402予以成膜。在图125(c)中，将栅极导电膜1403予以成膜。在第125(d)中，以与包围柱状硅层的栅极导电膜相接的方式形成栅极配线用的光刻胶(resist)1404。在图125(e)中，进行栅极蚀刻。在此步骤中，形成SGT的栅极电极及栅极配线1405。在图125(f)中，剥离光刻胶。 
在此SGT形成方法中，由于在图125(d)中必须以与柱状硅层的侧壁的栅极导电膜刚好相接的方式形成光刻胶1404，因此栅极配线形成的制造余裕度 较小，而难以稳定地进行制造。关于此点，说明如下。 
于图126显示图125(d)中栅极配线光刻胶1404往右偏移时的步骤图。图126(d)是曝光对位时光刻胶往右偏移时的情形。此时，光刻胶1414与柱状硅层1411的侧壁之间产生有间隔。在图126(e)中，进行栅极蚀刻。在图126(f)中，剥离光刻胶。此情形下，SGT的栅极电极1413与栅极配线1415会断线。 
接着，于图127显示图125(d)中栅极配线光刻胶1404往左偏移时的步骤图。图127(d)是曝光对位时光刻胶往左偏移时的情形。此时，在光刻胶1424与柱状硅层1421上部的栅极电极之间会产生重叠部1426。在图127(e)中，进行栅极蚀刻。在图127(f)中，剥离光刻胶。此情形下，SGT的栅极电极1423会在光刻胶形成侧产生形状异常1427。 
由于如上所述的由对位所造成的光刻胶的偏移必然会依晶圆上的各种图案或晶圆上的位置而产生，因此在此种SGT成形方法中，栅极配线形成的制造余裕度变成极端地小。 
接下来，针对采用第2种方法的专利文献2的SGT的现有技术例进行说明。 
于图128(a)至(e)显示使用专利文献2的SGT所设计出的COMS反相器的剖面构造。如图128(a)所示，于Si衬底上形成有N井1502及P井1501，且于Si衬底表面是于N井区域形成有P+扩散层1504，且于P井区域形成有N+扩散层1503，P+扩散层1504与N+扩散层1503是通过LOCOS1505而隔离。于P+扩散层1504上形成有形成PMOS的柱状硅层1510，于N+扩散层上形成有形成NMOS的柱状硅层1509，且形成有包围各个柱状硅层的栅极1506。虽然在图中未显示，但形成PMOS的柱状硅层下部的扩散层1504是连接电源电位，形成NMOS的柱状硅层下部的扩散层1503是连接接地电位，栅极电极1506是连接输入电位。此外，形成NMOS及PMOS的柱状硅层上部的扩散层(1512、1511)是连接配线层1513，配线1513是连接输出电位。 
在图128(a)的构造的SGT中，是与专利文献1的SGT构造相同地，以LOCOS进行元件隔离，因此，元件隔离宽度变大，集成电路中的面积效率低，而无法充份地发挥SGT的缩小面积的效果。 
在图128(b)的现有技术例中也利用与图128(a)的相同构成来形成反相 器。在图128(b)中，通过硅化物(silicide)层1533将NMOS及PMOS硅层上部的扩散层1531与1532连接，并通过形成于硅化层1533上的接触部而连接于配线层1534。 
在此构造中，由于通过硅化物层1533来将NMOS与PMOS的硅层上部的扩散层连接，因此配线的布局变得较容易。然而，关于反相器的面积，由于是由柱状硅层下部的扩散层(1523、1524)与元件隔离1525的面积来决定，因此并无法比图128(a)小。此外，由于追加制造步骤来进行硅化物层的形及图案化，使制造步骤数变多。此外，图128(a)及(b)的反相器皆与专利文献1的SGT相同地，源极扩散层的寄生电阻大，而成为电路性能劣化的主要原因。 
在图128(c)及(d)中，反相器的构成与图128(a)及(b)的构成不同，以下以图128(c)为例进行说明。 
参照图128(c)，于Si衬底形成有P井1541，且于Si衬底表面形成N+扩散层1542，且于N+扩散层表面形成有硅化物层1543。此外，N+扩散层1542与硅化物层1543通过LOCOS1551而隔离。于硅化物层1543上形成有形成PMOS的柱状硅层1548及形成NMOS的柱状硅层1547，且形成有包围各个柱状硅层的栅极1544。虽然在图中未显示，但硅化物层1543是连接输出电位，栅极电极1544是连接输入电位，形成PMOS的柱状硅层上部的扩散层1550是连接电源电位，形成NMOS的柱状硅层下部的扩散层1549是连接接地电位。在此反相器中，与图128(a)及(b)不同地，输出电位是于衬底侧输出。 
在图128(c)的构造中，由于输出电位于衬底侧输出，因此成为柱状硅层1548底部的P+扩散层区域1546及柱状硅层1547底部的N+扩散层区域1545是透过硅化物层1543而连接的构造，且由于不需要将P+扩散层1546与N+扩散层1545隔离用的元件隔离，因此与图128(a)及(b)的反相器相比，反相器的面积占较小。 
然而，在该构造中，必须在形成柱状硅层底部的硅化物层1543后才形成晶体管。一般而言，硅化物层的耐热性低，尤其是在65nm世代以后的微细元件所采用的的硅化镍(NiSi)的情况下，其耐热性为500至600℃左右。因此，当施行晶体管形成所必须的1000℃左右的杂质活性化热处理时，硅化物层会过度反应而成为高电阻化与漏电流增加的原因。因此，在该现有技术例 的构造中，实际上是难以稳定地进行制造。并且，由于在柱状硅层底部存在有硅化物层1543，因此无法在柱状硅层的成长时通过外延生长来形成硅，使得晶体管特性显著地下降。 
在图128(d)的现有技术例中，也与(c)的反相器相同地于衬底侧形成输出电位。在此现有技术例中，于柱状硅层1568底部的P+扩散层区域1566与Si衬底上的N+扩散层1562的交界面形成有硅化物层1563，借此，将形成NMOS的柱状硅层1567底部的N+扩散层1565与衬底上的N+扩散层1562连接，便不需要用来隔离N+扩散层与P+扩散层的元件隔离，因此，反相器的占有面积便缩小。然而，在此现有技术例中也与图128(b)同样地在形成硅化物层后再形成晶体管，因此由于硅化物层的耐热性问题而难以稳定地进行制造。并且，与图128(c)时相同地，由于在PMOS柱状硅层底部存在有硅化物层1563，因此无法在PMOS的柱状硅层的成长时通过外延生长来形成硅，使得晶体管特性显著地下降。 
于图128(e)是显示针对使用与图128(a)至(d)相同的制造方法而形成于SOI衬底上的SGT的反相器进行记述的非专利文献中1的现有技术例。在此现有技术例中，由于反相器形成于SOI衬底上，因此不需要形成井，能够缩小元件隔离宽度，因此，与具有相同的反相器构造的图128(a)及(b)相比，能够将反相器的占有面积缩小达元件隔离宽度的缩小量。 
以下，针对该反相器进行说明。如图128(e)所示，于埋置氧化膜1571上形成有N+源极扩散层1572及P+源极扩散层1573，且于N+源极扩散层1572上形成有形成NMOS的柱状硅层1574，且于P+源极扩散层上形成有形成PMOS的柱状硅层1575。此外，于形成NMOS的柱状硅层1574的上部形成有N+漏极扩散层1576，于形成PMOS的柱状硅层1575上形成有P+漏极扩散层1577。于各个柱状硅层的周围形成有栅极1578。N+源极扩散层1572通过从配线层1579开始延伸的接触部而连接于接地电位，且P+源极扩散层1573通过从配线层1580开始延伸的接触部而连接于电源电位，且形成NMOS及PMOS的柱状硅层上部的扩散层(1576、1577)通过从配线层1581开始延伸的接触部而连接于输出电位。 
在本现有技术例中，由于是与图128(a)及(b)同样地，输出电位形成于配线侧，因此于衬底侧需要元件隔离。而由于是使用SOI衬底，所以不需要形 成井，因此仅通过蚀刻将源极扩散层(1572、1573)予以隔离便能够形成元件隔离宽度。因此，与于元件隔离使用LOCOS的图128(a)及(b)的反相器相比，能够将反相器的占有面积缩小达元件隔离宽度的缩小量。然而，在此现有技术例中，源极扩散层中的寄生电阻也是大，而成为电路性能劣化的主要原因。 
如上所述，不论是图128(a)至(e)所示的哪种反相器，皆无法避免由源极扩散层的寄生电阻所导致的电路性能降低。 
于图129显示图128(a)至(e)所示的SGT中的柱状硅层及栅极电极形成制程流程的概要。以下，针对此制程流程进行说明。 
在图129(a)中，将氧化硅膜1601、栅极导电体1602、氧化硅膜1603依序予以成膜于硅衬底上。在图129(b)中，形成贯通氧化硅膜1603、栅极导电体1602、氧化硅膜1601的接触孔1604。在图129(c)中，于接触孔的内壁形成栅极绝缘膜1605。在图129(d)中，通过外延生长而将硅予以成膜于接触孔内而形成柱状硅层1606。在图129(e)中，将柱状硅层上部予以隔离。 
在此SGT形成方法中，当在相同光刻步骤中形成用以形成柱状硅层的接触孔与栅极配线图案时，栅极的图案化较为复杂，要将SGT的栅极电极的膜厚形成为较薄是非常困难的，因而使栅极电极所占的面积变得较大。此外，当以不同的光刻步骤来形成用以形成柱状硅层的接触孔与栅极配线图案时，考虑两步骤叠合的偏移与尺寸的偏移，而必须将包围柱状硅层的栅极电极所占的面积增大形成为所需要的面积以上。因此，不论是哪一种情形，栅极电极所占的面积皆比实际上所需要的面积多，因而使电路的占有面积增加。 
关于在上述2种SGT形成方法中差异最大的点，可提出以下的差异点。 
在第1种方法中，柱状硅层是通过蚀刻属于单结晶的硅衬底来形成，因此，易于通过进行牺牲氧化或氢气退火(非专利文献2)等表面处理来使因蚀刻等而产生的沟道部的缺陷或凹凸恢复。因而能够在沟道部实现高载子移动度，而易于获得高性能的晶体管特性。 
另一方面，在第2种方法中，虽然柱状硅层是通过外延生长于接触孔之中的硅来形成，但一般而言，于接触孔的侧壁存在有进行蚀刻时所产生的凹凸，要去除如此的凹凸并不容易。因此，凹凸会转印至形成于接触孔侧壁的沟道部表面，使得载子的移动度降低，而难以形成高性能的晶体管。此外，现在所制造的65nm世代的LSI的接触孔尺寸为80nm左右，若将今后接触 孔会变得更加微细化纳入考虑，则要以足够的良率来将外延硅从如此微细的接触孔的底部予以成膜是难以做到的。 
专利文献1：日本特开平2-188966号公报 
专利文献2：日本特开平7-99311号公报 
非专利文献1：S.Maeda等，“Impact of a Vertical Φ-Sharp Transistor Cellfor 1Gbit DRAM and Beyond”(垂直Φ-型晶体管单元对1GB及以上的DRAM的影响)，IEEE TRANSACTION ON ELECTRON DEVICES(IEEE电子器件汇刊)，1995年12月，第42卷，第12期，第2117-2124页 
非专利文献2：Y.-K Choi等，“FinFET Process Refinements for ImprovedMobility and Gate Work Function Engineering”(用于改进活动性的FinFET工艺细化法以及栅极功函数工程)，International Electron Device MeetingTechnical Digest(国际电子器件会议技术文摘)，2002年，第259页 
发明内容
(发明所欲解决的问题) 
因此，对于要实现高集成化且高性能、高良率的SGT，第1种方法的SGT的构造及形成方法比第2种方法的SGT的构造及形成方法优异，但第1种方法的SGT的构造及形成方法尚具有以下的课题。 
第1，实现元件面积缩小及实现具不错面积效率的元件隔离，以减少电路的占有面积。第2，减少源极漏极部的寄生电容及寄生电阻，以提升晶体管的性能。第3，实现在形成栅极配线时具有高制造余裕度的制程。本发明乃鉴于上述问题而研创，其目的在于提供一种能够比现有技术的SGT高集成化且高性能化的SGT及其制造方法。 
(解决问题的手段) 
本发明的第1态样的半导体器件，具备连接第1MOS晶体管的漏极或源极中任一个与第2MOS晶体管的漏极或源极中任一个的电路，该半导体器件具备：衬底；上述衬底上的绝缘膜；以及平面状半导体层，形成于上述衬底上的绝缘膜上；所述第1MOS晶体管含有：第1漏极/源极区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第2源极/漏极区域，形成于该柱状半导体层上部；以及栅极，形成于该柱状半导体层 的侧壁；所述第2MOS晶体管含有：第3漏极/源极区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第4源极/漏极区域，形成于该柱状半导体层上部；以及栅极，形成于该柱状半导体层的侧壁；并且，形成有硅化物层，该硅化物层与所述第1漏极/源极区域的表面的至少一部分及第3漏极/源极区域的表面的至少一部分连接。 
优选为，所述硅化物层形成于含有所述第1漏极/源极区域与所述第3漏极/源极区域的平面状半导体层表面的整面。 
优选为，于所述硅化物层上形成有接触部。 
优选为，所述第1MOS晶体管及所述第2MOS晶体管是相异导电型的MOS晶体管。 
本发明的第2态样的半导体器件，具备连接第1MOS晶体管的漏极或源极中任一个与第2MOS晶体管的漏极或源极中任一个的电路，该半导体器件具备：衬底；上述衬底上的绝缘膜；以及平面状半导体层，形成于上述衬底上的绝缘膜上；所述第1MOS晶体管含有：第1漏极/源极区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第2源极/漏极区域，形成于该柱状半导体层上部；以及栅极，形成于该柱状半导体层的侧壁；所述第2MOS晶体管含有：第3漏极/源极区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第4源极/漏极区域，形成于该柱状半导体层上部；以及栅极，形成于该柱状半导体层的侧壁；所述第1MOS晶体管及所述第2MOS晶体管相异导电型的MOS晶体管，且彼此相邻接配置；于所述第1漏极/源极区域与所述第3漏极/源极区域的相邻接交界部的平面状半导体层的上部形成有接触部。 
优选为，所述第1MOS晶体管与第2MOS晶体管相邻接配置。 
优选为，从所述栅极电极往接触部延伸的至少1条栅极配线包括：沿着所述第1漏极/源极区域或所述第3漏极/源极区域延伸的部分、以及沿着所述衬底上的绝缘膜延伸的部分两者的部分。 
优选为，所述栅极配线所沿着的第1漏极/源极区域或所述第3漏极/源极区域漏极扩散区域是于所述柱状半导体层附近具有其端面。 
优选为，所述第1MOS晶体管与所述第2MOS晶体管的栅极电极彼此是由栅极配线所连接，且将含有与配置该栅极配线的部分相当的部分的一部 分的所述第1漏极/源极区域或所述第3漏极/源极区域的一部分予以去除，且所述栅极配线是沿着所述被去除的漏极/源极区域的侧面及该被去除的漏极/源极区域的下部的衬底上的绝缘膜进行配置。 
优选为，所述电路是CMOS反相器，且所述第1MOS晶体管与所述第2MOS晶体管的栅极电极彼此是由从该栅极电极往衬底侧延伸的栅极配线所连接。 
优选为，所述栅极电极彼此经连接的对应于所述第1MOS晶体管与所述第2MOS晶体管的栅极电极的接触部是形成于所述第1MOS晶体管的柱状半导体层与所述第2MOS晶体管的柱状半导体之间。 
优选为，形成有所述接触部的所述第1MOS晶体管的柱状半导体层与所述第2MOS晶体管的柱状半导体之间之处为所述第1漏极/源极区域与所述第3漏极/源极区域的相邻接交界部。 
优选为，将含有与配置有该栅极配线的部分相当的部分的一部分的所述第1漏极/源极区域或所述第3漏极/源极区域的一部分予以去除，且所述栅极配线是沿着所述被去除的漏极/源极区域的侧面及该被去除的漏极/源极区域的下部的所述衬底上的绝缘膜进行配置。 
优选为，形成所述接触部的位置进一步也位于所述被去除的漏极/源极区域的上部。 
优选为，将含有与配置有所述栅极配线的部分相当的部分的一部分的所述第1漏极/源极区域或所述第3漏极/源极区域的一部分予以去除，且所述栅极配线是沿着所述被去除的漏极/源极区域的侧面及该被去除的漏极/源极区域的下部的所述衬底上的绝缘膜进行配置。 
优选为，所述栅极电极是与栅极配线一体地形成，且该一体地形成的栅极电极及栅极配线的顶面整面是形成为平行于衬底的面，且相对于栅极电极的接触部是设置成在形成为平行于该衬底的面的顶面相接。 
优选为，第2绝缘膜介置于形成于所述栅极电极及从该栅极电极往衬底侧延伸的栅极配线之下的第1绝缘膜、与所述平面状半导体层及所述衬底上的绝缘膜之间。 
优选为，所述第2绝缘膜的相对介电系数比所述第1绝缘膜还小。 
优选为，所述栅极电极是以薄金属膜与多晶硅层的积层构造来形成，且 该栅极电极是与栅极配线一体地形成，且该一体地形成的栅极电极及栅极配线的顶面整面是形成为平行于衬底的面，且对应于所述栅极电极的接触部是设置为在形成为平行于该衬底的面的栅极电极的顶面相接，且所述薄金属膜是位于所述多晶硅层与形成于所述柱状半导体层、所述第1漏极/源极区域、所述第3漏极/源极区域、及所述衬底上的绝缘膜上的绝缘膜之间。 
优选为，第2绝缘膜介置于形成于所述一体地形成的栅极电极及栅极配线之下的第1绝缘膜、与所述平面状半导体层及所述衬底上的绝缘膜之间。 
优选为，所述第2绝缘膜的相对介电系数比所述第1绝缘膜还小。 
本发明的第3态样的半导体器件，具备连接第1MOS晶体管的漏极或源极中任一个与第2MOS晶体管的漏极或源极中任一个的电路，该半导体器件具备：衬底；上述衬底上的绝缘膜；以及平面状半导体层，形成于上述衬底上的绝缘膜上；所述第1MOS晶体管含有：第1漏极/源极区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第2源极/漏极区域，形成于该柱状半导体层顶面；以及栅极，形成于该柱状半导体层的侧壁；所述第2MOS晶体管含有：第3漏极/源极区域，形成于所述平面状半导体层；柱状半导体层，形成于该平面状半导体层上；第4源极/漏极区域，形成于该柱状半导体层顶面；以及栅极，形成于该柱状半导体层的侧壁；形成于所述柱状半导体层顶面的第2源极/漏极区域或形成于所述柱状半导体层顶面的第4源极/漏极区域的顶面的大小比所述柱状半导体层的顶面的大小还大；并且，形成有硅化物层，该硅化物层与所述第1MOS晶体管的第1漏极/源极区域的上部的至少一部分及所述第2MOS晶体管的第3漏极/源极区域的上部的至少一部分连接。 
优选为，于所述第2源极/漏极区域或第4源极/漏极区域的表面形成有硅化物层。 
优选为，形成于所述第2源极/漏极区域或第4源极/漏极区域的表面的硅化物层的大小比所述柱状半导体层的顶面的大小还大。 
优选为，于形成于所述柱状半导体层顶面的第2源极/漏极区域或形成于所述柱状半导体层顶面的第4源极/漏极区域的顶面上分别形成有第1接触部与第2接触部；形成于所述柱状半导体层顶面的第2源极/漏极区域或形成于所述柱状半导体层顶面的第4源极/漏极区域的顶面的大小分别比所述第1接 触部或第2接触部的底面大小还大；所述第1接触部或第2接触部的底面的大小比于顶面形成有所述第2源极/漏极区域或第4源极/漏极区域的柱状半导体层各个的顶面的大小还大。 
优选为，所述第2源极/漏极区域或所述第4源极/漏极区域是形成为隔着第4绝缘膜覆盖栅极电极的上部。 
优选为，于所述第2源极/漏极区域或第4源极/漏极区域的表面形成有硅化物层。 
优选为，所述第1MOS晶体管与所述第2MOS晶体管中的任一个或两者分别由多个柱状半导体层所构成，且于该多个柱状半导体层顶面上部一体地形成有所述第2源极/漏极区域或第4源极/漏极区域。 
优选为，所述第2源极/漏极区域或第4源极/漏极区域是外延层。 
优选为，所述第2源极/漏极区域或第4源极/漏极区域为n型时是外延硅层，所述第2源极/漏极区域或第4源极/漏极区域为p型时是外延锗层。 
优选为，所述第1MOS晶体管与所述第2MOS晶体管中的任一个或两者分别由多个柱状半导体层所构成，且于该多个柱状半导体层中至少2个以上的柱状半导体层顶面上部一体地形成有所述第2源极/漏极区域或第4源极/漏极区域。 
优选为，仅对以预定间隔以下相邻接的构成所述第1MOS晶体管或所述第2MOS晶体管的多个柱状半导体层，于该多个柱状半导体层顶面上部一体地形成有所述第2源极/漏极区域或第4源极/漏极区域。 
优选为，以氮化硅膜覆盖所述第2源极/漏极区域的侧壁、所述第4源极/漏极区域的侧壁、或所述栅极电极。 
优选为，所述氮化硅膜具有应力，且将应力施加于所述柱状半导体层的沟道部。 
优选为，所述平面状半导体层是薄薄地形成，且所述硅化物层的厚度形成为比所述平面状半导体层的厚度还小。 
优选为，所述硅化物层是形成达至所述衬底上的绝缘膜上。 
优选为，于所述第2源极/漏极区域或所述第4源极/漏极区域的顶面形成有硅化物层。 
优选为，所述第1MOS晶体管与所述第2MOS晶体管中的任一个或两 者分别由多个柱状半导体层所构成，且将形成于至少2个该多个柱状半导体层的所述第2源极/漏极扩散区域、或至少2个该多个柱状半导体层的所述第4源极/漏极扩散区域的顶面上的接触部作为共用接触部。 
优选为，将形成于所述第2源极/漏极区域或第4源极/漏极区域的上部的接触部、及对应于所述栅极的接触部作为共用接触部。 
优选为，将设于所述第1MOS晶体管的柱状半导体层与所述第2MOS晶体管的柱状半导体层之间的接触部、及对应于所述第1MOS晶体管或第2MOS晶体管的栅极的接触部作为共用接触部。 
本发明的第4态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层及多个该平面状半导体层上的柱状半导体层的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；接着于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形成导电膜的步骤；将所述第1绝缘膜及所述导电膜予以非等向性(anisotropic)去除，且将所述柱状半导体层侧面的所述导电膜形成为所期望的长度，而形成栅极电极的步骤；将所述导电膜及所述第1绝缘膜予以选择性去除，以形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型的杂质区域予以形成于各该柱状半导体层的上部的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，将所述柱状半导体层侧面的所述导电膜形成为所期望的长度，而形成栅极电极的步骤包含以下步骤：以埋没所述柱状半导体层的方式将第2绝缘膜形成于所述导电膜上的步骤；将所述第2绝缘膜顶面予以平坦化的步骤；以及将所述第1绝缘膜、所述导电膜及所述第2绝缘膜予以非等向性去除，且将所述柱状半导体层侧面的所述导电膜形成为所期望的长度，而形成栅极电极的步骤。 
本发明的第5态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层、多个该平面状半导体层上的柱状半导体层 及该多个柱状半导体层上的阻挡膜的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；接着于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形成导电膜的步骤；以埋没所述柱状半导体层的方式将第2绝缘膜形成于所述导电膜上的步骤；接着以所述阻挡膜作为阻挡而以CMP将顶面予以平坦化的步骤；将所述第1绝缘膜、所述第2绝缘膜及所述导电膜予以非等向性去除，而将所述柱状半导体层侧面的所述第1绝缘膜、所述第2绝缘膜及所述导电膜形成为所期望的长度，而形成栅极电极的步骤；去除所述第2绝缘膜的步骤；将所述导电膜及所述第1绝缘膜予以选择性去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型的杂质区域予以形成于各该柱状半导体层的上部的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，将所述导电膜及所述第1绝缘膜予以选择性去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤包含以下步骤：在将所述柱状半导体层侧面的所述导电膜形成为所期望的长度，而形成栅极电极的步骤后，于表面的至少一部分形成第1保护膜的步骤；将所述第1保护膜予以非等向性去除，且于形成为所述所期望长度的柱状半导体层侧面的导电膜及第1绝缘膜的上部形成所期望膜厚的第1保护膜侧壁的步骤；以及一边通过所述第1保护膜侧壁保护形成为所述所期望长度的柱状半导体层侧面的导电膜及第1绝缘膜，一边将所述导电膜及所述第1绝缘膜予以选择性去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤。 
本发明的第6态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层及多个该平面状半导体层上的柱状半导体层的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；接着于表面的至少一部分形成第1绝缘膜的步骤；以埋没所述柱状半导体层的方式将导电膜形成于所述第1绝缘膜上的步骤；将所述第1绝缘膜及所述导电膜予以非等向性去除，而将所述第1绝缘 膜及所述导电膜形成为所期望高度的步骤；将所述导电膜及所述第1绝缘膜予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，还包含将所述导电膜顶面予以平坦化的步骤，作为将所述第1绝缘膜及所述导电膜予以非等向性去除，而将所述第1绝缘膜及所述导电膜形成为所期望高度的步骤的前处理步骤。 
本发明的第7态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层、多个该平面状半导体层上的柱状半导体层及该多个柱状半导体层上的阻挡膜的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；接着于表面的至少一部分形成第1绝缘膜的步骤；以埋没所述柱状半导体层的方式将导电膜形成于所述第1绝缘膜上的步骤；接着以所述阻挡膜作为阻挡而以CMP将顶面予以平坦化的步骤；将所述第1绝缘膜及所述导电膜予以非等向性去除，而将所述第1绝缘膜及所述导电膜形成为所期望高度的步骤；将所述导电膜及所述第1绝缘膜予以选择性去除，且形成一体化的栅极电极及栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型的杂质区域予以形成于各该柱状半导体层的上部的步骤；以及将形成于在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，将所述导电膜及所述第1绝缘膜予以选择性去除，且形成一体化的栅极电极及栅极配线的步骤包含以下步骤：于表面形成第1保护膜的步骤；将所述第1保护膜予以非等向性去除，且于形成为所述所期望长度的柱状半导体层侧面的所述导电膜及所述第1绝缘膜的上部形成所期望膜厚的第 1保护膜侧壁的步骤；以及将所述导电膜及所述第1绝缘膜予以选择性去除，而形成一体化的栅极电极及栅极配线，且通过所述第1保护膜侧壁的保护而将所述一体化的栅极电极及栅极配线的至少一部分形成为所述所期望的膜厚的步骤。 
本发明的第8态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层及多个该平面状半导体层上的柱状半导体层的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；于所述平面状半导体层及所述衬底上的绝缘膜上，以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤；于所述柱状半导体层及所述第3绝缘膜上形成第1绝缘膜的步骤；于所述第1绝缘膜上形成导电膜的步骤；将所述第1绝缘膜及所述导电膜予以非等向性去除，而将所述柱状半导体层侧面的所述导电膜形成为所期望长度，以形成栅极电极的步骤；将所述导电膜、所述第1绝缘膜及所述第3绝缘膜予以选择性去除，而形成所述栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤；以及将形成于在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，于所述平面状半导体层及所述衬底上的绝缘膜上，以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤包含以下步骤：以埋没所述柱状半导体层的方式将第3绝缘膜形成于所述衬底上的绝缘膜及所述平面状半导体层上的步骤；将所述第3绝缘膜顶面予以平坦化的步骤；以及将所述第3绝缘膜予以非等向性去除，而以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤。 
优选为，将所述第1绝缘膜及所述导电膜予以非等向性去除，而将所述柱状半导体层侧面的所述导电膜形成为所期望长度，以形成栅极电极的步骤包含以下步骤：以埋没所述柱状半导体层的方式将第2绝缘膜形成于所述导电膜上的步骤；将所述第2绝缘膜顶面予以平坦化的步骤；以及将所述第1 绝缘膜、所述第2绝缘膜及所述导电膜予以非等向性去除，而将所述柱状半导体层侧面的所述导电膜形成为所期望长度，以形成栅极电极的步骤。 
本发明的第9态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层、多个该平面状半导体层上的柱状半导体层及该多个柱状半导体层上的阻挡膜的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；以埋没所述柱状半导体层的方式将第3绝缘膜形成于所述衬底上的绝缘膜及所述平面状半导体层上的步骤；以所述阻挡膜作为阻挡而以CMP将顶面予以平坦化的步骤；将所述第3绝缘膜予以非等向性去除，而以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤；接着于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形成导电膜的步骤；以埋没所述柱状半导体层的方式将第2绝缘膜形成于所述导电膜上的步骤；以所述阻挡膜作为阻挡而以CMP将顶面予以平坦化的步骤；将所述第1绝缘膜、所述第2绝缘膜及所述导电膜予以非等向性去除，而将所述柱状半导体层侧面的所述导电膜形成为所期望长度，以形成栅极电极的步骤；去除所述第2绝缘膜的步骤；将所述导电膜、所述第1绝缘膜及所述第3绝缘膜予以选择性去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，将所述导电膜及所述第1绝缘膜予以选择性去除，且形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤包含以下步骤：在将所述柱状半导体层侧面的所述导电膜形成为所期望长度，而形成栅极电极的步骤后，于表面的至少一部分形成第1保护膜的步骤；将所述第1保护膜予以非等向性去除，而于形成有所述所期望长度的柱状半导体层侧面的导电膜及第1绝缘膜的上部形成所期望膜厚的第1保护膜侧壁的步骤；以及一边通过所述第1保护膜侧壁保护形成为所述所期望长度的柱状半导体层侧面的导电 膜及第1绝缘膜，一边将所述导电膜、所述第1绝缘膜及所述第3绝缘膜予以选择性去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤。 
本发明的第10态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层及多个该平面状半导体层上的柱状半导体层的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；于所述平面状半导体层及所述衬底上的绝缘膜上，以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤；于所述柱状半导体层及所述第3绝缘膜上形成第1绝缘膜的步骤；以埋没所述柱状半导体层的方式将导电膜形成于所述第1绝缘膜上的步骤；将所述第1绝缘膜及所述导电膜予以非等向性去除，而将所述第1绝缘膜及所述导电膜形成为所期望高度的步骤；将所述导电膜、所述第1绝缘膜及所述第3绝缘膜予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，于所述平面状半导体层及所述衬底上的绝缘膜上，以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤包含以下步骤：以埋没所述柱状半导体层的方式将第3绝缘膜形成于所述衬底上的绝缘膜及所述平面状半导体层上的步骤；将所述第3绝缘膜顶面予以平坦化的步骤；以及将所述第3绝缘膜予以非等向性去除，而以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤。 
优选为，还包含将所述导电膜顶面予以平坦化的步骤，作为将所述第1绝缘膜及所述导电膜予以非等向性去除，而将所述第1绝缘膜及所述导电膜形成为所期望高度的步骤的前处理步骤。 
本发明的第11态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层、多个该平面状半导体层上的柱状半导体 层及该多个柱状半导体层上的阻挡膜的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；以埋没所述柱状半导体层的方式将第3绝缘膜形成于所述衬底上的绝缘膜及所述平面状半导体层上的步骤；以所述阻挡膜作为阻挡而以CMP将顶面予以平坦化的步骤；将所述第3绝缘膜予以非等向性去除，而以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤；接着于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形成导电膜的步骤；以埋没所述柱状半导体层的方式将导电膜形成于所述第1绝缘膜上的步骤；接着以所述阻挡膜作为阻挡而以CMP将顶面予以平坦化的步骤；将所述第1绝缘膜及所述导电膜予以非等向性去除，而将所述第1绝缘膜及所述导电膜形成为所期望高度的步骤；将所述导电膜、所述第1绝缘膜及所述第3绝缘膜予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤；以及将形成于在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，将所述导电膜及所述第1绝缘膜予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤包含以下步骤：于表面形成第1保护膜的步骤；将所述第1保护膜予以非等向性去除，且于形成为所述所期望长度的柱状半导体层侧面的所述导电膜及所述第1绝缘膜的上部形成所期望膜厚的第1保护膜侧壁的步骤；以及将所述导电膜、所述第1绝缘膜及所述第3绝缘膜予以选择性去除，而形成一体化的栅极电极及栅极配线，且通过所述第1保护膜侧壁的保护而将所述一体化的栅极电极及栅极配线的至少一部分形成为所述所期望的膜厚的步骤。 
本发明的第12态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层及多个该平面状半导体层上的柱状半导体层的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；接着于表面的至少一部分形成第1绝缘膜的 步骤；于所述第1绝缘膜上形成薄导电膜的步骤；以埋没所述柱状半导体层的方式将多晶硅层形成于所述薄导电膜上的步骤；将所述第1绝缘膜、薄导电膜及多晶硅层予以非等向性去除，而将所述第1绝缘膜、薄导电膜及多晶硅层形成为所期望长度的步骤；将所述第1绝缘膜、薄导电膜及多晶硅层予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，还包含将所述多晶硅层顶面予以平坦化的步骤，作为将所述第1绝缘膜、薄导电膜及多晶硅层予以非等向性去除，而将所述第1绝缘膜、薄导电膜及多晶硅层形成为所期望长度的步骤的前处理步骤。 
本发明的第13态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层、多个该平面状半导体层上的柱状半导体层及该多个柱状半导体层上的阻挡膜的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；接着于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形成薄导电膜的步骤；以埋没所述柱状半导体层的方式将多晶硅层形成于所述薄导电膜上的步骤；接着以所述阻挡膜作为阻挡而以CMP将顶面予以平坦化的步骤；将所述第1绝缘膜、薄导电膜及多晶硅层予以非等向性去除，而将所述第1绝缘膜、薄导电膜及多晶硅层形成为所期望长度的步骤；将所述第1绝缘膜、薄导电膜及多晶硅层予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，将所述第1绝缘膜、薄导电膜及多晶硅层予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤包含以下步骤：于表面形成第1保护膜的步骤；将所述第1保护膜予以非等向性去除，且于形成为所述所期望长度的柱状半导体层侧面的所述第1绝缘膜、薄导电膜及多晶硅层的上部形成所期望膜厚的第1保护膜侧壁的步骤；以及将所述第1绝缘膜、薄导电膜及多晶硅层予以选择性去除，而形成一体化的栅极电极及栅极配线，且通过所述第1保护膜侧壁的保护而将所述一体化的栅极电极及栅极配线的至少一部分形成为所述所期望的膜厚的步骤。 
本发明的第14态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层及多个该平面状半导体层上的柱状半导体层的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；于所述平面状半导体层及所述衬底上的绝缘膜上，以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤；于所述柱状半导体层及所述第3绝缘膜上形成第1绝缘膜的步骤；于所述第1绝缘膜上形成薄导电膜的步骤；以埋没所述柱状半导体层的方式将多晶硅层形成于所述薄导电膜上的步骤；将所述第1绝缘膜、薄导电膜及多晶硅层予以非等向性去除，而将所述第1绝缘膜、薄导电膜及多晶硅层形成为所期望长度的步骤；将所述第3绝缘膜、所述第1绝缘膜、薄导电膜及多晶硅层予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，于所述平面状半导体层及所述衬底上的绝缘膜上，以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤包含以下步骤：以埋没所述柱状半导体层的方式将第3绝缘膜形成于所述衬底上的绝缘膜及所述平面状半导体层上的步骤；将所述第3绝缘膜顶面予以平坦化的步骤；以及将所述第3绝缘膜予以非等向性去除，而以达至形成于 所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤。 
优选为，还包含将所述多晶硅层顶面予以平坦化的步骤，作为将所述第1绝缘膜、薄导电膜及多晶硅层予以非等向性去除，而将所述第1绝缘膜、薄导电膜及多晶硅层形成为所期望长度的步骤的前处理步骤。 
本发明的第15态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层、多个该平面状半导体层上的柱状半导体层及该多个柱状半导体层上的阻挡膜的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；以埋没所述柱状半导体层的方式将第3绝缘膜形成于所述衬底上的绝缘膜及所述平面状半导体层上的步骤；以所述阻挡膜作为阻挡而以CMP将顶面予以平坦化的步骤；将所述第3绝缘膜予以非等向性去除，而以达至形成于所述柱状半导体层侧壁的栅极电极下端附近的高度形成第3绝缘膜的步骤；接着于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形成薄导电膜的步骤；以埋没所述柱状半导体层的方式将多晶硅层形成于所述薄导电膜上的步骤；接着以所述阻挡膜作为阻挡而以CMP将顶面予以平坦化的步骤；将所述第1绝缘膜、薄导电膜及多晶硅层予以非等向性去除，而将所述第1绝缘膜、薄导电膜及多晶硅层形成为所期望长度的步骤；将所述第1绝缘膜、薄导电膜及多晶硅层予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤；将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，将所述第1绝缘膜、薄导电膜及多晶硅层予以选择性去除，而形成一体化的栅极电极及栅极配线的步骤包含以下步骤：于表面形成第1保护膜的步骤；将所述第1保护膜予以非等向性去除，而于形成为所述所期望长度的柱状半导体层侧面的所述第1绝缘膜、薄导电膜及多晶硅层的上部形成所期望膜厚的第1保护膜侧壁的步骤；以及将所述第3绝缘膜、所述第1绝缘膜、薄导电膜及多晶硅层予以选择性去除，而形成一体化的栅极电极及 栅极配线，且通过所述第1保护膜侧壁的保护而将所述一体化的栅极电极及栅极配线的至少一部分形成所述所期望的膜厚的步骤。 
优选为，进行下述步骤：在形成所述栅极电极及栅极配线的步骤后于表面的至少一部分形成第2保护膜的步骤；以及将所述第2保护膜予以非等向性去除，而使成为形成于各所述柱状半导体层的上部的杂质区域的区域的顶面及所述平面状半导体层的顶面露出，且以所述氮化硅膜覆盖各所述柱状半导体层的侧壁及栅极壁面的步骤，作为将与形成于各所述柱状半导体层的下部的平面状半导体层的杂质区域相同的导电型杂质区域予以形成于各该柱状半导体层的上部的步骤的前处理。 
优选为，还包含有于形成于各所述柱状半导体层的上部的杂质区域的表面形成硅化物层的步骤。 
优选为，进行下述步骤：在形成所述栅极电极及栅极配线的步骤后于表面的至少一部分形成第2保护膜的步骤；以及将所述第2保护膜予以非等向性去除，而使成为形成于各所述柱状半导体层的上部的杂质区域的区域的顶面及所述平面状半导体层顶面露出，且以所述氮化硅膜覆盖各所述柱状半导体层的侧壁及栅极壁面的步骤，作为于形成于各所述柱状半导体层的上部的杂质区域的表面形成硅化物层的步骤的前处理。 
优选为，所述非等向性去除是回蚀(etch-back)。 
本发明的第16态样的半导体器件的制造方法，包含以下步骤：于衬底上的绝缘膜上形成平面状半导体层及多个该平面状半导体层上的柱状半导体层的步骤；将所述平面状半导体层予以隔离成元件的步骤；于所述平面状半导体层形成杂质区域的步骤；接着于表面的至少一部分形成第1绝缘膜的步骤；于所述第1绝缘膜上形成导电膜的步骤；将所述第1绝缘膜及所述导电膜予以非等向性去除，而将所述柱状半导体层侧面的所述导电膜形成为所期望的长度，以形成栅极电极的步骤；将所述导电膜及所述第1绝缘膜予以选择性去除，而形成栅极电极及从该栅极电极延伸至衬底侧的栅极配线的步骤；于所述多个柱状半导体层的至少一个的顶面上部形成比该柱状半导体层的顶面还大的杂质区域的步骤；以及在与各所述多个柱状半导体层相对应的多个MOS晶体管中，与形成于第1MOS晶体管的平面状半导体层的杂质区域的表面的至少一部分及形成于第2MOS晶体管的平面状半导体层的杂质 区域的表面的至少一部分连接的硅化物层予以形成的步骤。 
优选为，还包含有于形成于所述柱状半导体层的顶面上部的杂质区域的表面形成硅化物层的步骤。 
优选为，于形成于所述柱状半导体层的顶面上部的杂质区域的表面所形成的硅化物层的大小比所述柱状半导体层的顶面的大小还大。 
优选为，还包含有于形成于所述柱状半导体层的顶面上部的杂质区域的顶面上部形成接触部的步骤；且形成于所述柱状半导体层的顶面上部的杂质区域的顶面的大小比接触部的底面的大小还大；且所述接触部的底面的大小比于顶面上部形成有所述杂质区域的柱状半导体层的顶面的大小还大。 
优选为，还包含有：形成用以将所述栅极电极与比所述柱状半导体层的顶面还大的杂质区域予以隔离的第4绝缘膜的步骤，作为于所述多个柱状半导体层的至少一个的顶面上部形成比该柱状半导体层的顶面还大的杂质区域的步骤的前处理。 
优选为，形成用以将所述栅极电极与比所述柱状半导体层的顶面还大的杂质区域予以隔离的第4绝缘膜的步骤还包含有：于表面形成氮化硅膜的步骤；以及将所述氮化硅膜予以非等向性去除，使所述栅极电极上部的氮化硅膜以预定的膜厚存在、且使成为所述源极扩散区域的区域的顶面及所述漏极扩散区域表面露出，且以所述氮化硅膜覆盖柱状半导体层的侧壁及栅极壁面的步骤。 
优选为，还包含有：于形成于所述柱状半导体层的顶面上部的杂质区域的表面形成硅化物层的步骤。 
优选为，于构成相同导电型的MOS晶体管的多个所述柱状半导体层的顶面上部一体地形成杂质区域。 
优选为，于所述多个柱状半导体层的至少一个的顶面上部形成比该柱状半导体层的顶面还大的杂质区域的步骤是利用外延生长。 
优选为，当比所述柱状半导体层的顶面还大的杂质区域为n型时是形成外延硅层作为该杂质区域，当比所述柱状半导体层的顶面还大的杂质区域为p型时是形成外延锗层作为该杂质区域。 
优选为，于构成相同的导电型MOS晶体管的多个所述柱状半导体层的顶面上部一体地形成杂质区域。 
优选为，通过调整外延生长的成膜条件而仅对以预定间隔以下相邻接的构成相同导电型的MOS晶体管的多个所述柱状半导体层，以自对准的方式于所述多个柱状半导体层的顶面上部一体地形成杂质区域。 
优选为，所述硅化物层是形成于，包含形成于所述第1MOS晶体管的平面状半导体层的杂质区域与形成于所述第2MOS晶体管的平面状半导体层的杂质区域的平面状半导体层表面的整面。 
优选为，于所述平面状半导体层形成杂质区域的步骤为于所述平面状半导体层将第1导电型杂质区域及第2导电型杂质区域予以选择性形成的步骤。 
(发明效果) 
依据本发明，在SGT中能够同时达成：采用能够使窄小的元件隔离变得容易的于衬底上形成有绝缘膜的衬底；稳定地形成连接晶体管彼此间的硅化物层；自对准地在柱状半导体层周围以所期望的膜厚形成栅极电极。借此，便能够同时实现：元件面积缩小及面积效率不错的元件隔离、电路占有面积的减少、伴随着微细化而增加的寄生电阻与寄生电容的降低、电路设计自由度的增大。即，在衬底上形成有绝缘膜的衬底上所形成的平面状半导体层的扩散层中将晶体管彼此间予以连接的构造中，通过于平面状半导体层的上部形成硅化物层，便能够形成稳定的硅化物层。通过该硅化物层，便能够使伴随着微细化而增加的电阻减少。具体而言，当将相异导电型的晶体管予以连接时，由于能够通过硅化物层将相异导电型的扩散层予以直接连接，因此能够将晶体管彼此靠近配置，较现有技术的SGT，能够显著地缩小反相器等电路的占有面积。此外，由于通过硅化物层而能够使伴随着微细化而增加的电阻减少，因此，不一定必须要将晶体管予以最靠近配置，使电路设计的自由度增加。并且，通过使用于衬底上形成有绝缘膜的衬底，使漏极或源极扩散层的寄生电容降低。 
依据本发明的制造方法，由于能够自对准地在柱状硅层的周围以所期望的膜厚形成栅极电极，因此，便能够将具有相异的栅极电极的柱状硅层彼此密集地配置，而能够缩小电路的占有面积。此外，由于能够构筑具有足够制造余裕度的制程以形成栅极配线，因此至今为止在SGT中被当作问题的栅极配线的形成便变得容易。 
附图说明
图1是本发明的第1实施例的CMOS反相器的等效电路图。 
图2是本发明的第1实施例的CMOS反相器的平面图。 
图3是本发明的第1实施例的CMOS反相器的剖面图。 
图4是本发明的第1实施例的制造步骤的一部分。 
图5是本发明的第1实施例的制造步骤的一部分。 
图6是本发明的第1实施例的制造步骤的一部分。 
图7是本发明的第1实施例的制造步骤的一部分。 
图8是本发明的第1实施例的制造步骤的一部分。 
图9是本发明的第1实施例的制造步骤的一部分。 
图10是本发明的第1实施例的制造步骤的一部分。 
图11是本发明的第1实施例的制造步骤的一部分。 
图12是本发明的第1实施例的制造步骤的一部分。 
图13是本发明的第1实施例的制造步骤的一部分。 
图14是本发明的第1实施例的制造步骤的一部分。 
图15是本发明的第1实施例的制造步骤的一部分。 
图16是本发明的第1实施例的制造步骤的一部分。 
图17是本发明的第1实施例的制造步骤的一部分。 
图18是本发明的第1实施例的制造步骤的一部分。 
图19是本发明的第1实施例的制造步骤的一部分。 
图20是本发明的第1实施例的制造步骤的一部分。 
图21是本发明的第1实施例的制造步骤的一部分。 
图22是本发明的第1实施例的制造步骤的一部分。 
图23是本发明的第1实施例的制造步骤的一部分。 
图24是本发明的第1实施例的制造步骤的一部分。 
图25是本发明的第1实施例的制造步骤的一部分。 
图26是本发明的第1实施例的制造步骤的一部分。 
图27是本发明的第1实施例的制造步骤的一部分。 
图28是本发明的第1实施例的制造步骤的一部分。 
图29是本发明的第1实施例的制造步骤的一部分。 
图30是本发明的第1实施例的制造步骤的一部分。 
图31是本发明的第1实施例的制造步骤的一部分。 
图32是本发明的第2实施例的CMOS反相器的等效电路图。 
图33是本发明的第2实施例的CMOS反相器的平面图。 
图34是本发明的第2实施例的CMOS反相器的剖面图。 
图35是本发明的第2实施例的制造步骤的一部分。 
图36是本发明的第2实施例的制造步骤的一部分。 
图37是本发明的第2实施例的制造步骤的一部分。 
图38是本发明的第2实施例的制造步骤的一部分。 
图39是本发明的第2实施例的制造步骤的一部分。 
图40是本发明的第1实施例的另一CMOS反相器的等效电路图。 
图41是本发明的第1实施例的另一CMOS反相器的平面图。 
图42是本发明的第1实施例的另一CMOS反相器的剖面图。 
图43是本发明的第3实施例的CMOS反相器的等效电路图。 
图44是本发明的第3实施例的CMOS反相器的平面图。 
图45是本发明的第3实施例的CMOS反相器的剖面图。 
图46是本发明的第4实施例的CMOS反相器的平面图。 
图47是本发明的第5实施例的NMOS反相器的等效电路图。 
图48是本发明的第5实施例的NMOS反相器的平面图。 
图49是本发明的第5实施例的NMOS反相器的剖面图。 
图50是本发明的第6实施例的NMOS反相器的等效电路图。 
图51是本发明的第6实施例的NMOS反相器的平面图。 
图52是本发明的第6实施例的NMOS反相器的剖面图。 
图53是本发明的第7实施例的CMOS反相器的等效电路图。 
图54是本发明的第7实施例的CMOS反相器的平面图。 
图55是本发明的第7实施例的CMOS反相器的剖面图。 
图56是本发明的第7实施例的制造步骤的一部分。 
图57是本发明的第7实施例的制造步骤的一部分。 
图58是本发明的第7实施例的制造步骤的一部分。 
图59是本发明的第7实施例的制造步骤的一部分。 
图60是本发明的第7实施例的制造步骤的一部分。 
图61是本发明的第7实施例的制造步骤的一部分。 
图62是本发明的第7实施例的制造步骤的一部分。 
图63是本发明的第7实施例的制造步骤的一部分。 
图64是本发明的第7实施例的制造步骤的一部分。 
图65是本发明的第7实施例的制造步骤的一部分。 
图66是本发明的第7实施例的制造步骤的一部分。 
图67是本发明的第7实施例的制造步骤的一部分。 
图68是本发明的第7实施例的制造步骤的一部分。 
图69是本发明的第7实施例的制造步骤的一部分。 
图70是本发明的第8实施例的CMOS反相器的等效电路图。 
图71是本发明的第8实施例的CMOS反相器的平面图。 
图72是本发明的第8实施例的CMOS反相器的剖面图。 
图73是本发明的第8实施例的制造步骤的一部分。 
图74是本发明的第8实施例的制造步骤的一部分。 
图75是本发明的第8实施例的制造步骤的一部分。 
图76是本发明的第8实施例的制造步骤的一部分。 
图77是本发明的第8实施例的制造步骤的一部分。 
图78是本发明的第8实施例的制造步骤的一部分。 
图79是本发明的第8实施例的制造步骤的一部分。 
图80是本发明的第8实施例的制造步骤的一部分。 
图81是本发明的第8实施例的制造步骤的一部分。 
图82是本发明的第8实施例的制造步骤的一部分。 
图83是本发明的第8实施例的制造步骤的一部分。 
图84是本发明的第8实施例的制造步骤的一部分。 
图85是本发明的第8实施例的制造步骤的一部分。 
图86是本发明的第8实施例的制造步骤的一部分。 
图87是本发明的第8实施例的制造步骤的一部分。 
图88是本发明的第8实施例的制造步骤的一部分。 
图89是本发明的第8实施例的制造步骤的一部分。 
图90是本发明的第8实施例的制造步骤的一部分。 
图91是本发明的第9实施例的CMOS反相器的等效电路图。 
图92是本发明的第9实施例的CMOS反相器的平面图。 
图93是本发明的第9实施例的CMOS反相器的剖面图。 
图94是本发明的第10实施例的CMOS反相器的等效电路图。 
图95是本发明的第10实施例的CMOS反相器的平面图。 
图96是本发明的第10实施例的CMOS反相器的剖面图。 
图97是本发明的第10实施例的制造步骤的一部分。 
图98是本发明的第10实施例的制造步骤的一部分。 
图99是本发明的第10实施例的制造步骤的一部分。 
图100是本发明的第10实施例的制造步骤的一部分。 
图101是本发明的第10实施例的制造步骤的一部分。 
图102是本发明的第10实施例的制造步骤的一部分。 
图103是本发明的第10实施例的制造步骤的一部分。 
图104是本发明的第10实施例的制造步骤的一部分。 
图105是本发明的第10实施例的制造步骤的一部分。 
图106是本发明的第10实施例的制造步骤的一部分。 
图107是本发明的第10实施例的制造步骤的一部分。 
图108是本发明的第10实施例的制造步骤的一部分。 
图109是本发明的第10实施例的制造步骤的一部分。 
图110是本发明的第10实施例的制造步骤的一部分。 
图111是本发明的第11实施例的CMOS反相器的等效电路图。 
图112是本发明的第11实施例的CMOS反相器的平面图。 
图113是本发明的第11实施例的CMOS反相器的剖面图。 
图114是本发明的第12实施例的CMOS反相器的等效电路图。 
图115是本发明的第12实施例的CMOS反相器的平面图。 
图116是本发明的第12实施例的CMOS反相器的剖面图。 
图117是本发明的第12实施例的制造步骤的一部分。 
图118是本发明的第12实施例的制造步骤的一部分。 
图119是本发明的第12实施例的制造步骤的一部分。 
图120是本发明的第12实施例的制造步骤的一部分。 
图121是本发明的第12实施例的制造步骤的一部分。 
图122是本发明的第12实施例的制造步骤的一部分。 
图123是纵型晶体管的现有技术例。 
图124是纵型晶体管的现有技术例。 
图125是现有技术的纵型晶体管的制造方法。 
图126是现有技术的纵型晶体管的制造方法。 
图127是现有技术的纵型晶体管的制造方法。 
图128(a)是纵型晶体管的现有技术例。 
图128(b)是纵型晶体管的现有技术例。 
图128(c)是纵型晶体管的现有技术例。 
图128(d)是纵型晶体管的现有技术例。 
图128(e)是纵型晶体管的现有技术例。 
图129是现有技术的纵型晶体管的制造方法。 
图号说明 
1、101、201、301、401、451、501、 
601、701、801、901、1001、1101、1200埋置氧化膜 
2、102、202、302、402、452、502、 
602、702、802、902、1002、1102平面状硅层 
3、103、203、303、503、603、703、 
803、903、1003、1103、1201、1312、 
1503、1507、1523、1527、1542、1545、 
1562、1565、1572N+漏极扩散层 
4、104、204、304、704、804、904、 
1004、1104、1211、1310、1504、 
1508、1524、1528、1546、1566、1573P+漏极扩散层 
5、105、205、305、505、605、705、 
805、905、1005、1105、1204、1306、 
1509、1529、1547、1567、1574、1606NMOS柱状硅层 
6a、6b、106a、106b、206a、206b、 
306a、306b、706a、706b、806a、806b、 
906a、906b、1006a、1006b、1106a、 
1106b、1214a、1214b、1305、1510、 
1530、1548、1568、1575PMOS柱状硅层 
7、107、207、307、507、607、707、 
807、907、1007、1107、1207栅极绝缘膜 
8、108、208、308、408、458、708、 
808、908、1008、1108NMOS栅极电极 
8a、8b、108a、108b、208a、208b、308a、 
308b、408a、408b、458a、458b、708a、 
708b、808a、808b、908a、908b、1008a、 
1008b、1108a、1108b PMOS栅极电极 
8c、8d、108c、108d、208c、208d、308c、 
308d、408d、408e、458e、508c、608c、 
708c、708d、808c、808d、908c、908d、 
1008c、1008d、1108c、1108d栅极配线 
9、109、209、309、509a、609a、509b、 
609b、709、809、909、1009、1109、1205、 
1311、1511、1531、1549、1569、1576N+源极扩散层 
10a、10b、110a、110b、210a、210b、310a、 
310b、710a、710b、810a、810b、910a、910b、 
1010a、1010b、1110a、1110b、1215、1309、 
1512、1532、1550、1570、1577P+源极扩散层 
11、111、211、311、511、611、711、811、 
911、1011、1111、1203漏极部硅化物 
12、112、212、312、512、612、712、812、 
912、1012、1112、1206源极部硅化物 
13、113、213、313、513、613、713、813、 
913、14、114、214、314、514、614、714、 
814、914、1014、1114氧化硅膜 
15、115、215、315、415、465、515、715、 
815、915、1015、1115、1209c漏极扩散层上接触部 
16、116、216、316、416、466、516、 
616、616a、716、816、916、1016、1116、 
1209d                        NMOS源极扩散层上接触部 
16a、16b、116a、216a、316b、416a、466a、 
716a、816a、916a、1016a、1116a、116b、 
216b、416b、466b、716b、816b、916b、 
1016b、1116b、1209e          PMOS源极扩散层上接触部 
17a、17b、117a、117b、217a、217b、317a、 
317b、417c、467c、517a、617a、717a、 
717b、817a、817b、917a、917b、1017a、 
1017b、1117a、1117b、1209a、1209b栅极配线上接触部 
18、718、818、1018氮化硅膜硬掩膜 
19、819牺牲氧化膜 
20注入用光刻胶 
21、821氧化硅膜 
22、722、822、1022栅极形成用氮化硅膜 
23、723、823、1023氮化硅膜侧壁 
24、724、824、1024栅极光刻胶 
25、725、825、1025氮化硅膜 
30a、30b、130a、130b、230a、230b、330a、 
330b、430b、530a、530b、630a、630b、 
730a、730b、830a、830b、930a、930b、 
1030a、1030b、1130a、1130b输入端子用配线 
31、131、231、331、431、531、631、731、 
831、931、1031、1131输出端子用配线 
32、132、232、332、432、532、632、732、 
832、932、1032、1132接地配线 
33、133、233、333、433、533、633、733、 
833、933、1033、1133电源配线 
40硅化物区域形成用光刻胶 
80、729、880栅极导电膜 
316c                    长方形形状接触部 
505、605驱动NMOS柱状硅层 
506、606负载NMOS柱状硅层 
508a、608a驱动NMOS栅极电极 
508b、608b负载NMOS栅极电极 
527源极栅极共用接触部 
628漏极栅极共用接触部 
1013、1113氮化硅膜 
1029、1129多晶硅膜 
1040、1140薄金属膜 
1041、1141栅极上硅化物 
1210第1源极 
1223、1224外延硅层 
1301硅衬底 
1302、1502、1522N井 
1303、1501、1521、1541P井 
1304、1505、1525、1551LOCOS 
1308、1506、1526、1544、1564、1578栅极电极 
1401、1411、1421、1607柱状硅层 
1402、1412、1422、1605栅极绝缘膜 
1403、1413、1423栅极电极 
1404、1414、1424栅极配线用光刻胶 
1405、1415、1425栅极配线 
1601、1603氧化硅膜 
1602栅极导电体 
1604接触孔 
Qn11、Qn21、Qn31、Qn41、Qn51、Qn81、 
Qn91、Qn101、Qn111、Qn121、Qn131NMOS晶体管 
Qp11、Qp12、Qp21、Qp22、Qp31、Qp32、 
Qp41、Qp42、Qp51、Qp52、Qp81、Qp82、 
Qp91、Qp92、Qp101、Qp102、Qp111、Qp112、 
Qp121、Qp122、Qp131、Qp132PMOS晶体管 
QD1、QD2驱动NMOS晶体管 
QL1、QL2负载NMOS晶体管 
具体实施方式
在以下的实施例中，作为含有由晶体管所形成的电路的半导体器件及其制造方法，为了易于了解，以含有单纯电路构成的反相器的半导体器件及其制造方法为例进行说明，但相同技术领域的人员当明白本发明也可适用于包含由其他任意晶体管所形成的电路的半导体器件及其制造方法。 
[实施例1] 
图1是使用本发明的COMS反相器的等效电路。以下，针对COMS反相器的电路操作进行说明。输入信号Vin1施加于属于NMOS的Qn11及属于PMOS的Qp11、Qp12两者的栅极。当Vin1为“1”时，属于NMOS的Qn11会为导通(ON)状态，属于PMOS的Qp11、Qp12会为关断(OFF)状态，Vout1会为“0”。相反地，当Vin1为“0”时，属于NMOS的Qn11会为OFF状态，属于PMOS的Qp11、Qp12会为ON状态，Vout1会为“1”。如上所述，CMOS反相器以为输出值的Vout1的信号是相对于为输入值的Vin1的信号成为相反的值的方式操作。 
图2是使用本发明的COMS反相器的平面图。图3(a)及(b)是图2中的切线A-A′与B-B′的剖面图。以下，参照图2及图3来说明本发明。 
于埋置氧化膜层1之上形成有平面状硅层2，平面状硅层2是由N+漏极扩散层3及P+漏极扩散层4所构成，且于N+漏极扩散层3与P+漏极扩散层4的交界附近的表面形成有使N+漏极扩散层3与P+漏极扩散层4彼此直接连接用的硅化物层。因此，不需要将N+漏极扩散层3与P+漏极扩散层4予以连接用的接触部与元件隔离，故能够缩小反相器的占有面积。此外，由于 元件隔离能够仅以将平面状硅层2予以隔离来形成，因此步骤数少，能够以最小加工尺寸来形成元件隔离。由形成于N+漏极扩散层3上的柱状硅层5来形成NMOS晶体管Qn11，且由形成于P+漏极扩散层4上的柱状硅层(6a、6b)来形成PMOS晶体管Qp11、Qp12。栅极绝缘膜7是由HfO2等高介电常数膜(High-k膜，高k值膜)以包围柱状硅层(5、6a、6b)的方式来形成，且栅极电极(8、8a、8b)是由TaN或TiN等金属膜以包围栅极绝缘膜的方式来形成。于形成NMOS的柱状硅层5的上部形成有N+源极扩散层9，于形成PMOS的柱状硅层(6a、6b)的上部形成有P+源极扩散层(10a、10b)。氮化硅膜(下文中有称为氮化膜的情形)13是形成为覆盖该些元件以作为接触阻挡(contactstopper)，且于氮化硅膜13上形成有层间氧化硅膜14，且形成有将进行过平坦化的氧化硅膜14予以贯通的接触部(15、16、16a、16b、17a、17b)。还有，通过使氮化硅膜13具有应力，来施加应力于柱状硅层的沟道部，而能够使迁移率提升。具体而言，分别于NMOS上形成有具拉伸应力的氮化硅膜、于PMOS上形成具有压缩应力的氮化硅膜，借此，在NMOS与PMOS中便皆能够使迁移率上升。 
形成于N+漏极扩散层3与P+漏极扩散层4的交界的接触部15是通过配线层而连接到输出端子Vout1，且形成于形成Qn11的柱状硅层5的上部的接触部16是通过配线层而连接到接地电位Vss1，且形成于形成Qp11、Qp12的柱状硅层(6a、6b)的上部的接触部(16a、16b)是通过配线层而连接到电源电位Vcc1，且形成于从包围柱状硅层5的栅极电极开始延伸的栅极配线8c上的接触部17a、及形成于从包围柱状硅层(6a、6b)的栅极电极开始延伸的栅极配线8d上的接触部17b是通过配线层而连接到输入端子Vin1，借此，形成反相器。 
上述柱状硅层的沟道部优选未掺杂有杂质、或杂质浓度在1e-17cm-3以下。这是由于若杂质浓度高过上述值，则由杂质在统计上的变动所导致的晶体管特性差异会变大。晶体管的阈值调整能够通过调整栅极材料的工作函数等来进行。还有，高介电常数膜(High-k膜)也可为氧化硅膜或氮化硅膜等，金属栅极电极也可为进行过硅化物化的多晶硅膜。 
优选以使柱状硅层底部的漏极扩散层区域(3、4)形成达至埋置氧化膜1的方式来设定杂质分布，并以当晶体管操作时柱状硅层内部会完全空乏化的 方式来设定柱状硅层的尺寸与杂质浓度。通过如上所述设定漏极扩散层区域(3、4)的杂质分布，则不用取决于操作状态而柱状硅层内部会成为浮体(floating body)构造，且通过如上述设定柱状硅层的尺寸与杂质浓度，则当晶体管操作时，柱状硅层内部会完全空乏化，因此而缓和柱状硅层内部的电场，而能够提升迁移率。此外，通过使漏极扩散层区域(3、4)的杂质扩散达至埋置氧化膜1，漏极扩散层电容的底面成分会大幅地减少，而能够降低漏极扩散层的总寄生电容。还有，也可以覆盖柱状硅层的底部的方式来扩散杂质。 
通过将往栅极的接触部(17a、17b)予以形成于形成于埋置氧化膜上的栅极配线(8c、8d)上，便能够减少漏极扩散层(3、4)与栅极的对向面积，因此而能够降低栅极-漏极间的寄生电容。在图2的布局中，为了减少栅极配线与漏极扩散层(3、4)的对向面积，而将往栅极配线(8c、8d)的接触部(17a、17b)在NMOS与PMOS中个别形成于埋置氧化膜1上。 
形成于漏极扩散层上的接触部15优选形成于N+扩散层3与P+扩散层4的交界。其理由是由于从N+扩散层与P+扩散层的交界到柱状硅层(5、6a)之间是必须设置柱状硅层与注入区域之间的重叠余裕份的距离，而通过在交界上形成接触部，便能够有效地活用该空间。因此，能够缩小反相器电路的占有面积。 
以下，参照图4至图31来说明形成本发明的半导体器件用的制造方法的一例。在各图中，(a)代表平面图，(b)代表A-A′间的剖面图。 
图4是于埋置氧化膜1上形成有未掺杂有杂质的SOI层2a的SOI衬底。首先，将膜厚50至100nm左右的氮化硅膜18成膜于SOI层2a上。 
如图5所示，以光刻胶或多层光刻胶作为掩膜，以反应性离子蚀刻将氮化膜18及SOI层2予以蚀刻，而形成柱状硅层(5、6a、6b)。柱状硅层设定为直径10至50nm左右、高度50至200nm左右。此处，是以10至100nm左右的厚度来于柱状硅层的下部形成平面状硅层2。 
如图6所示，以光刻胶或多层光刻胶作为掩膜，以反应性离子蚀刻将平面状硅层2予以蚀刻来进行分隔。在本发明中，元件分隔能够仅以分隔平面状硅层来形成，因此步骤数少，且能够以最小加工尺寸来形成狭小的元件分隔宽度。 
如图7所示，对柱状硅层进行牺牲氧化，将作为沟道部的柱状硅层表面 予以平坦化。牺牲氧化膜19也能够作为杂质注入时的穿通(through)氧化膜来使用。 
如图8所示，使用光刻胶掩膜20，通过对平面状硅层2进行离子注入等而将As或P等杂质予以导入而形成N+漏极扩散层3。此处，是将柱状硅层上部的氮化膜18作为防止杂质往柱状硅层上部注入用的阻挡来使用。 
如图9所示，相同地将B或BF2等杂质予以导入而形成P+漏极扩散层4。以在其后的热处理后使杂质扩散达至埋置氧化膜1的方式，来设定平面状硅层2的膜厚与杂质的注入条件、热处理条件。 
如图10所示，将牺牲氧化膜19除去，露出硅表面。 
如图11所示，以CVD法或ALD法来将HfO2等高介电常数膜(High-k膜)7以1至5nm左右的厚度予以成膜以作为栅极绝缘膜。 
如图12所示，将TiN或TaN等栅极导电膜80以10至60nm左右的厚度予以成膜以作为栅极导电膜。 
如图13所示，将氧化硅膜21予以成膜而将柱状硅层间予以埋没。 
如图14所示，以CMP(chemical mechanical polishing；化学机械研磨)对氧化硅膜21、柱状硅层上部的栅极导电膜、高介电常数膜(High-k膜)进行研磨，将栅极顶面予以平坦化。通过以CMP来将栅极上部予以平坦化，便能够实现良好的栅极形状，且能够抑制栅极长度的差异。当进行CMP时，是将柱状硅层上部的氮化膜18作为CMP的阻挡来使用。通过将氮化膜18作为CMP阻挡来使用，便能够以绝佳重现性来控制CMP研磨量。还有，关于CMP的阻挡膜，除了氮化硅膜之外，只要发挥作为CMP的阻挡膜的作用，也能够使用其他的膜，且也能够将如此的膜预先成膜于SOI层2a上。 
如图15所示，为了决定栅极长度，对栅极导电膜80及氧化硅膜21进行回蚀(etch-back)而形成栅极电极(8、8a、8b)。此处是使用以尽可能相同的蚀刻率来对栅极导电膜80与氧化硅膜21进行蚀刻、并且对氮化膜18可取得高选择比的蚀刻条件。通过以相同的蚀刻率来对栅极导电膜80与氧化硅膜21进行蚀刻，便能够抑制两者的顶面段差，因此，在下个步骤之后的氮化硅膜侧壁23的形成变得容易。 
如图16所示，将氮化硅膜22予以成膜。 
如图17所示，将氮化硅膜22进行回蚀，而于金属栅极的上部形成氮化 硅膜侧壁23。此处，是以残留在栅极上的氮化硅膜侧壁23刚好覆盖栅极的方式来设定氮化硅膜成膜量与回蚀量。由于被该氮化膜侧壁所覆盖部分的栅极在蚀刻时受到保护，因此能够自对准地以所期望的膜厚形成栅极电极，而能够缩小占有面积及降低栅极与扩散层间的寄生电容。还有，关于侧壁用的保护膜，此处虽然是使用氮化硅膜，但除此之外，只要为发挥作为侧壁用的保护膜的作用的保护膜，也能够使用例如像是氧化硅膜等。 
如图18所示，在以湿蚀刻将残存于金属栅极上的氧化硅膜21予以去除后，涂布光刻胶或多层光刻胶，以光刻作业来通过光刻胶24形成配线图案。 
如图19所示，使用光刻胶掩膜，以反应性离子蚀刻对栅极底部及栅极下的高介电常数膜(High-k膜)进行蚀刻。借此而形成栅极配线(8c、8d)。如上所述，使用于柱状硅层的上部形成有属于硬掩膜的氮化硅膜的构造，并依序进行：以CMP将栅极顶面予以平坦化的步骤、决定栅极长度用的蚀刻、栅极电极保护用的氮化膜侧壁的形成、栅极配线的图案化、及形成栅极配线用的蚀刻，借此，便能够形成具有良好的栅极形状且尺寸差异小的栅极，并且能够自由地形成栅极配线。此外，由于能够自对准地控制栅极电极的膜厚，因此能够缩小占有面积及削减栅极与扩散层间的寄生电阻。 
如图20所示，以湿处理将柱状硅层上部的氮化硅膜18及氮化膜侧壁23去除。 
如图21所示，将氮化硅膜25以10至50nm左右的膜厚成膜。 
如图22所示，对氮化膜25进行回蚀而使源极扩散层区域(9、10a、10b)的顶面及漏极扩散层区域(3、4)表面露出，成为以氮化膜25覆盖柱状硅层的侧壁及栅极侧壁的构造。通过如此的构造，由于高介电常数膜(High-k膜)7是由上述氮化膜25所覆盖，因此能够防止后段步骤中对高介电常数膜(High-k膜)7的湿处理所造成的损伤、与杂质注入所造成的损伤。此处，若氮化膜的膜厚过薄，则无法完全地防止对高介电常数膜(High-k膜)7造成的损伤，若膜厚过厚，则占有面积会增加达有形成于栅极侧壁的膜厚份，因此，必须选择最适当的膜厚。还有，关于保护膜，此处虽然是使用氮化硅膜，但除此之外，只要为发挥作为保护膜的作用的保护膜，也能够使用例如氮化硅膜与氧化硅膜的积层构造的膜。 
如图23所示，进行利用光刻胶20的图案化，以离子注入法等来于柱状 硅层5的上部形成N+源极扩散层9。 
如图24所示，同样地，于柱状硅层(6a、6b)的上部形成P+源极扩散层(10a、10b)。 
如图25所示，以10至50nm左右的膜厚来形成保护未进行硅化物化之处用的氧化硅膜30。 
如图26所示，以光刻作业对光刻胶40进行图案化而于形成硅化物的N+扩散层与P+扩散层的交界区域形成沟图案。 
如图27所示，对通过光刻胶而形成的沟底部的氧化硅膜30进行蚀刻而露出漏极扩散层表面。 
如图28所示，溅镀Ni或Co等金属膜，且施以热处理，借此，将去除了氧化膜之处予以硅化物化，并将未反应的金属膜去除，借此形成N+扩散层与P+扩散层的交界附近的硅化物层11。 
如图29所示，以湿蚀刻将覆盖表面的氧化膜30去除。 
如图30所示，将内衬(liner)氮化硅膜13予以成膜，接着将氧化硅膜14予以成膜，并以CMP将氧化硅膜14予以平坦化。内衬氮化膜13是作为形成接触部时的蚀刻阻挡来使用。 
如图31所示，于平面状硅层上的源极扩散层、栅极上、柱状硅层上部的漏极扩散层上形成接触部(15、16、16a、16b、17a、17b)。 
在本实施例中，为了在平面状硅层2上将N+扩散层与P+扩散层直接连接，而将N+扩散层与P+扩散层的交界附近进行了硅化物化，但通常在接触部的底部由于形成有属于接触部的阻障金属(barrier metal)的一部分的由Ti与Si反应生成的TiSi层等硅化物层，因此当一定要在N+扩散层与P+扩散层的交界上形成接触部时，能够通过形成于接触部底部的硅化物层来进行平面状硅层2上的N+扩散层与P+扩散层的直接连接，因此，即使不形成硅化物层11也可。 
在本实施形态中，由于栅极电极自对准地形成于柱状硅层的周围达有所期望的膜厚，因此，能够将具有相异栅极电极的柱状硅层彼此密集地配置，而能够缩小电路的占有面积。此外，由于能够构筑具有足够制程余裕度的制程以形成栅极配线，因此至今为止在SGT中被作为课题的栅极配线的形成便变得容易。 
在本实施例所示的反相器电路中，与为现有技术例的图128(c)及(d)相同地，将输出电位Vout1形成于衬底侧，但由于在电路内不需要形成元件隔离，因此能够缩小电路占有面积。此外，在现有技术例的图128(c)及(d)中，因硅化物的耐热性问题而难以稳定地进行制造，而在本实施例中，由于通过在形成晶体管后再将硅化物层11形成于平面状硅层2上而使N+扩散层3与P+扩散层4连接，因此，没有硅化物的耐热性问题。 
在本实施例所示的反相器电路中，由于元件隔离是通过将平面状硅层2予以蚀刻而在埋置氧化膜层1上予以隔离来形成，因此，能够容易地将由光刻所决定的最小加工尺寸宽度的元件隔离予以形成。所以，若使用本发明的SGT构造，能够以最小尺寸间隔来配置各电路，因此，晶片面积缩小的效果大。 
此外，在本实施例中，于形成于平面状硅层的漏极扩散层上形成硅化物层，漏极扩散层的电阻会降低，因此，漏极扩散层所导致的寄生电阻的影响会变小。故能够削减往漏极扩散层上的接触部数、或将漏极扩散层作为配线层来使用等，布局设计的自由度因此变得更大。 
当平面状硅层2过厚时，则在栅极配线的蚀刻时，平面状硅层2的端部的与埋置氧化膜层1的段差会变大，而难以将栅极配线蚀刻成所期望的形状及尺寸。因此，平面状硅层2的膜厚尽可能愈小愈好。 
此外，在本实施例的构造中，漏极扩散层上的硅化物层11并未到达平面状硅层2的底部。这是由于因为漏极扩散层(3、4)与硅化物层11的界面电阻为源极漏极寄生电阻的主要成因之一，故将漏极扩散层与硅化物层的界面面积尽量地予以增加。 
为了将栅极配线稳定地予以蚀刻成所期望的形状及尺寸，平面状硅层2的膜厚优选形成为比100nm薄，而为了既确保硅化物与扩散层界面面积又使栅极加工易于进行，平面状硅层2的膜厚更优选为20至40nm。 
一般而言，硅化物层11的膜厚为10nm至30nm左右，但为了确实地确保漏极扩散层与硅化物层的界面面积，优选为10nm至20nm。 
栅极电极及配线的膜厚尽量愈小愈好以缩小SGT的集成电路的占有面积，但为了使栅极配线的膜电阻不会造成对电路的阻碍，最少要有10nm左右的膜厚。因此，栅极配线膜厚优选为10nm至50nm左右，而为了形成高 密度的SGT的集成电路，更优选为10nm至30nm。 
上述的构造，是漏极扩散层上的硅化物层11未到达平面状硅层2的底部，但也能够重视栅极配线曝光时的图案化、与其后的栅极配线蚀刻时的段差部的蚀刻和栅极尺寸的控制的容易性，而设计成如图41、图42所示，将平面状硅层的厚度尽量地缩小(优选为10至30nm)，且将硅化物层211形成至埋置氧化膜的构造。 
[实施例2] 
本实施例是通过在形成于平面状硅层的整面漏极扩散层、及柱状硅层上部的源极扩散层具有形成硅化物层的构造的SGT来构成CMOS反相器的实施例。通过于形成于平面状硅层的整面漏极扩散层形成硅化物层，便能够降低漏极扩散层的寄生电阻。此外，通过于柱状硅层上部的源极扩散层形成硅化物层，便能够降低源极扩散层的寄生电阻。形成于漏极扩散层及源极扩散层的硅化物层能够在同一步骤中自对准地仅形成于漏极扩散层及源极扩散层。 
图32是使用本发明的CMOS反相器的等效电路。以下，针对CMOS反相器的电路操作进行说明。输入信号Vin2施加于属于NMOS的Qn21及属于PMOS的Qp21、Qp22两者的栅极。当Vin2为“1”时，属于NMOS的Qn21会为ON状态，属于PMOS的Qp21、Qp22会为OFF状态，Vout2会为“0”。相反地，当Vin2为“0”时，属于NMOS的Qn21会为OFF状态，属于PMOS的Qp21、Qp22会为ON状态，Vout2会为“1”。如上所述，CMOS反相器以为输出值的Vout2的信号相对于为输入值的Vin2的信号成为相反的值的方式操作。 
图33是使用本发明的COMS反相器的平面图。图34(a)及(b)是图33中的切线A-A′与B-B′的剖面图。以下，参照图33及图34来说明本发明。 
于埋置氧化膜层101之上形成有平面状硅层102，平面状硅层102是由N+漏极扩散层103及P+漏极扩散层104所构成，且于N+漏极扩散层103与P+漏极扩散层104的表面形成有硅化物层111以降低漏极扩散层电阻，且通过该硅化物层111，N+漏极扩散层103与P+漏极扩散层104彼此直接连接。因此，不需要将N+漏极扩散层103与P+漏极扩散层104予以连接用的接触部与元件隔离，故能够缩小反相器的占有面积。此外，由于元件隔离能够仅 以将平面状硅层102予以隔离来形成，因此步骤数少，能够以最小加工尺寸来形成元件隔离。由形成于N+漏极扩散层103的柱状硅层105来形成NMOS晶体管Qn21，且由形成于P+漏极扩散层104的柱状硅层(106a、106b)来形成PMOS晶体管Qp21、Qp22。栅极绝缘膜107是由HfO2等高介电常数膜(High-k膜)以包围柱状硅层(105、106a、106b)的方式来形成，且栅极电极(108、108a、108b)是由TaN或TiN等金属膜以包围栅极绝缘膜的方式来形成。于形成NMOS的柱状硅层105的上部形成有N+源极扩散层109，于形成PMOS的柱状硅层(106a、106b)的上部形成有P+源极扩散层(110a、110b)，且于源极扩散层(109、110a、110b)上形成有硅化物膜112。氮化硅膜113是形成为覆盖该些元件以作为接触阻挡，且于氮化硅膜113上形成有层间氧化硅膜114，且形成有将进行过平坦化的氧化硅膜114予以贯通的接触部(115、116、116a、116b、117a、117b)。还有，通过使氮化硅膜113具有应力来施加应力于柱状硅层的沟道部，而能够使迁移率提升。具体而言，是分别于NMOS上形成有具拉伸应力的氮化硅膜、于PMOS上形成具有压缩应力的氮化硅膜，借此，在NMOS与PMOS中便皆能够使迁移率上升。 
形成于N+漏极扩散层103与P+漏极扩散层104的交界的接触部115通过配线层而连接到输出端子Vout2，且形成于形成Qn21的柱状硅层105的上部的接触部116通过配线层而连接到接地电位Vss2，且形成于形成Qp21、Qp22的柱状硅层(106a、106b)的上部的接触部(116a、116b)通过配线层而连接到电源电位Vcc2，且形成于从包围柱状硅层105的栅极电极开始延伸的栅极配线108c上的接触部117a、及形成于从包围柱状硅层(106a、106b)的栅极电极开始延伸的栅极配线108d上的接触部117b通过配线层而连接到输入端子Vin2，借此，形成反相器。 
上述柱状硅层的沟道部优选未掺杂有杂质、或杂质浓度在1e-17cm-3以下。这是由于若杂质浓度高过上述值，则由杂质在统计上的变动所导致的晶体管特性差异会变大。晶体管的阈值调整能够通过调整栅极材料的工作函数等来进行。还有，高介电常数膜(High-k膜)也可为氧化硅膜或氮化硅膜等，金属栅极电极也可为进行过硅化物化的多晶硅膜。 
优选以使柱状硅层底部的漏极扩散层区域(103、104)形成达至埋置氧化膜101的方式来设定杂质分布，并以当晶体管操作时柱状硅层内部会完全空 乏化的方式来设定柱状硅层的尺寸与杂质浓度。通过如上所述设定漏极扩散层区域(103、104)的杂质分布，则不用取决于操作状态而柱状硅层内部会成为浮体构造，且通过如上述设定柱状硅层的尺寸与杂质浓度，则当晶体管操作时，柱状硅层内部会完全空乏化，因此而缓和柱状硅层内部的电场，而能够提升迁移率。此外，通过使漏极扩散层区域(103、104)的杂质扩散达至埋置氧化膜101，漏极扩散层电容的底面成分会大幅地减少，而能够降低漏极扩散层的总寄生电容。还有，也可以覆盖柱状硅层的底部的方式来扩散杂质。 
通过将往栅极的接触部(117a、117b)予以形成于形成于埋置氧化膜上的栅极配线(108c、108d)上，便能够减少漏极扩散层(103、104)与栅极的对向面积，因此而能够降低栅极-漏极间的寄生电容。在图33的布局中，为了减少栅极配线与漏极扩散层(103、104)的对向面积，而将往栅极配线(108c、108d)的接触部(117a、117b)在NMOS与PMOS中个别形成于埋置氧化膜101上。 
形成于漏极扩散层上的接触部115优选形成于N+扩散层103与P+扩散层104的交界。其理由是由于从N+扩散层与P+扩散层的交界到柱状硅层(105、106a)之间必须设置柱状硅层与注入区域之间的重叠余裕份的距离，而通过在交界上形成接触部，便能够有效地活用该空间。因此，能够缩小反相器电路的占有面积。 
以下，参照图35至图39来说明形成本发明的半导体器件用的制造方法的一例。在各图中，(a)代表平面图，(b)代表A-A′间的剖面图。 
由于到栅极形成后为止是与实施例1的制造步骤相同，因此以下是显示栅极形成后的步骤。 
如图35所示，以10至50nm左右的膜厚来成膜氮化硅膜125。 
如图36所示，对氮化硅膜125进行回蚀而使源极扩散层区域(109、110a、110b)的顶面及漏极扩散层区域(103、104)表面露出，且以氮化膜125覆盖柱状硅层的侧壁及栅极侧壁。借此构造可产生以下的效果。第1，由于栅极电极(108、108a、108b)与柱状硅层上部、及栅极电极(108、108a、108b)与漏极扩散层(103、104)被氮化膜125隔离，因而能够防止由过度形成的硅化物所导致的栅极电极与柱状硅层上部间的短路、及栅极电极与漏极扩散层间的短路。 
第2，通过以氮化膜覆盖柱状硅层上部的侧壁，便能够在图38的硅化物 化步骤中，防止自柱状硅层的侧壁过度地硅化物化。若在柱状硅层上部过度地形成硅化物层，且硅化物层接近于源极扩散层的接合部，则会成为使接合漏电流增加的主要原因，因此，必须控制使硅化物层不会过度地形成。第3，在下一个步骤的离子注入时，由于高介电常数膜(High-k膜)107是由上述氮化膜125所覆盖，因此能够防止后段步骤中对高介电常数膜(High-k膜)107的湿处理所造成的损伤、与杂质注入所造成的损伤。 
所以，由于该保护用的氮化硅膜形成步骤包括防止过度硅化物化与防止损伤的目的，因此，为了防止其一方面的过度硅化物化，也能够在后述的离子注入步骤之后且在源极漏极表面的硅化物化步骤之前进行氮化硅膜的形成步骤。 
当此氮化硅膜125为氧化硅膜时，由于会被洗净、剥离步骤与硅化物前处理所使用的氢氟酸所湿蚀刻掉，因此优选为如氮化硅膜的不会溶于氢氟酸的膜。此外，若氮化硅膜的膜厚过薄，则无法完全地保护高介电常数膜(High-k膜)107，若膜厚过厚，则占有面积会增加达有形成于栅极侧壁的膜厚份。还有，关于保护膜，此处虽然是使用氮化硅膜，但除此之外，只要为发挥作为保护膜的作用的保护膜，也能够使用例如氮化硅膜与氧化硅膜的积层构造的膜。 
如图37所示，进行利用光刻胶的图案化，以离子注入法等来于柱状硅层105的上部形成N+源极扩散层109。同样地，于柱状硅层(106a、106b)的上部形成P+源极扩散层(110a、110b)。 
如图38所示，溅镀Ni或Co等金属膜，且施以热处理，借此将源极漏极表面予以硅化物化，并将未反应的金属膜去除，借此形成漏极扩散层(103、104)上的硅化物层111、及源极扩散层(109、110a、110b)上的硅化物层112。 
如图39所示，将内衬氮化硅膜113予以成膜，接着将氧化硅膜114予以成膜，并以CMP将氧化硅膜114予以平坦化。接着，于平面状硅层上的源极扩散层、栅极上、柱状硅层上部的漏极扩散层上形成接触部(115、116、116a、116b、117a、117b)。此处，内衬氮化膜113是作为形成接触部时的蚀刻阻挡来使用。 
在本实施例中，由于栅极电极自对准地形成于柱状硅层的周围达有所期望的膜厚，因此，能够将具有相异栅极电极的柱状硅层彼此密集地配置，而 能够缩小电路的占有面积。此外，由于能够构筑具有足够制程余裕度的制程以形成栅极配线，因此至今为此在SGT中被作为课题的栅极配线的形成便变得容易。 
此外，在本实施例中，于形成于平面状硅层的整面漏极扩散层上形成硅化物层，漏极扩散层的电阻会显著地降低，因此，漏极扩散层所导致的寄生电阻的影响会变很小。故能够削减往漏极扩散层上的接触部数、或将漏极扩散层作为配线层来使用等，布局设计的自由度因此变得更大。 
[实施例3] 
本实施例是具有形成于柱状硅层上部的接触部在多个柱状硅层被共有的构造的SGT的实施例。 
图43是使用本发明的CMOS反相器的等效电路。由于CMOS反相器的电路操作与实施例2相同，因此在此省略。 
图44是使用本发明的CMOS反相器的平面图。图45(a)及(b)是图44中的切线A-A′与B-B′的剖面图。 
本实施例与实施例2的相异点在于，在本实例中，形成属于PMOS的Qp41、Qp42的相邻接的2个柱状硅层(306a、306b)其上部的源极扩散层是通过共用的长方形接触部316c而连接。具体而言，当相邻接的柱状硅层之间隔比最小接触部尺寸小时，难以在所有的柱状硅层上部形成通常的接触部，而通过此种方法便能容易地形成接触部。由于其余的构成与实施例2的情况相同，因此在此省略。 
[实施例4] 
本实施例是显示通过改变往栅极配线的接触部的形成方法而缩小了CMOS反相器的占有面积的布局。 
图46是显示本实施例的CMOS反相器的平面图。在图46(a)中，将属于NMOS的Qn51与属于PMOS的Qp51、Qp52的栅极408、408a、408b通过栅极配线408e来连接而削减往栅极的接触部数，借此缩小反相器的占有面积。并且，为了降低漏极扩散层与栅极的寄生电容，是以使栅极配线408e形成于埋置氧化膜401上的方式来改变平面状硅层402的形状，以尽量缩小栅极配线408e与平面状硅层402的对向面积。 
在图46(b)中，通过将往栅极的接触部467c形成于栅极配线458e上，更 加缩小反相器的占有面积。 
[实施例5] 
本实施例是关于通过相同的接触部来构成往形成于柱状硅层上部的源极扩散层与栅极电极的连接的SGT，且以E型NMOS反相器为例进行说明。 
图47是使用本发明的E型NMOS反相器的等效电路。以下，针对E型NMOS反相器的操作电路进行说明。属于负载NMOS的QL1的栅极与源极是彼此连接。输入信号Vin6施加于属于驱动NMOS的QD1的栅极。当Vin6为“1”时，属于驱动NMOS的QD1会为ON状态，属于负载NMOS的QL1也为ON状态，然而由于属于驱动NMOS的QD1的驱动能力较大，Vout6会为“0”。相反地，当Vin6为“0”时，属于驱动NMOS的QD1会为OFF状态，属于负载NMOS的QL1会为ON状态，Vout6会为“1”。如上所述，E型NMOS反相器以为输出值的Vout6的信号是相对于为输入值的Vin6的信号成为相反的值的方式操作。 
图48是使用本发明的E型NMOS反相器的平面图的一例。图49(a)及(b)是图48中的切线A-A′与B-B′的剖面图。以下，参照图48及第49来说明本发明。 
于埋置氧化膜层501上形成有平面状硅层502，平面状硅层502是由N+漏极扩散层503所构成，且于N+漏极扩散层503的表面形成有硅化物层511以降低漏极扩散层电阻。由形成于N+漏极扩散层503上的柱状硅层505来形成NMOS驱动晶体管QD1，同样地由形成于N+漏极扩散层503上的柱状硅层506来形成NMOS负载晶体管QL1。栅极绝缘膜507是由HfO2等高介电常数膜(High-k膜)以包围柱状硅层(505、506)的方式来形成，且栅极电极(508a、508b)是由TaN或TiN等金属膜来形成。 
于形成驱动NMOS的柱状硅层505的上部形成有N+源极扩散层509a，于形成负载NMOS的柱状硅层506的上部形成有N+源极扩散层509b。于各源极扩散层上形成有硅化物膜512。氮化硅膜513是形成为覆盖该些元件以作为接触阻挡，且于氮化硅膜513上形成有层间氧化硅膜514，且形成有将进行过平坦化的氧化硅膜514予以贯通的接触部(515、516、517a、527)。 
连接于属于驱动NMOS的QD1的栅极的接触部517a通过配线层而连接于输入端子Vin6，且形成于形成属于驱动NMOS的QD1的柱状硅层505的 上部的接触部516通过配线层而连接于接地电位Vss6，且于属于负载NMOS的QL1的栅极配线508c与柱状硅层上部的源极扩散层509b通过相同的接触部527来通过配线层而连接于电源电位Vcc6。此外，形成于漏极N+扩散层503的接触部515连接输出端子Vout6，借此，形成E型NMOS反相器。 
在上述的例中，于N+漏极扩散层503的表面的整面形成硅化物层511，但硅化物层511也能够形成于N+漏极扩散层503的表面的一部分(驱动晶体管QD1与负载晶体管QL1之间)。 
由于形成本实施例的半导体器件用的制造方法与实施例1、2相同，因此在此省略。 
在本实施例中，是将往从属于负载NMOS的QL1的栅极电极开始延伸的栅极配线508c与柱状硅层上部的源极扩散层509b的接触部通过相同的共用接触部527来形成。因此，能够削减接触部数，而能够缩小反相器等的面积。 
此外，在本实施例中，于形成于平面状硅层的漏极扩散层上形成硅化物层，漏极扩散层的电阻会降低，因此，漏极扩散层所导致的寄生电阻的影响会变小。故能够削减往漏极扩散层上的接触部数、或将漏极扩散层作为配线层来使用等，布局设计的自由度因此变得更大。 
还有，在本实施例中，虽然是例举往E型NMOS反相器中的栅极配线与源极扩散层的共用接触部的例子，但上述的共用接触部并非仅限使用于E型NMOS反相器，也能够使用于使用通常CMOS的电路中。 
[实施例6] 
本实施例是关于通过相同的接触部来构成往形成于柱状硅层底部的漏极扩散层与栅极电极的连接的SGT，且以D型NMOS反相器为例进行说明。 
图50是使用本发明的D型NMOS反相器的等效电路。以下，针对D型NMOS反相器的操作电路进行说明。属于负载NMOS的QL2是耗尽(depletion)型的晶体管，其漏极与栅极彼此连接。输入信号Vin7施加于属于驱动NMOS的QD2的栅极。当Vin7为“1”时，属于驱动NMOS的QD2会为ON状态，属于负载NMOS的QL2也为ON状态，然而由于属于驱动NMOS的QD2的驱动能力较大，Vout7会为“0”。相反地，当Vin7为“0”时，属于驱动NMOS的QD2会为OFF状态，属于负载NMOS的QL2会为ON状态，Vout7会为“1”。如上所述，D型NMOS反相器以为输出值的Vout7的信号是相对于为输入值 的Vin7的信号成为相反的值的方式操作。 
图51是使用本发明的D型NMOS反相器的平面图的一例。图52(a)及(b)是图51中的切线A-A′与B-B′的剖面图。以下，参照图51及第52来说明本发明。 
于埋置氧化膜层601上形成有平面状硅层602，平面状硅层602是由N+漏极扩散层603所构成，且于N+漏极扩散层603的表面形成有硅化物层611以降低漏极扩散层电阻。由形成于N+漏极扩散层603上的柱状硅层605来形成NMOS驱动晶体管QD2，同样地由形成于N+漏极扩散层603上的柱状硅层606来形成NMOS负载晶体管QL2。栅极绝缘膜607是由HfO2等高介电常数膜(High-k膜)以包围柱状硅层(605、606)的方式来形成，且栅极电极(608a、608b)是由TaN或TiN等金属膜以包围栅极绝缘膜607的方式来形成。于形成驱动NMOS的柱状硅层605的上部形成有N+源极扩散层609a，于形成负载NMOS的柱状硅层606的上部形成有N+源极扩散层609b。于各源极扩散层上形成有硅化物膜612。氮化硅膜613是形成为覆盖该些元件以作为接触阻挡，且于氮化硅膜613上形成有层间氧化硅膜614，且形成有将进行过平坦化的氧化硅膜614予以贯通的接触部(616、616a、617a、628)。 
连接于属于驱动NMOS的QD2的栅极的接触部617a通过配线层而连接于输入端子Vin7，且形成于形成属于驱动NMOS的QD2的柱状硅层605的上部的接触部616通过配线层而连接于接地电位Vss7，且于属于负载NMOS的QL2的栅极配线608c与漏极扩散层603通过相同的接触部628而连接于输出端子Vout7。此外，形成于形成驱动NMOS的柱状硅层上部的N+源极扩散层609b的接触部616a连接电源电位Vcc7，借此，形成D型NMOS反相器。 
在上述的例中，于N+漏极扩散层603的表面的整面形成硅化物层611，但硅化物层611也能够形成于N+漏极扩散层603的表面的一部分(驱动晶体管QD2与负载晶体管QL2之间)。 
由于形成本实施例的半导体器件用的制造方法与实施例1、2相同，因此在此省略。 
在本实施例中，是将往从属于负载NMOS的QL2的栅极电极开始延伸的栅极配线608c与漏极扩散层603的接触部通过相同的共用接触部628来形 成。因此，能够削减接触部数，而能够缩小反相器等的面积。 
此外，在本实施例中，于形成于平面状硅层的漏极扩散层上形成硅化物层，漏极扩散层的电阻会降低，因此，漏极扩散层所导致的寄生电阻的影响会变小。故能够削减往漏极扩散层上的接触部数、或将漏极扩散层作为配线层来使用等，布局设计的自由度因此变得更大。 
还有，在本实施例中，虽然是例举往D型NMOS反相器中的栅极配线与漏极扩散层的共用接触部的例子，但上述的共用接触部并非仅限使用于D型NMOS反相器，也能够使用于使用通常CMOS的电路中。 
[实施例7] 
本实施例是显示关于能够将栅极形成步骤予以简略化的实施例。 
图53是使用本发明的CMOS反相器的等效电路。由于CMOS正反器的电路操作与实施例2相同，因此在此省略。 
图54是使用本发明的CMOS反相器的平面图。图55(a)及(b)是图54中的切线A-A′与B-B′的剖面图。本实施例的特征在于，包围柱状硅层的栅极电极(708、708a、708b)与从该些栅极电极延伸的栅极配线(708c、708d)其顶面的高度相同。即，栅极电极与栅极配线是一体地形成，且该一体地形成的栅极电极及栅极配线的顶面整面是形成为平行于衬底的面。在本实施形态中，能够减少栅极形成步骤中的制造步骤数，而使在制造时的栅极配线的形成变得容易。以下，参照图54及图55来说明本发明。 
于埋置氧化膜层701之上形成有平面状硅层702，平面状硅层702是由N+漏极扩散层703及P+漏极扩散层704所构成，且于N+漏极扩散层703与P+漏极扩散层704的表面形成有硅化物层711以降低漏极扩散层电阻，且通过该硅化物层711，N+漏极扩散层703与P+漏极扩散层704彼此直接连接。因此，不需要将N+漏极扩散层703与P+漏极扩散层704予以连接用的接触部与元件隔离，故能够缩小反相器的占有面积。此外，由于元件隔离能够仅以将平面状硅层702予以隔离来形成，因此步骤数少，能够以最小加工尺寸来形成元件隔离。由形成于N+漏极扩散层703的柱状硅层705来形成NMOS晶体管Qn81，且由形成于P+漏极扩散层704的柱状硅层(706a、706b)来形成PMOS晶体管Qp81、Qp82。栅极绝缘膜707是由HfO2等高介电常数膜(High-k膜)以包围柱状硅层(705、706a、706b)的方式来形成，且栅极电极(708、 708a、708b)是由TaN或TiN等金属膜以包围栅极绝缘膜的方式来形成。于形成NMOS的柱状硅层705的上部形成有N+源极扩散层709，于形成PMOS的柱状硅层(706a、706b)的上部形成有P+源极扩散层(710a、710b)，且于源极扩散层(709、710a、710b)上形成有硅化物膜712。氮化硅膜713是形成为覆盖该些元件以作为接触阻挡，且于氮化硅膜713上形成有层间氧化硅膜714，且形成有将进行过平坦化的氧化硅膜714予以贯通的接触部(715、716、716a、716b、717a、717b)。还有，通过使氮化硅膜713具有应力来增加应力于柱状硅层的沟道部，而能够使迁移率提升。具体而言，分别于NMOS上形成有具拉伸应力的氮化硅膜、于PMOS上形成具有压缩应力的氮化硅膜，借此，在NMOS与PMOS中便皆能够使迁移率上升。 
形成于N+漏极扩散层703与P+漏极扩散层704的交界的接触部715通过配线层而连接到输出端子Vout8，且形成于形成Qn81的柱状硅层705的上部的接触部716通过配线层而连接到接地电位Vss8，且形成于形成Qp81、Qp82的柱状硅层(706a、706b)的上部的接触部(716a、716b)通过配线层而连接到电源电位Vcc8，且形成于从包围柱状硅层705的栅极电极开始延伸的栅极配线708c上的接触部717a、及形成于从包围柱状硅层(706a、706b)的栅极电极开始延伸的栅极配线708d上的接触部717b通过配线层而连接到输入端子Vin8，借此，形成反相器。 
以下，参照图56至图69来说明形成本发明的半导体器件用的制造方法的一例。在各图中，(a)代表平面图，(b)代表A-A′间的剖面图。 
由于到栅极绝缘膜的成膜步骤为止与实施例2的制造步骤相同，因此以下是显示始于栅极导电膜的成膜步骤的步骤。 
如图56所示，在以CVD法或ALD法来将HfO2等高介电常数膜(High-k膜)707以1至5nm左右的厚度予以成膜以作为栅极绝缘膜后，再将TiN或TaN等金属膜729以100至400nm左右的厚度予以成膜以作为栅极导电膜。在成膜时，能够在要求披覆性的初期阶段以CVD法或ALD法来进行成膜，之后再以成膜率较快的溅镀法来进行成膜，借此便能够有效率地进行成膜。 
如图57所示，以CMP将栅极导电膜729予以平坦化。通过以CMP来将栅极上部予以平坦化，便能够实现良好的栅极形状，且能够抑制栅极长度的差异。此外，是以柱状硅层上部的氮化膜718来阻挡CMP。通过将氮化膜 718作为CMP阻挡来使用，便能够以绝佳重现性来控制CMP研磨量。还有，关于CMP的阻挡膜，除了氮化硅膜之外，只要为发挥作为CMP的阻挡膜的作用，也能够使用其他的膜。 
如图58所示，为了决定栅极长度，对栅极导电膜729进行回蚀。 
如图59所示，将氮化硅膜722予以成膜。 
如图60所示，将氮化硅膜722进行回蚀，而于金属栅极的上部形成氮化硅膜侧壁723。通过形成此氮化硅膜侧壁，便能够自对准地将残留在栅极上的氮化硅膜侧壁723的膜厚份的栅极电极形成于柱状硅层的周围，因此，调整氮化硅膜723膜厚与回蚀量以形成所期望的栅极电极膜厚。还有，关于侧壁用的保护膜，此处虽然是使用氮化硅膜，但除此之外，只要为发挥作为侧壁用的保护膜的作用的保护膜，也能够使用例如像是氧化硅膜等。 
如图61所示，涂布光刻胶或多层光刻胶，以光刻作业来通过光刻胶724形成配线图案。 
如图62所示，使用光刻胶掩膜，以反应性离子蚀刻对栅极底部及栅极下的高介电常数膜(High-k膜)进行蚀刻。借此而形成栅极电极(708、708a、708b)及栅极配线(708c、708d)。 
如图63所示，以湿处理将柱状硅层上部的氮化硅膜718及氮化膜侧壁723去除。 
如图64所示，将氮化硅膜725以10至50nm左右的膜厚成膜。 
如图65所示，对氮化硅膜725进行回蚀而使柱状硅层顶面及平面状硅层顶面露出，成为以氮化硅膜725覆盖柱状硅层上部的侧壁及栅极侧壁的构造。通过如此的构造，可产生以下效果。 
第1，由于栅极电极(708、708a、708b)与柱状硅层上部、及栅极电极(708、708a、708b)与漏极扩散层(703、704)被氮化硅膜725隔离，因而能够防止因过度形成的硅化物所导致的栅极电极与柱状硅层上部间的短路、及栅极电极与漏极扩散层间的短路。第2，通过以氮化膜覆盖柱状硅层上部的侧壁，便能够在图67的硅化物化步骤中，防止自柱状硅层的侧壁过度地硅化物化。若在柱状硅层上部过度地形成硅化物层，且硅化物层接近于源极扩散层的接合部，则会成为使接合漏电流增加的主要原因，因此，必须控制使硅化物层不会过度地形成。第3，在下一个步骤的离子注入时，由于高介电常数膜 (High-k膜)707是由上述氮化硅膜725所覆盖，因此能够防止后段步骤中对高介电常数膜(High-k膜)707的湿处理所造成的损伤、与杂质注入所造成的损伤。 
此外，当此氮化硅膜725为氧化硅膜时，由于会因洗净、剥离步骤与硅化物前处理所使用的氢氟酸而被湿蚀刻掉，因此优选为如氮化硅膜的不会溶于氢氟酸的膜。此外，若氮化硅膜的膜厚过薄，则无法完全地保护高介电常数膜(High-k膜)，若膜厚过厚，则占有面积会增加达有形成于栅极侧壁的膜厚份。还有，关于保护膜，此处虽然是使用氮化硅膜，但除此之外，只要为发挥作为保护膜的作用的保护膜，也能够使用例如氮化硅膜与氧化硅膜的积层构造的膜。 
如图66所示，以离子注入法等来于柱状硅层705的上部形成N+源极扩散层709。同样地于柱状硅层(706a、706b)的上部形成P+源极扩散层(710a、710b)。 
如图67所示，溅镀Ni或Co等金属膜，且施以热处理，借此，将源极漏极表面予以硅化物化，并将未反应的金属膜去除，借此而形成漏极扩散层(703、704)上的硅化物层711、及源极扩散层(709、710a、710b)上的硅化物层712。 
如图68所示，将内衬氮化硅膜713予以成膜，接着将氧化硅膜714予以成膜，并以CMP将氧化硅膜予以平坦化。内衬氮化膜是作为形成接触部时的蚀刻阻挡来使用。 
如图69所示，于平面状硅层上的源极扩散层、栅极上、柱状硅层上部的漏极扩散层上形成接触部(715、716、716a、716b、717a、717b)。 
如上所述，在本实施例中，能够减少栅极形成步骤中的制造步骤数，而使在制造时的栅极配线的形成变得容易。 
[实施例8] 
本实施例是显示关于降低栅极电极及栅极配线与柱状硅层底部的漏极扩散层间的寄生电容的SGT的实施例。 
图70是使用本发明的CMOS反相器的等效电路。由于CMOS反相器的电路操作与实施例2相同，因此在此省略。 
图71是使用本发明的CMOS反相器的平面图。图72(a)及(b)是图71 中的切线A-A′与B-B′的剖面图。本实施例的特征在于，于栅极电极(808、808a、808b)、栅极配线(808c、808d)与漏极扩散层(803、804)之间存在有氧化硅膜820。通过此种构造，由于栅极电极、栅极配线与漏极扩散层间的绝缘膜变厚，因此，栅极与漏极扩散层的寄生电容便减少。具体而言，当使用高介电常数膜(High-k膜)作为栅极绝缘膜时，由于高介电常数膜(High-k膜)的相对介电系数大而使得栅极与漏极扩散层间的寄生电容变大。因此，通过将相对介电系数比高介电常数膜(High-k膜)小的氧化硅膜插入至栅极配线与漏极扩散层间，便能够将寄生电容大幅地降低。以下，参照图71及图72说明本发明。 
于埋置氧化膜层801之上形成有平面状硅层802，平面状硅层802是由N+漏极扩散层803及P+漏极扩散层804所构成，且于N+漏极扩散层803与P+漏极扩散层804的表面形成有硅化物层811以降低漏极扩散层电阻，且通过该硅化物层811，N+漏极扩散层803与P+漏极扩散层804彼此直接连接。因此，不需要将N+漏极扩散层803与P+漏极扩散层804予以连接用的接触部与元件隔离，故能够缩小反相器的占有面积。此外，由于元件隔离能够仅以将平面状硅层802予以隔离来形成，因此步骤数少，能够以最小加工尺寸来形成元件隔离。由形成于N+漏极扩散层803上的柱状硅层805来形成NMOS晶体管Qn91，且由形成于P+漏极扩散层804上的柱状硅层(806a、806b)来形成PMOS晶体管Qp91、Qp92。栅极绝缘膜807是由HfO2等高介电常数膜(High-k膜)以包围柱状硅层(805、806a、806b)的方式来形成，且栅极电极(808、808a、808b)是由TaN或TiN等金属膜以包围栅极绝缘膜的方式来形成。由于在栅极电极与漏极扩散层间存在有氧化硅膜820，因此能够降低栅极与漏极扩散层间的寄生电容。于形成NMOS的柱状硅层805的上部形成有N+源极扩散层809，于形成PMOS的柱状硅层(806a、806b)的上部形成有P+源极扩散层(810a、810b)，且于源极扩散层(809、810a、810b)上形成有硅化物膜812。氮化硅膜813是形成为覆盖该些元件以作为接触阻挡，且于氮化硅膜813上形成有层间氧化硅膜814，且形成有将进行过平坦化的氧化硅膜814予以贯通的接触部(815、816、816a、816b、817a、817b)。还有，通过使氮化硅膜813具有应力来施加应力于柱状硅层的沟道部，而能够使迁移率提升。具体而言，分别于NMOS上形成具有拉伸应力的氮化硅膜、于PMOS上形成具有压缩应力的氮化硅膜，借此，在NMOS与PMOS中便皆能够使迁移率上升。
形成于N+漏极扩散层803与P+漏极扩散层804的交界的接触部815通过配线层而连接到输出端子Vout9，且形成于形成Qn91的柱状硅层805的上部的接触部816通过配线层而连接到接地电位Vss9，且形成于形成Qp91、Qp92的柱状硅层(806a、806b)的上部的接触部(816a、816b)通过配线层而连接到电源电位Vcc9，且形成于从包围柱状硅层805的栅极电极开始延伸的栅极配线808c上的接触部817a、及形成于从包围柱状硅层(806a、806b)的栅极电极开始延伸的栅极配线808d上的接触部817b通过配线层而连接到输入端子Vin9，借此，形成反相器。 
以下，参照图73至图90来说明形成本发明的半导体器件用的制造方法的一例。在各图中，(a)代表平面图，(b)代表A-A′间的剖面图。 
由于到柱状硅层的牺牲氧化步骤为止与实施例1的制造步骤相同，因此以下是显示牺牲氧化步骤以后的步骤。 
如图73所示，对柱状硅层进行牺牲氧化，将作为沟道部的柱状硅层表面予以平坦化。牺牲氧化膜819也能够作为杂质注入时的穿通氧化膜来使用。 
如图74所示，使用光刻胶掩膜，通过离子注入等将As或P等杂质予以导入而形成N+漏极扩散层803，且将B或BF2等杂质予以导入而形成P+漏极扩散层804。此处，是将柱状硅层上部的氮化硅膜818作为防止杂质往柱状硅层上部注入用的阻挡来使用。在其后的热处理后，以使杂质扩散达至埋置氧化膜801、并使杂质扩散达至柱状硅层的下部的方式来设定注入条件及热处理条件。 
如图75所示，将氧化硅膜820以200至500nm左右的膜厚予以成膜而将柱状硅层间予以埋没。 
如图76所示，以CMP将氧化硅膜820予以平坦化，且以氮化硅膜818来阻挡CMP。通过将氮化硅膜818作为CMP阻挡来使用，便能够以绝佳重现性来控制CMP研磨量。还有，关于CMP的阻挡膜，除了氮化硅膜之外，只要发挥作为CMP的阻挡膜的作用，也能够使用其他的膜。 
如图77所示，对氧化硅膜820进行回蚀而将作为柱状硅层的沟道的部分予以露出。此处，仅将氧化硅膜820留有5至50nm左右的厚度于漏极扩散层(803、804)之上。 
如图78所示，以CVD法或ALD法来将HfO2等高介电常数膜(High-k膜)807以1至5nm左右的厚度予以成膜以作为栅极绝缘膜。之后，将TiN或TaN等金属膜880以10至60nm左右的厚度予以成膜以作为栅极导电膜。由于栅极导电膜808与漏极扩散层(803、804)之间插入有相对介电系数比栅极绝缘膜807小的氧化硅膜820，因此两者的寄生电容会变得较小。 
如图79所示，将氧化硅膜821予以成膜而将柱状硅层间予以埋没。 
如图80所示，以CMP对氧化硅膜821、柱状硅层上部的栅极导电膜、高介电常数膜(High-k膜)进行研磨，将栅极顶面予以平坦化。通过以CMP来将栅极上部予以平坦化，便能够实现良好的栅极形状，且能够抑制栅极长度的差异。当进行CMP时，是将柱状硅层上部的氮化硅膜818作为CMP的阻挡来使用。通过将氮化硅膜818作为CMP阻挡来使用，便能够以绝佳重现性来控制CMP研磨量。还有，关于CMP的阻挡膜，除了氮化硅膜之外，只要发挥作为CMP的阻挡膜的作用，也能够使用其他的膜。 
如图81所示，为了决定栅极长度，对栅极导电膜及氧化硅膜821进行回蚀而形成栅极导电膜(808、808a、808b)。此处，尽量以相同的蚀刻率来对栅极导电膜(808、808a、808b)与氧化硅膜821进行蚀刻，并且对氮化硅膜818使用可取得高选择比的蚀刻条件。通过以相同的蚀刻率来对栅极导电膜(808、808a、808b)与氧化硅膜821进行蚀刻，便能够抑制两者的顶面段差，因此，在下个步骤之后的氮化硅膜侧壁的形成变得容易。 
如图82所示，将氮化硅膜822予以成膜。 
如图83所示，将氮化硅膜822进行回蚀，而于金属栅极的上部形成氮化硅膜侧壁823。此处，是以残留在栅极上的氮化硅膜侧壁823刚好覆盖栅极的方式来设定氮化硅膜成膜量与回蚀量。由于被该氮化硅膜侧壁所覆盖部分的栅极在回蚀时受到保护，因此能够自对准地以所期望的膜厚形成栅极电极，而能够缩小占有面积及降低栅极与扩散层间的寄生电容。还有，关于侧壁用的保护膜，此处虽然是使用氮化硅膜，但除此之外，只要为发挥作为侧壁用的保护膜的作用的保护膜，也能够使用例如像是氧化硅膜等。 
如图84所示，在以湿蚀刻将残存于金属栅极上的氧化硅膜821予以去除后，涂布光刻胶或多层光刻胶，以光刻作业来通过光刻胶824形成配线图 案。 
如图85所示，使用光刻胶掩膜，以反应性离子蚀刻对栅极底部及栅极下的高介电常数膜(High-k膜)、氧化硅膜进行蚀刻。借此而形成栅极电极(808、808a、808b)及栅极配线(808c、808d)。 
如图86所示，以湿处理将柱状硅层上部的氮化硅膜818及氮化硅膜侧壁823去除。 
如图87所示，将氮化硅膜825以10至50nm左右的膜厚成膜。 
如图88所示，对氮化硅膜825进行回蚀而使柱状硅层顶面及平面状硅层顶面露出，成为以氮化硅膜825覆盖柱状硅层上部的侧壁及栅极侧壁的构造。通过如此的构造，可产生以下效果。第1，由于栅极电极(808、808a、808b)与柱状硅层上部被氮化硅膜825隔离，因而能够防止因过度形成的硅化物所导致的栅极电极与柱状硅层上部间的短路、及栅极电极与漏极扩散层间的短路。 
第2，通过以氮化硅膜覆盖柱状硅层上部的侧壁，便能够在图89的硅化物化步骤中，防止自柱状硅层的侧壁过度地硅化物化。若在柱状硅层上部过度地形成硅化物层，且硅化物层接近于源极扩散层的接合部，则会成为使接合漏电流增加的主要原因，因此，必须控制使硅化物层不会过度地形成。第3，在下一个步骤的离子注入时，由于高介电常数膜(High-k膜)807是由上述氮化硅膜825所覆盖，因此能够防止后段步骤中对高介电常数膜(High-k膜)的湿处理所造成的损伤、与杂质注入所造成的损伤。 
此外，当此氮化硅膜825为氧化硅膜时，由于会因洗净、剥离步骤与硅化物前处理所使用的氢氟酸而被湿蚀刻掉，因此优选为如氮化硅膜的不会溶于氢氟酸的膜。此外，若氮化硅膜的膜厚过薄，则无法完全地保护高介电常数膜(High-k膜)807，若膜厚过厚，则占有面积会增加达有形成于栅极侧壁的膜厚份。还有，关于保护膜，此处虽然是使用氮化硅膜，但除此之外，只要为发挥作为保护膜的作用的保护膜，也能够使用例如氮化硅膜与氧化硅膜的积层构造的膜。 
如图89所示，以离子注入法等来于柱状硅层805的上部形成N+源极扩散层809。同样地于柱状硅层(806a、806b)的上部形成P+源极扩散层(810a、810b)。接着，溅镀Ni或Co等金属膜，且施以热处理，借此，将源极漏极表面予以硅化物化，并将未反应的金属膜去除，借此形成漏极扩散层上的硅化物层811、及源极扩散层上的硅化物层812。
如图90所示，将内衬氮化硅膜813予以成膜，接着将氧化硅膜814予以成膜，并以CMP将氧化硅膜予以平坦化。接着，于平面状硅层上的漏极扩散层、栅极上、柱状硅层上部的源极扩散层上形成接触部(815、816、816a、816b、817a、817b)。 
在本实施例中，除了在上述实施例所说明过的效果外，通过将绝缘膜插入至栅极绝缘膜与漏极扩散层间而使栅极电极、栅极配线与漏极扩散层间的绝缘膜变厚，因此，栅极与漏极扩散层的寄生电容便减少。具体而言，将氧化硅膜等相对介电系数比较低的绝缘膜插入至栅极绝缘膜与漏极扩散层间，借此便能够将寄生电容大幅地降低。 
[实施例9] 
本实施例是显示关于同时进行实施例7的将栅极形成步骤予以简化、与实施例8的降低栅极配线与柱状硅层底部的漏极扩散层间的寄生电容的SGT构造的实施例。 
图91是使用本发明的CMOS反相器的等效电路。由于CMOS正反器的电路操作与实施例2相同，因此在此省略。 
图92是使用本发明的CMOS反相器的平面图。图93(a)及(b)是图92中的切线A-A′与B-B′的剖面图。本实施例的特征在于，包围柱状硅层的栅极电极(908、908a、908b)与从该些栅极电极延伸的栅极配线(908c、908d)其顶面的高度相同。即，栅极电极与栅极配线是一体地形成，且该一体地形成的栅极电极及栅极配线的顶面整面是形成为平行于衬底的面，且栅极电极(908、908a、908b)、栅极配线(908c、908d)与漏极扩散层(903、904)之间存在有氧化硅膜等绝缘膜920。 
本实例所示的CMOS反相器能够如使用以下所示的制造方法来形成。 
首先，如实施例8的制造方法(图73至图77)所示，在形成柱状硅层后，将氧化硅膜予以成膜以埋没柱状硅层，接着，以CMP将氧化硅膜予以平坦化，接着再将氧化硅膜进行回蚀，借此而将氧化硅膜形成于漏极扩散层达所期望的厚度。 
接着，与如实施例7的制造方法(图56至图69)所示相同地形成栅极电极构造，在形成柱状硅层后将栅极导电膜予以成膜以埋没柱状硅层，接着以CMP将栅极导电膜予以平坦化，接着再对栅极导电膜进行回蚀，接着将用以决定栅极电极膜厚的氮化硅膜予以成膜及进行回蚀而形成用以使栅极电极自对准地形成的氮化硅膜侧壁，接着进行栅极配线图案的光刻及蚀刻，借此一体地形成栅极电极与从栅极电极延伸的栅极配线，且该经一体地形成的栅极电极及栅极配线的顶面整面是形成于平行于衬底的面。再接着，形成用以保护柱状硅层的侧壁的氮化硅膜，接着形成柱状硅层上部的扩散层，接着形成硅化物层于平面状硅层表面及柱状硅层上部，接着形成接触部。 
在本实施例中，能够减少栅极形成步骤中的制造步骤数，而使在制造时的栅极配线的形成变得容易。并且，通过将绝缘膜插入至栅极绝缘膜与漏极扩散层间而使栅极电极、栅极配线与漏极扩散层间的绝缘膜变厚，因此，栅极与漏极扩散层的寄生电容便减少。具体而言，将氧化硅膜等相对介电系数比较低的绝缘膜插入至栅极绝缘膜与漏极扩散层间，借此便能够将寄生电容大幅地降低。 
[实施例10] 
在本实施例中虽然是使用与实施例7相同的栅极形成方法来形成SGT，但与实施例7的不同点在于本实施例的栅极构造为栅极绝缘膜侧的薄金属膜与表面侧的多晶硅的积层构造。 
通过上述的栅极构造，以栅极绝缘膜侧的薄金属膜来抑制栅极电极的空乏化，此外，由于栅极电极及栅极配线表面为多晶硅，因此能够以与现有技术的具有多晶硅栅极的晶体管相同的制造产线来进行制造。 
图94是使用本发明的CMOS反相器的等效电路。由于CMOS正反器的电路操作与实施例2相同，因此在此省略。 
图95是使用本发明的CMOS反相器的平面图。图96(a)及(b)是图95中的切线A-A′与B-B′的剖面图。本实施例的特征在于，包围柱状硅层的栅极电极(1008、1008a、1008b)与从该些栅极电极延伸的栅极配线(1008c、1008d)其顶面的高度相同，即，栅极电极与栅极配线是一体地形成，且该一体地形成的栅极电极及栅极配线的顶面整面是形成为平行于衬底的面，且为薄金属膜与多晶硅的积层构造。以下，参照图95及图96说明本发明。 
于埋置氧化膜层1001之上形成有平面状硅层1002，平面状硅层1002是由N+漏极扩散层1003及P+漏极扩散层1004所构成，且于N+漏极扩散层1003与P+漏极扩散层1004的表面形成有硅化物层1011以降低漏极扩散层电阻，且通过该硅化物层1011，N+漏极扩散层1003与P+漏极扩散层1004彼此直接连接。因此，不需要将N+漏极扩散层1003与P+漏极扩散层1004予以连接用的接触部与元件隔离，故能够缩小反相器的占有面积。此外，由于元件隔离能够仅以将平面状硅层1002予以隔离来形成，因此步骤数少，能够以最小加工尺寸来形成元件隔离。由形成于N+漏极扩散层1003上的柱状硅层1005来形成NMOS晶体管Qn111，且由形成于P+漏极扩散层1004上的柱状硅层(1006a、1006b)来形成PMOS晶体管Qp111、Qp112。栅极绝缘膜1007是由HfO2等高介电常数膜(High-k膜)以包围柱状硅层(1005、1006a、1006b)的方式来形成，且栅极电极(1008、1008a、1008b)是由TaN或TiN等薄金属膜1040与多晶硅1029的积层构造以包围栅极绝缘膜的方式来形成。于形成NMOS的柱状硅层1005的上部形成有N+源极扩散层1009，于形成PMOS的柱状硅层(1006a、1006b)的上部形成有P+源极扩散层(1010a、1010b)，且于源极扩散层(1009、1010a、1010b)上形成有硅化物膜1012。氮化硅膜1013是形成为覆盖该些元件以作为接触阻挡，且于氮化硅膜1013上形成有层间氧化硅膜1014，且形成有将进行过平坦化的氧化硅膜1014予以贯通的接触部(1015、1016、1016a、1016b、1017a、1017b)。
形成于N+漏极扩散层1003与P+漏极扩散层1004的交界的接触部1015通过配线层而连接到输出端子Vout11，且形成于形成Qn111的柱状硅层1005的上部的接触部1016通过配线层而连接到接地电位Vss11，且形成于形成Qp111、Qp112的柱状硅层(1006a、1006b)的上部的接触部(1016a、1016b)通过配线层而连接到电源电位Vcc11，且形成于从包围柱状硅层1005的栅极电极开始延伸的栅极配线1008c上的接触部1017a、及形成于从包围柱状硅层(1006a、1006b)的栅极电极开始延伸的栅极配线1008d上的接触部1017b通过配线层而连接到输入端子Vin11，借此，形成反相器。 
以下，参照图97至图110来说明形成本发明的半导体器件用的制造方法的一例。在各图中，(a)代表平面图，(b)代表A-A′间的剖面图。由于到栅极导电膜的成膜步骤为止与实施例2的制造步骤相同，因此以下是显示始于栅极导电膜的成膜步骤的步骤。 
如图97所示，以CVD法或ALD法来将HfO2等高介电常数膜(High-k膜)1007以1至5nm左右的厚度予以成膜以作为栅极绝缘膜。接着，将TiN或TaN等薄金属膜1040以1至10nm左右的厚度予以成膜以作为栅极导电膜，之后，以埋没柱状硅层的方式将多晶硅1029予以成膜。 
如图98所示，以CMP研磨多晶硅1029及薄金属膜1040而予以平坦化。通过以CMP来将栅极上部予以平坦化，便能够实现良好的栅极形状，且能够抑制栅极长度的差异。此外，是将柱状硅层上部的氮化膜1018用来阻挡CMP。通过将氮化膜1018作为CMP阻挡来使用，便能够以绝佳重现性来控制CMP研磨量。还有，关于CMP的阻挡膜，除了氮化硅膜之外，只要发挥作为CMP的阻挡膜的作用，也能够使用其他的膜。 
如图99所示，为了决定栅极长度，对多晶硅1029及薄金属膜1040进行回蚀。通过此步骤来决定栅极长度。 
如图100所示，于表面将氮化硅膜1022予以成膜。 
如图101所示，将氮化硅膜1022进行回蚀，而于金属栅极的上部形成氮化硅膜侧壁1023。通过形成此氮化硅膜侧壁，便能够自对准地将残留在栅极上的氮化硅膜侧壁1023的膜厚份的栅极电极形成于柱状硅层的周围，因此，调整氮化硅膜1023膜厚与回蚀量可以形成所期望的栅极电极膜厚。还有，关于侧壁用的保护膜，此处虽然是使用氮化硅膜，但除此之外，只要为发挥作为侧壁用的保护膜的作用的保护膜，也能够使用例如像是氧化硅膜等。 
如图102所示，涂布光刻胶或多层光刻胶，以光刻作业来通过光刻胶1024形成栅极配线图案。 
如图103所示，使用光刻胶掩膜，以反应性离子蚀刻对栅极底部及栅极下的高介电常数膜(High-k膜)进行蚀刻。借此而形成栅极电极(1008、1008a、1008b)及栅极配线(1008c、1008d)。 
如图104所示，以湿处理将柱状硅层上部的氮化硅膜1018及氮化硅膜侧壁1023去除。 
如图105所示，将氮化硅膜1025以10至50nm左右的膜厚成膜于表面。 
如图106所示，对氮化硅膜1025进行回蚀而使柱状硅层顶面及平面状硅层顶面露出，成为以氮化硅膜1025覆盖柱状硅层上部的侧壁及栅极侧壁 的构造。通过如此的构造，可产生以下效果。 
第1，由于栅极电极(1008、1008a、1008b)与柱状硅层上部、及栅极电极(1008、1008a、1008b)与漏极扩散层(1003、1004)被氮化硅膜1025隔离，因而能够防止因过度形成的硅化物所导致的栅极电极与柱状硅层上部间的短路、及栅极电极与漏极扩散层间的短路。第2，通过以氮化硅膜覆盖柱状硅层上部的侧壁，便能够在图108的硅化物化步骤中，防止自柱状硅层的侧壁过度地硅化物化。若在柱状硅层上部过度地形成硅化物层，且硅化物层接近于源极扩散层的接合部，则会成为使接合漏电流增加的主要原因，因此，必须控制使硅化物层不会过度地形成。第3，在下一个步骤的离子注入时，由于高介电常数膜(High-k膜)1007是由上述氮化硅膜1025所覆盖，因此能够防止后段步骤中对高介电常数膜(High-k膜)1007的湿处理所造成的损伤、与杂质注入所造成的损伤。第4，通过以上述氮化硅膜1025覆盖属于栅极电极的一部分的薄金属膜1040而使金属膜未露出于表面，因此能够以与现有技术的具有多晶硅栅极的晶体管相同的制造产线来进行制造。 
此外，当此氮化硅膜1025为氧化硅膜时，由于会因洗净、剥离步骤与硅化物前处理所使用的氢氟酸而被湿蚀刻掉，因此优选为如氮化硅膜的不会溶于氢氟酸的膜。此外，若氮化硅膜的膜厚过薄，则无法完全地保护高介电常数膜(High-k膜)，若膜厚过厚，则占有面积会增加达有形成于栅极侧壁的膜厚份。还有，关于保护膜，此处虽然是使用氮化硅膜，但除此之外，只要为发挥作为保护膜的作用的保护膜，也能够使用例如氮化硅膜与氧化硅膜的积层构造的膜。 
如图107所示，以离子注入法等来于柱状硅层1005的上部形成N+源极扩散层1009。同样地于柱状硅层(1006a、1006b)的上部形成P+源极扩散层(1010a、1010b)。 
如图108所示，溅镀Ni或Co等金属膜，且施以热处理，借此，将源极漏极表面及为多晶硅的栅极电极的顶面予以硅化物化，并将未反应的金属膜去除，借此而形成漏极扩散层(1003、1004)上的硅化物层1011、源极扩散层(1009、1010a、1010b)上的硅化物层1012、及栅极电极上的硅化物层1041。 
如图109所示，将内衬氮化硅膜1013予以成膜，接着将氧化硅膜1014予以成膜，并以CMP将氧化硅膜予以平坦化。内衬氮化硅膜是作为形成接 触部时的蚀刻阻挡来使用。 
如图110所示，于平面状硅层上的漏极扩散层、栅极上、柱状硅层上部的源极扩散层上形成接触部(1015、1016、1016a、1016b、1017a、1017b)。 
如上所述，在本实施例中，通过为栅极绝缘膜侧的薄金属膜与表面侧的多晶硅的积层构造的栅极构造，以栅极绝缘膜侧的薄金属膜来抑制栅极电极的空乏化，此外，由于栅极电极及栅极配线表面为多晶硅，因此能够以与现有技术的具有多晶硅栅极的晶体管相同的制造产线来进行制造。 
[实施例11] 
本实施例是显示关于如实施例10以薄金属膜与多晶硅的积层构造来形成栅极电极，且能够降低实施例8中的栅极配线与柱状硅层底部的漏极扩散层间的寄生电容的SGT的实施例。 
图111是使用本发明的CMOS反相器的等效电路。由于CMOS反相器的电路操作与实施例2相同，因此在此省略。 
图112是使用本发明的CMOS反相器的平面图。图113(a)及(b)是图112中的切线A-A′与B-B′的剖面图。本实施例中，包围柱状硅层的栅极电极(1108、1108a、1108b)与从该些栅极电极延伸的栅极配线(1108c、1108d)其顶面的高度相同，即，栅极电极与栅极配线是一体地形成，且该一体地形成的栅极电极及栅极配线的顶面整面是形成为平行于衬底的面，此外，栅极电极及栅极配线为由薄金属膜与多晶硅的积层构造所构成。并且具有下述特征：栅极电极(1108、1108a、1108b)、栅极配线(1108c、1108d)与漏极扩散层(1103、1104)之间存在有氧化硅膜等绝缘膜1120。 
本实例所示的CMOS反相器能够如使用以下所示的制造方法来形成。 
首先，如实施例8的制造方法(图73至图77)所示，在形成柱状硅层后，将氧化硅膜予以成膜以埋没柱状硅层，接着，以CMP将氧化硅膜予以平坦化，接着再将氧化硅膜进行回蚀，借此而将氧化硅膜形成于漏极扩散层达所期望的厚度，且形成降低栅极电极与栅极电极间的寄生电容的反相器构造。 
接着，与如实施例10的制造方法(图97至图110)所示相同地形成栅极电极构造，在形成柱状硅层后将由薄金属膜与多晶硅的积层构造所构成的栅极导电膜予以成膜以埋没柱状硅层，接着以CMP将栅极导电膜予以平坦化，接着再对栅极导电膜进行回蚀，接着将用以决定栅极电极膜厚的氮化硅膜予 以成膜及进行回蚀而形成用以使栅极电极自对准地形成的氮化硅膜侧壁，接着进行栅极配线图案的光刻及蚀刻，借此一体地形成由薄金属膜与多晶硅膜的积层构造所构成的栅极电极与从栅极电极延伸的栅极配线，且该一体地形成的栅极电极及栅极配线的顶面整面是形成于平行于衬底的面。再接着，形成用以保护柱状硅层的侧壁的氮化硅膜，接着形成柱状硅层上部的扩散层，接着形成硅化物层于平面状硅层表面及柱状硅层上部，接着形成接触部。 
在本实施例中，通过为栅极绝缘膜侧的薄金属膜1140与表面侧的多晶硅1129的积层构造的栅极构造，以栅极绝缘膜侧的薄金属膜来抑制栅极电极的空乏化，此外，由于栅极电极及栅极配线表面为多晶硅，因此能够以与现有技术的使用多晶硅栅极的晶体管相同的制造产线来进行制造。并且，通过将绝缘膜1120插入至栅极绝缘膜与漏极扩散层间而使栅极电极、栅极配线与漏极扩散层间的绝缘膜变厚，因此，栅极与漏极扩散层的寄生电容便减少。具体而言，将氧化硅膜等相对介电系数比较低的绝缘膜插入至栅极绝缘膜与漏极扩散层间，借此便能够将寄生电容大幅地降低。 
[实施例12] 
在SGT中，要使栅极的沟道控制性提升，而充份地抑制短沟道效应，是必须将柱状半导体层柱的尺寸形成为非常小于栅极长度。而要将柱状半导体层的尺寸形成为较小，通过在干蚀刻时将尺寸缩小的方法、在柱状半导体层形成后进行牺牲氧化的方法等方法，能够比较容易地将尺寸缩小。因此，要形成具有比最小加工尺寸还小的尺寸的柱状半导体层并非有那么困难，因此在实际的SGT中，常有将柱状半导体层形成为比最小加工尺寸还小。 
在上述直径较小的柱状半导体层，具体而言为50nm以下的柱状半导体层柱状硅层中，由于形成于柱状半导体层的上部扩散层的硅化物层与扩散层的界面面积变小，因此，界面电阻便增加。尤其在与硅化物层的界面面积为较小的柱状半导体层上部的扩散层中，其成为源极漏极寄生电阻的主要成因，而成为使晶体管特性劣化的其中一个原因。 
此外，当将柱状硅层的直径形成为比以最小加工尺寸所制作出的接触部还小时，由于形成于柱状半导体上部的接触部与柱状半导体顶面的接触面积成为比接触部的底面积小的柱状半导体顶面的面积，因此，接触电阻会变大。 
并且，当形成SGT时，虽然最好将接触部同时形成于柱状半导体层的上部与下部的扩散层以削减制造步骤，但在该情形下，对于形成于柱状半导体上部的接触部，若与形成于柱状半导体下部的接触部相比较，其进行有柱状半导体的高度以上的过蚀刻(over etching)。因此，在形成于柱状硅层上部的接触部，由于进行接触部蚀刻时过度地进行过蚀刻，而成为容易在栅极与接触部间产生短路的构造。 
本实施例是提供一种解决如上述的柱状半导体的直径较小、具体而言为50nm以下的SGT，并且具有柱状半导体层的直径比最小加工尺寸小的构造的SGT的上述问题点的SGT构造及制造方法。 
图114是使用本发明的COMS反相器的等效电路。以下，针对COMS反相器的电路操作进行说明。输入信号Vin113施加于属于NMOS的Qn131及属于PMOS的Qp131、Qp132的栅极。当Vin131为“1”时，属于NMOS的Qn131会为ON状态，属于PMOS的Qp131、Qp132会为OFF状态，Vout13会为“0”。相反地，当Vin131为“0”时，属于NMOS的Qn131会为OFF状态，属于PMOS的Qp131、Qp132会为ON状态，Vout13会为“1”。如上所述，CMOS反相器以为输出值的Vout13的信号是相对于为输入值的Vin13的信号成为相反的值的方式操作。 
图115是使用本发明的COMS反相器的平面图。以下，针对图115的CMOS反相器的平面图简单地进行说明。于埋置氧化膜层1200之上形成有平面状硅层，且平面状硅层在N+注入区域为下部N+扩散层1201、在P+注入区域为下部P+扩散层1211。于平面状硅层表面形成有下部硅化物层1203以降低源极漏极区域的寄生电阻，且通过下部硅化物层1203连接下部N+扩散层1201与下部P+扩散层1211。于下部N+扩散层1201上形成有属于NMOS晶体管的Qn131、于下部P+扩散层1211上形成有属于PMOS晶体管的Qp131、Qp132。形成于从各个晶体管的栅极电极开始延伸的栅极配线(1208a、1208b)上的接触部(1209a、1209b)连接于输入配线Vin13，且形成于下部硅化物层1203上的接触部1209c连接于输出配线Vout13，且形成于形成属于NMOS晶体管的Qn131的柱状硅层的上部扩散层上的接触部1209d连接于接地电位配线Vss13，且形成于形成属于PMOS晶体管的Qp131、Qp132的柱状硅层的上部扩散层上的接触部1209e连接于电源电位配线Vcc13，借此，形成反相器。 
图116(a)及(b)是图115中的切线A-A′与B-B′的剖面图。以下，参照图115及图116来说明本发明CMOS反相器的构造。 
于埋置氧化膜层1200之上形成有平面状硅层，且平面状硅层是由下部N+扩散层1201及下部P+扩散层1211所构成，且于下部N+扩散层1201与下部P+扩散层1211的表面形成有下部外延硅(epitaxial silicon)层1202，且于其表面形成有下部硅化物层1203，且通过该下部硅化物层1203将下部N+扩散层1201与下部P+扩散层1211彼此直接连接。由形成于下部N+扩散层1201上的柱状硅层1204形成NMOS晶体管Qn131，且由形成于下部P+扩散层1211上的柱状硅层1214a、1214b形成PMOS晶体管Qp131、Qp132。栅极绝缘膜1207是以包围柱状硅层(1204、1214a、1214b)的方式来形成，且栅极电极1208是以包围栅极绝缘膜的方式来形成。于柱状硅层上部形成有上部外延硅层(1205、1215)，且隔着第1绝缘膜1201而与栅极电极1208绝缘。形成于以一定间隔以下相邻接的柱状硅层(1214a、1214b)的上部的外延硅层彼此连接。形成于属于NMOS的Qn121上的上部外延层1205为上部N+扩散层，形成于属于PMOS的Qp131、Qp132上的上部外延层1215为上部P+扩散层1215，且于各个上部外延硅层上形成有上部硅化物层1206以降低源极漏极区域的寄生电阻。由于当柱状硅层的直径较小时，在柱状硅层的上部的硅化物层与扩散层的界面电阻成为源极漏极寄生电阻的主要成因，因此两者的界面面积尽量愈大愈好。通过设定为将上部硅化物层1206形成于上部外延硅层的表面，硅化物层与扩散层界面面积便增大，界面电阻便减少。形成于柱状硅层上部的外延硅层(1205、1215)上的接触部(1209d、1209e)完全地形成于外延硅层上。在进行接触部蚀刻时，由于使用的条件是外延硅层、形成于其表面的硅化物层、与氧化硅膜的选择比为较大的条件，因此即使在形成接触部时进行有过蚀刻，外延硅层、硅化物层也几乎不会被蚀刻，因此不会发生接触部与栅极间的短路。 
于埋置氧化膜层1200之上形成有平面状硅层，且平面状硅层是由下部N+扩散层1201及下部P+扩散层1211所构成，且于下部N+扩散层1201与下部P+扩散层1211的表面形成有下部外延硅(epitaxial silicon)层1202，且于其表面形成有下部硅化物层1203，且通过该下部硅化物层1203将下部N+扩散层1201与下部P+扩散层1211彼此直接连接。由形成于下部N+扩散层1201上的柱状硅层1204形成NMOS晶体管Qn131，且由形成于下部P+扩散层1211上的柱状硅层1214a、1214b形成PMOS晶体管Qp131、Qp132。栅极绝缘膜1207是以包围柱状硅层(1204、1214a、1214b)的方式来形成，且栅极电极1208是以包围栅极绝缘膜的方式来形成。于柱状硅层上部形成有上部外延硅层(1205、1215)，且隔着第1绝缘膜1201而与栅极电极1208绝缘。形成于以一定间隔以下相邻接的柱状硅层(1214a、1214b)的上部的外延硅层彼此连接。形成于属于NMOS的Qn121上的上部外延层1205为上部N+扩散层，形成于属于PMOS的Qp131、Qp132上的上部外延层1215为上部P+扩散层1215，且于各个上部外延硅层上形成有上部硅化物层1206以降低源极漏极区域的寄生电阻。由于当柱状硅层的直径较小时，在柱状硅层的上部的硅化物层与扩散层的界面电阻成为源极漏极寄生电阻的主要成因，因此两者的界面面积尽量愈大愈好。通过设定为将上部硅化物层1206形成于上部外延硅层的表面，硅化物层与扩散层界面面积便增大，界面电阻便减少。形成于柱状硅层上部的外延硅层(1205、1215)上的接触部(1209d、1209e)完全地形成于外延硅层上。在进行接触部蚀刻时，由于使用的条件是外延硅层、形成于其表面的硅化物层、与氧化硅膜的选择比为较大的条件，因此即使在形成接触部时进行有过蚀刻，外延硅层、硅化物层也几乎不会被蚀刻，因此不会发生接触部与栅极间的短路。 
以下，参照图117至图122来说明形成本发明的半导体器件用的制造方法的一例。在各图中，(a)代表平面图，(b)代表A-A′间的剖面图。 
由于栅极形成后的到氮化硅膜蚀刻步骤为止与实施例2的制造步骤相同，因此以下是从为与图35相同步骤的氮化硅膜成膜步骤开始显示。 
如图117所示，在栅极形成后将氮化硅膜1222予以成膜。 
如图118所示，对氮化硅膜1222进行回蚀而露出柱状硅层的上部扩散层及下部扩散层。在回蚀后若栅极电极上部的氮化硅膜1210并未存在，则栅极电极上部会与在下一步骤形成的外延硅层接触。而为了将氮化硅膜1210留在栅极电极上部是必须使在图117中成膜的氮化硅膜1222的膜厚比栅极电极的膜厚还厚。此情形下，便能够在回蚀后仍于栅极电极上部留下氮化硅膜。 
如图119所示，选择性地于柱状硅层上部与下部的扩散层上将硅予以外延生长，而以形成于以一定间隔以内相邻接的柱状硅层上部的扩散层的外延硅层为彼此连接的方式来形成外延硅层(1223、1224)。此处，将外延硅层的直径设定为比后段步骤所形成的接触部直径还大，借此而能够制成接触部与栅极间不会短路的构造。此外，将外延硅层1223在相邻接的柱状硅层(1214a、1214b)共用化，借此便能够进一步降低各柱状硅层的上部扩散层的寄生电阻。 
如图120所示，为了形成柱状硅层的上部扩散层，以离子注入法等将杂质注入。通过注入As或P来形成上部N+扩散层1205、通过注入B或BF2来形成上部P+扩散层1215。 
如图121所示，溅镀Co或Ni等金属，且施以热处理，借此，选择性地将源极漏极扩散层予以硅化物化，而形成下部硅化物层1203及上部硅化物层1206。此处，不将外延硅层整体予以硅化物化，而是将外延硅层的一部分予以硅化物化，借此，上部硅化物层1206与上部扩散层的界面面积会变得比柱状硅层的顶面大，界面电阻因此减少，而能够降低源极漏极寄生电阻。此外，当外延硅层通过多个柱状硅层而共用化时，各柱状硅层的上部扩散层与硅化物层的界面面积会进一步增加，界面电阻的减少会因此变多，而进一步降低寄生电阻。 
如图122所示，在为层间膜的氧化硅膜形成后，形成接触部(1209a至1209e)。此处，由于形成于柱状硅层上部的接触部(1209d、1209e)完全地形成于外延硅层上，因此形成即使在形成接触部时进行有过蚀刻，也不会发生接触部与栅极间的短路的构造。 
在本实施例中，虽然是显示在NMOS与PMOS皆形成有外延硅层时的情形，但也能够为例如于NMOS是形成外延硅层、于PMOS是形成外延硅锗(epitaxial silicon germanium)层，借此，在PMOS的沟道部施加应力而使迁 移率(mobility)提升。 
在如上述柱状硅层直径较小的SGT中，通过使用本发明可产生以下的效果。 
关于上部硅化物层与上部扩散层的界面电阻，当没有外延硅层(1205、1215)时，上部硅化物层1206与上部扩散层的接触面积只有柱状硅层顶面的面积，而在图116中，上部硅化物层1206与为外延硅层的上部扩散层(1205、1215)的接触面积是变为比柱状硅层的顶面面积大的外延硅层的面积，故接触电阻因而变小。并且，当如图116的PMOS，将柱状硅层在多个柱状硅层间连接时，每1个柱状硅层的硅化物层与上部扩散层的界面电阻便进一步变小。因此，通过形成外延硅层，为源极漏极寄生电阻的主要成因的硅化物层与上部扩散层的接触电阻便大幅度地减少，因而能够提升SGT的性能。 
此外，当柱状硅层的直径比最小加工尺寸小时可产生以下的效果。此处是令接触部底部以最小加工法尺寸来形成。 
第1，关于柱状硅层上部的接触电阻，当没有外延硅层(1205、1215)时，接触部的接触面积是取决于比接触部小的柱状硅层上部的大小。另一方面，当如图116的SGT构造，柱状硅层上部的面积比接触部小时，接触部的接触面积是取决于柱状硅层上部的尺寸。因此，当柱状硅层比接触部还小时，形成外延硅层而使柱状硅层上部的尺寸变为比接触部尺寸大，借此便能够降低形成于柱状硅层上部的接触部的接触电阻。 
另外，关于SGT的接触部形成，优选为将接触部同时形成于柱状硅层的上部扩散层与下部的扩散层以削减制造步骤。在此情形下，对于形成于上部扩散层的接触部，会进行有柱状硅层高度以上的过蚀刻。当没有外延硅层(1205、1215)时，若在形成于柱状硅层的上部扩散层的接触部过度地进行有过蚀刻时，会成为栅极与接触部的短路易于产生的构造。虽然未予以图示，但该短路能够通过形成接触阻挡用的内衬氮化膜来加以缓和，但并无法彻底解决。而另一方面，在图116中，由于接触部完全地形成于外延硅层上，且在接触部蚀刻时所使用的条件是外延硅层、形成于其表面的硅化物层、与氧化硅膜的选择比为较大的条件，因此，接触部与栅极不会产生短路。 
如上所述，通过使用本实施例，相较于现有技术的SGT，能够实现接触电阻的降低、源极漏极寄生电阻的降低、接触部与栅极间短路的抑制。 
在本实施例中是显示形成有PMOS的相邻接的柱状硅层的上部扩散层为彼此连接的例。通过调整外延硅层的成膜条件与膜厚，能够自对准地仅将以特定间隔以下相邻接的柱状硅层的上部扩散层予以连接。通过设计成如此的构造，上部扩散层的硅与硅化物的界面面积便会增加，因而能够降低界面电阻。此外，当具有如此的构造时，便不需要于所有的柱状硅层上部形成接触部，接触部的布局也变得容易。 
在上述的实施例中，关于含有由晶体管所形成的电路的半导体器件及其制造方法，虽然为了易于了解而以含有电路构成单纯的晶体管的漏极彼此连接的反相器的半导体器件及其制造方法为例来进行说明，但本技术领域的人员当可明白本发明也可适用于含有由其他任何晶体管所形成的电路的半导体器件及其制造方法。 
此外，在上述的实施例中，关于形成晶体管的衬底，虽然是以SOI衬底为例来进行说明，但本技术领域的人员当可明白本发明能够使用，于衬底上形成有绝缘膜且于该绝缘膜上形成有平面状半导体层的其他任何衬底来实施。 

Claims (22)

1.一种半导体器件，具有MOS晶体管，其包含有：
柱状半导体层；
第1漏极或源极区域，形成于所述柱状半导体层的底部；
栅极电极，以包围该柱状半导体层的侧壁的方式隔介第1绝缘膜而形成；
外延半导体层，形成于所述柱状半导体层上表面上部；以及
第2源极或漏极区域，至少形成于所述外延半导体层；
所述第2源极或漏极区域的上表面面积大于所述柱状半导体层的上表面面积。
2.如权利要求1所述的半导体器件，其中，还包含衬底、所述衬底上的绝缘膜、及形成在所述绝缘膜上的平面状半导体层，且所述柱状半导体层形成在所述平面状半导体层上，而所述第1漏极或源极区域形成在所述平面状半导体层。
3.如权利要求1或2所述的半导体器件，其中，于所述第2漏极或源极区域的上表面形成有硅化物层。
4.如权利要求3所述的半导体器件，其中，所述硅化物层与所述第2漏极或源极区域的接触面积较所述柱状半导体层的上表面面积为大。
5.如权利要求1或2所述的半导体器件，其中，所述MOS晶体管至少由2个柱状半导体层所构成，形成在该至少2个柱状半导体层的上部的所述外延半导体层彼此相互连接，且成为共通的源极或漏极区域。
6.如权利要求3所述的半导体器件，其中，形成在所述硅化物层上的接触部面积较所述硅化物层上表面的面积为小。
7.一种具备MOS晶体管的半导体器件的制造方法，包含有：
准备在上方形成有多个柱状半导体层的衬底的步骤；
于所述柱状半导体层的底部形成第1漏极或源极区域的步骤；
其后于表面形成第1绝缘膜的步骤；
于所述第1绝缘膜上形成导电膜的步骤；
回蚀所述导电膜，而将所述柱状半导体层侧面的所述导电膜形成为栅极长度的高度的步骤；
通过选择性蚀刻去除所述导电膜及所述第1绝缘膜，而形成在所述柱状半导体层周围所形成的栅极电极及从该栅极电极延伸的栅极配线的步骤；
于所述多个柱状半导体层的至少一个的上表面上部形成其上表面面积比所述柱状半导体层的上表面面积为大的外延层的步骤；以及
于所述外延层与所述柱状半导体层形成与形成在所述衬底上的第1漏极或源极区域相同导电型的第2源极或漏极区域的步骤。
8.如权利要求7所述的半导体器件的制造方法，其中，通过调整外延成长的成膜条件，而仅针对以预定间隔以下相邻接的构成MOS晶体管的多个所述柱状半导体层，使构成MOS晶体管的多个所述柱状半导体层的上表面上部所形成的所述外延层的至少二个以自对准地相互连接并成为共通的源极或漏极区域的方式来形成。
9.如权利要求7或8所述的半导体器件的制造方法，其中，所述准备在上方形成有多个柱状半导体层的衬底的步骤及在所述柱状半导体层的底部形成第1漏极或源极区域的步骤包含下述步骤：
于衬底上的绝缘膜上形成平面状半导体层及在该平面状半导体层上形成多个柱状半导体层的步骤；
将所述平面状半导体层予以分离成元件的步骤；以及
于所述平面状半导体层形成第1漏极或源极区域的步骤。
10.一种半导体器件，具备连接第1MOS晶体管的漏极区域或源极区域中任一者与第2MOS晶体管的漏极区域或源极区域中任一者的电路，该半导体器件具备：
衬底；
所述衬底上的绝缘膜；以及
平面状半导体层，形成于所述衬底上的绝缘膜上；
所述第1MOS晶体管含有：第1漏极或源极区域，形成于所述平面状半导体层；第1柱状半导体层，形成于该平面状半导体层上；第2源极或漏极区域，形成于该第1柱状半导体上部；以及第1栅极电极，以包围该第1柱状半导体层的侧壁的方式隔介第1绝缘膜而形成；
所述第2MOS晶体管含有：第3漏极或源极区域，形成于所述平面状半导体层；第2柱状半导体层，形成于该平面状半导体层上；第4源极或漏极区域，形成于该第2柱状半导体上部；以及第2栅极电极，以包围该第2柱状半导体层的侧壁的方式隔介第1绝缘膜而形成；
并形成有第1硅化物层，该第1硅化物层将所述第1漏极或源极区域的表面的至少一部分与所述第3漏极或源极区域的表面的至少一部分予以连接；
所述第1硅化物层至少形成在形成有用于所述第1漏极或源极区域以及所述第3漏极或源极区域的接触部的区域以外的区域。
11.如权利要求10所述的半导体器件，其中，所述第1栅极电极与所述第2栅极电极通过从所述第1及第2栅极电极延伸的栅极配线而连接；
形成于所述栅极配线上的接触部是形成在所述第1柱状半导体层与所述第2柱状半导体层之间的区域。
12.如权利要求10所述的半导体器件，其中，所述栅极电极与栅极配线一体性地形成，该栅极配线的上表面与该栅极电极的上表面为相同高度，且该一体性地形成的栅极电极及栅极配线的整体上表面形成为与衬底平行的面，且对应于栅极电极的接触部设置成在形成为与该衬底平行的面的上表面相接。
13.如权利要求10所述的半导体器件，其中，在所述第1栅极电极与从所述第1栅极电极延伸的栅极配线、以及所述第2栅极电极与从所述第2栅极电极延伸的栅极配线之下所形成的所述第1绝缘膜、及包含所述第1漏极或源极区域、或者所述第3漏极或源极区域的所述平面状半导体层、或所述衬底上的绝缘膜之间，介设有第3绝缘膜，且所述第3绝缘膜的厚度较所述第1绝缘膜的厚度为厚。
14.如权利要求10所述的半导体器件，其中，所述第1MOS晶体管与所述第2MOS晶体管中的任一者或两者分别由多个柱状半导体层所构成，且通过共通地形成在形成于至少2个柱状半导体层上部的源极或漏极区域的1个共通接触部而互相连接。
15.如权利要求10所述的半导体器件，其中，所述第2源极或漏极区域与所述第1栅极电极通过1个共通接触部而连接。
16.如权利要求10所述的半导体器件，其中，所述第1漏极或源极区域与从所述第1栅极电极延伸的栅极配线通过1个共通接触部而连接。
17.如权利要求12所述的半导体器件，其中，所述栅极电极以金属膜与多晶硅层的积层构造来形成，且所述金属膜位于所述多晶硅层与形成在所述柱状半导体层、所述第1漏极或源极区域、所述第3漏极或源极区域、及所述衬底上的绝缘膜上的所述第1绝缘膜之间。
18.如权利要求17所述的半导体器件，其中，在所述经一体性形成的栅极电极及栅极配线的所述多晶硅层上表面形成有硅化物层。
19.一种包含MOS晶体管的半导体器件的制造方法，包含以下步骤：
于衬底上的绝缘膜上形成平面状半导体层及于该平面状半导体层上形成多个柱状半导体层的步骤；
将所述平面状半导体层予以分离成元件的步骤；
于所述平面状半导体层形成漏极或源极区域的步骤；
接着于表面形成第1绝缘膜的步骤；
以埋设所述柱状半导体层的方式于所述第1绝缘膜上形成导电膜的步骤；
将所述导电膜予以蚀刻，且将所述导电膜予以形成为栅极长度的高度的步骤；
以包含对应于形成有后述第1硅化物层的部分的部分的方式，通过选择性蚀刻而去除所述导电膜及所述第1绝缘膜，而形成在所述柱状半导体层周围所形成的栅极电极及与该栅极电极一体化的栅极配线的步骤；
将与形成于各所述柱状半导体层的下部的平面状半导体层的漏极或源极区域相同的导电型的源极或漏极区域予以形成于各所述柱状半导体层的上部的步骤；以及
形成第1硅化物层的步骤，该第1硅化物层在与各所述多个状柱半导体层相对应的多个MOS晶体管之中，将形成于第1MOS晶体管的平面状半导体层的漏极或源极区域的表面的至少一部分与形成于第2MOS晶体管的平面状半导体层的漏极或源极区域的表面的至少一部分予以连接。
20.如权利要求19所述的半导体器件的制造方法，其中，所述导电膜为所述第1绝缘膜侧的金属膜与多晶硅层的积层构造的膜。
21.如权利要求19所述的半导体器件的制造方法，其中，在所述平面状半导体层形成漏极或源极区域的步骤与形成所述第1绝缘膜的步骤之间，还包含：于表面形成第3绝缘膜达至所述柱状半导体层成为沟道的部分的下端附近的高度的步骤；
形成所述栅极电极及与该栅极电极一体化的栅极配线的步骤，以包含对应于形成有所述第1硅化物层的部分的部分的方式，通过选择性蚀刻而去除所述导电膜、所述第1绝缘膜及所述第3绝缘膜，而形成在所述柱状半导体层周围所形成的栅极电极及与该栅极电极一体化的栅极配线的步骤。
22.如权利要求21所述的半导体器件的制造方法，其中，所述导电膜为所述第1绝缘膜侧的金属膜与多晶硅层的积层构造的膜。
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