KR101160104B1 - 반도체 장치 및 그 제조방법 - Google Patents

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후지오 마스오카
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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

제1 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나와 제2 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나가 접속되는 회로를 구비한 반도체 장치로서, 기판; 상기 기판상의 절연막; 및 상기 기판상의 절연막상에 형성된 평면형상 반도체층을 구비하며, 상기 제1 MOS 트랜지스터는, 상기 평면형상 반도체층에 형성된 제1 드레인/소스 영역, 상기 평면형상 반도체층상에 형성된 기둥형상 반도체층, 상기 기둥형상 반도체층 상부에 형성된 제2 소스/드레인 영역, 및 상기 기둥형상 반도체층의 측벽에 형성된 게이트를 포함하고, 상기 제2 MOS 트랜지스터는, 상기 평면형상 반도체층에 형성된 제3 드레인/소스 영역, 상기 평면형상 반도체층상에 형성된 기둥형상 반도체층, 상기 기둥형상 반도체층 상부에 형성된 제4 소스/드레인 영역, 및 상기 기둥형상 반도체층의 측벽에 형성된 게이트를 포함하고, 상기 제1 드레인/소스 영역 상부의 적어도 일부와 제3 드레인/소스 영역 상부의 적어도 일부를 접속시키는 실리사이드층이 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이며, 특히 기둥형상 반도체를 가지며, 그 측벽을 채널 영역으로 하고, 게이트 전극이 채널 영역을 둘러싸도록 형성된 종형 MOS 트랜지스터인 SGT(Surrounding Gate Transistor)의 구조 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화, 고성능화를 실현하기 위해, 반도체 기판의 표면에 기둥형상 반도체층을 형성하고, 그 측벽에 기둥형상 반도체층을 둘러싸도록 형성된 게이트를 갖는 종형 트랜지스터 SGT가 제안되었다(예를 들면, 특허문헌 1 및 특허문헌 2). SGT는 소스, 게이트, 드레인이 수직방향으로 배치되므로, 종래의 플레이너형 트랜지스터에 비해 점유면적을 큰 폭으로 축소할 수 있다. 또한, 게이트가 채널 영역을 둘러싸고 있으므로, 기둥형상 반도체의 치수를 축소함에 따라 게이트에 의한 채널 제어성을 효과적으로 향상시킬 수 있어 급격한 서브 임계 특성이 얻어진다. 또한, 기둥형상 반도체가 완전 공핍화되도록 기둥형상 반도체의 농도와 치수를 설정함으로써, 채널 영역의 전계 완화에 의한 이동도(mobility)의 향상이 기대될 수 있다. 따라서, SGT를 이용하면 종래의 플레이너형 트랜지스터에 비해 고집적화와 고성능화를 동시에 실현할 수 있다.
SGT의 형성방법으로는 주로 이하의 2가지 방법이 있다. 제1의 SGT 형성방법은 특허문헌 1의 방법으로, 먼저 기둥형상 반도체층을 식각에 의해 형성한 후, 기둥형상 반도체층상에 게이트 절연막 및 게이트 도전막을 원하는 막두께만큼 성막하고 게이트 전극을 식각에 의해 형성하는 방법이다. 제2의 SGT 형성방법은 특허문헌 2의 방법으로, 먼저 게이트 도전막을 성막하여 이 게이트 도전막을 관통하도록 콘택홀을 형성하고, 콘택홀의 내측에 게이트 절연막 및 기둥형상 반도체층을 성막하여 형성하는 방법이다. 이하에는 상기 2가지 방법을 사용한 종래예에 대해, 트랜지스터에 의해 형성되는 회로를 포함한 반도체 장치 및 그 제조방법으로서, 편의상 회로 구성이 단순한 인버터를 포함한 반도체 장치 및 그 제조방법을 일례로 설명한다.
먼저, 제1의 방법을 취하고 있는 특허문헌 1의 SGT의 종래예에 대해 설명한다.
특허문헌 1의 SGT를 이용하여 설계한 CMOS 인버터의 등가회로를 도 123a에 나타내고, CMOS 인버터의 레이아웃을 도 123b에 나타내고, 도 123b의 레이아웃에 있어서의 A-A' 절단선의 단면 구조를 도 123c에 나타낸다. 도 123b 및 도 123c를 참조하면, Si 기판(1301)상에 N웰(N-well)(1302) 및 P웰(P-well)(1303)이 형성되고, Si 기판 표면에는 N웰 영역에 PMOS를 형성하는 기둥형상 실리콘층(1305)이 형성되고, P웰 영역에 NMOS를 형성하는 기둥형상 실리콘층(1306)이 형성되고, 각각의 기둥형상 실리콘층을 둘러싸도록 게이트(1308)가 형성된다. PMOS를 형성하는 기둥형상 실리콘층의 바닥부에 형성되는 P+ 드레인 확산층(1310) 및 NMOS를 형성하는 기둥형상 실리콘층의 바닥부에 형성되는 N+ 드레인 확산층(1312)은 출력단자(Vout14)에 접속되고, PMOS를 형성하는 기둥형상 실리콘층 상부에 형성되는 소스 확산층(1309)은 전원전위(Vcc14)에 접속되고, NMOS를 형성하는 기둥형상 실리콘층 상부에 형성되는 소스 확산층(1311)은 접지전위(Vss14)에 접속되고, PMOS와 NMOS의 공통 게이트(1308)는 입력단자(Vin14)에 접속됨으로써 CMOS 인버터를 형성한다.
상기 종래예에서는 소스, 게이트, 드레인이 수직방향으로 배치되므로, 트랜지스터 자체의 점유면적은 종래의 플레이너형 트랜지스터보다 작다. 그러나, 소자분리를 LOCOS로 형성하고 있으므로, 소자분리 폭이 커져 집적회로의 면적 효율이 낮고 SGT에 의한 면적 축소 효과를 충분히 살릴 수 없다. 또한, 이러한 SGT 구조에 있어서는, 드레인 확산층(1310, 1312)을 저저항화(低抵抗化)할 필요가 있지만, 저저항화를 위해 드레인 확산층(1310, 1312)을 콘택으로 지지하는 경우에는, 드레인 확산층상의 대부분의 영역에 콘택을 형성해야 하므로, 제1층 배선의 배치 자유도(flexibility)가 현저히 제한된다.
또한, 이하에는 특허문헌 1의 SGT를 이용한 DRAM의 NMOS 센스앰프의 예를 나타낸다. 도 124a는 NMOS 센스앰프의 등가회로도이고, 도 124b는 NMOS 센스앰프의 평면도이고, 도 124c는 도 124b의 평면도에 있어서의 A-A' 절단선의 단면 구조이다.
도 124a를 참조하면, NMOS인 Qn151 및 Qn152에 의해 플립플롭(flip-flop)이 형성되고, NMOS인 Qn151 및 Qn152는 각각 비트선인 BL 및 BLB에 접속된다. 또한, Qn151 및 Qn152는 센스앰프를 활성화하기 위한 NMOS인 Qn153에 접속되고, Qn153의 소스는 접지전위인 Vss15에 접속된다.
도 124b 및 도 124c를 참조하면, Si 기판(1321)상에 P웰(1322)이 형성되고, Si 기판 표면에는 복수의 기둥형상 실리콘층(1323～1328)이 형성된다. 2개의 기둥형상 실리콘층(1327, 1328)으로 센스앰프를 구성하는 NMOS인 Qn151이 형성되고, 다른 2개의 기둥형상 실리콘층(1324, 1325)으로 센스앰프를 구성하는 다른 NMOS인 Qn152가 형성된다. 각각의 기둥형상 실리콘층의 바깥둘레에 게이트 절연막(1329) 및 게이트 전극(1330)이 형성된다. 또한, 각각의 기둥형상 실리콘층의 하부, 상부에는 각각 소스, 드레인이 되는 N형 확산층(1331, 1332)이 형성된다. 쌍을 이루는 비트선(BL1333 및 BLB1334)은 다결정 실리콘막으로 각각 MOS 트랜지스터(Qn151, Qn152)의 드레인 확산층, 즉 기둥형상 실리콘층 상부의 N+ 확산층(1332)상에 형성되는 콘택에 의해 접속된다. 트랜지스터(Qn152)의 게이트 전극(1330)은 도 124b의 레이아웃에서 좌측경사 위쪽에 있는 기둥형상 실리콘층(1323)의 상부까지 연장되고 콘택을 경유하여 비트선(BL1333)에 접속되어 있다. 트랜지스터(Qn151)의 게이트 전극(1330)은 도 124b의 레이아웃에서 우측경사 아래쪽에 있는 기둥형상 실리콘층(1326)의 상부까지 연장되고 콘택을 경유하여 비트선(BLB1334)에 접속되어 있다.
기둥형상 실리콘층(1323, 1326)은 MOS 트랜지스터를 형성하기 위해 마련되는 것이 아니라, 비트선을 게이트 전극에 접속시킬 때의 비트선 콘택을 확실하게 하기 위한 받침대로서 마련되어 있다. 기둥형상 실리콘층의 바닥부에 형성된 소스 확산층(1331)은 공통의 소스 노드이고, 콘택(1335)에 의해 접지전위인 Vss15에 접속된다. 또한, 도시되지는 않았지만, 동일한 비트선을 따라 PMOS로 이루어진 PMOS 센스앰프가 동일한 구조와 레이아웃으로 형성된다.
상기 센스앰프에 있어서는, 접지배선에 접속되는 콘택(1335)에서 인접한 트랜지스터까지의 소스 확산층(1331)의 거리가 길어지므로, 콘택에 의한 소스 확산층(1331)의 지지가 필수적이다. 그러나, 이와 같이 복잡한 레이아웃 회로에서는 소스 확산층을 콘택으로 지지하기가 어려우므로, 소스 확산층의 기생저항이 높아져 회로 성능이 떨어지게 된다.
이러한 SGT의 종래예에 있어서의 기둥형상 실리콘층 및 게이트 전극 형성 프로세스 플로우의 개요를 도 125a 내지 도 125f에 나타낸다. 이하, 상기 프로세스 플로우에 대해 설명한다. 도 125a에서 실리콘 기판상에 기둥형상 실리콘층(1401)을 식각함으로써 형성한다. 도 125b에서 게이트 절연막(1402)을 성막한다. 도 125c에서 게이트 도전막(1403)을 성막한다. 도 125d에서 게이트 배선용 레지스트(1404)를 기둥형상 실리콘층을 둘러싼 게이트 도전막과 접하도록 형성한다. 도 125e에서 게이트 식각을 수행한다. 이 공정에서 SGT의 게이트 전극 및 게이트 배선(1405)을 형성한다. 도 125f에서 레지스트를 박리한다.
이러한 SGT 형성방법에 있어서는, 도 125d에서 레지스트(1404)를 기둥형상 실리콘층 측벽의 게이트 도전막과 정확히 접하도록 형성해야 하므로, 게이트 배선 형성의 프로세스 마진이 작아 안정적으로 제조하기가 어렵다. 이 점에 관해 이하에 설명한다.
도 126a 내지 도 126f에는 도 125d에서 게이트 배선 레지스트(1404)가 우측으로 어긋난 경우의 공정도를 나타낸다. 도 126d는 노광 얼라인먼트시에 레지스트가 우측으로 어긋난 경우이다. 이때, 레지스트(1414)와 기둥형상 실리콘층(1411)의 측벽 사이에 스페이스가 생긴다. 도 126e에서 게이트 식각을 수행한다. 도 126f에서 레지스트를 박리한다. 이 경우, SGT의 게이트 전극(1413)과 게이트 배선(1415)은 단선(斷線)되어 버린다.
계속해서, 도 127a 내지 도 127f에는 도 125d에서 게이트 배선 레지스트(1404)가 좌측으로 어긋난 경우의 공정도를 나타낸다. 도 127d는 노광 얼라인먼트시에 레지스트가 좌측으로 어긋난 경우이다. 이때, 레지스트(1424)와 기둥형상 실리콘층(1421) 상부의 게이트 전극 사이에 중첩부(1426)가 생긴다. 도 127e에서 게이트 식각을 수행한다. 도 127f에서 레지스트를 박리한다. 이 경우, SGT의 게이트 전극(1423)은 레지스트가 형성되는 측에 형상 이상(1427)이 발생하게 된다.
상기와 같은 얼라인먼트에 기인한 레지스트의 어긋남은 웨이퍼상의 다양한 패턴이나 웨이퍼상의 위치에 따라 반드시 생기게 되므로, 이러한 SGT 형성방법에서는 게이트 배선 형성의 프로세스 마진이 극단적으로 작아진다.
이어서, 제2의 방법을 이용하는 특허문헌 2의 SGT의 종래예에 대해 설명한다.
특허문헌 2의 SGT를 이용하여 설계한 CMOS 인버터의 단면 구조를 도 128a 내지 도 128e에 나타낸다. 도 128a에 도시된 바와 같이, Si 기판상에 N웰(1502) 및 P웰(1501)이 형성되고, Si 기판 표면에는 N웰 영역에 P+ 확산층(1504)이 형성되고, P웰 영역에 N+ 확산층(1503)이 형성되고, P+ 확산층(1504)과 N+ 확산층(1503)은 LOCOS(1505)에 의해 분리되어 있다. P+ 확산층(1504)상에는 PMOS를 형성하는 기둥형상 실리콘층(1510)이 형성되고, N+ 확산층상에는 NMOS를 형성하는 기둥형상 실리콘층(1509)이 형성되고, 각각의 기둥형상 실리콘층을 둘러싸도록 게이트(1506)가 형성된다. 도시되지는 않았지만, PMOS를 형성하는 기둥형상 실리콘층 하부의 확산층(1504)은 전원전위에 접속되고, NMOS를 형성하는 기둥형상 실리콘층 하부의 확산층(1503)은 접지전위에 접속되고, 게이트 전극(1506)은 입력전위에 접속된다. 또한, NMOS 및 PMOS를 형성하는 기둥형상 실리콘층 상부의 확산층(1512, 1511)은 배선층(1513)에 접속되고, 배선층(1513)은 출력전위에 접속된다.
도 128a에 도시된 구조의 SGT에 있어서는 특허문헌 1의 SGT 구조와 마찬가지로 LOCOS로 소자분리를 수행하므로, 소자분리 폭이 커져 집적회로의 면적 효율이 낮고 SGT에 의한 면적 축소 효과를 충분히 살릴 수 없다.
도 128b의 종래예에 있어서도 도 128a와 동일한 구성으로 인버터가 형성되어 있다. 도 128b에서는 NMOS 및 PMOS의 실리콘층 상부의 확산층(1531 및 1532)을 실리사이드층(1533)에 의해 접속시키고, 실리사이드층(1533)상에 형성된 콘택을 통해 배선층(1534)에 접속되게 한다.
이 구조에서는 NMOS와 PMOS의 실리콘층 상부의 확산층을 실리사이드층(1533)에 의해 접속시키므로, 배선층의 레이아웃이 용이해진다. 그러나, 인버터의 면적에 관해서는, 기둥형상 실리콘층 하부의 확산층(1523, 1524)과 소자분리(1525)의 면적에 의해 결정되게 되므로, 도 128a와 비교할 때 작게 할 수는 없다. 또한, 제조공정을 추가하여 실리사이드층의 형성 및 패터닝을 수행하므로, 제조공정 수가 많아진다. 또한, 도 128a 및 도 128b의 인버터 모두 특허문헌 1의 SGT와 마찬가지로 소스 확산층의 기생저항이 커서 회로 성능이 떨어지는 요인이 된다.
도 128c 및 도 128d에 있어서는 인버터의 구성이 도 128a 및 도 128b의 경우와 다르므로, 이하에는 도 128c를 일례로 설명한다.
도 128c를 참조하면, Si 기판에 P웰(1541)이 형성되고, Si 기판 표면에는 N+ 확산층(1542)이 형성되고, N+ 확산층 표면에는 실리사이드층(1543)이 형성된다. 또한, N+ 확산층(1542) 및 실리사이드층(1543)은 LOCOS(1551)에 의해 분리되어 있다. 실리사이드층(1543)상에는 PMOS를 형성하는 기둥형상 실리콘층(1548) 및 NMOS를 형성하는 기둥형상 실리콘층(1547)이 형성되고, 각각의 기둥형상 실리콘층을 둘러싸도록 게이트(1544)가 형성된다. 도시되지는 않았지만, 실리사이드층(1543)은 출력전위에 접속되고, 게이트 전극(1544)은 입력전위에 접속되고, PMOS를 형성하는 기둥형상 실리콘층 상부의 확산층(1550)은 전원전위에 접속되고, NMOS를 형성하는 기둥형상 실리콘층 하부의 확산층(1549)은 접지전위에 접속된다. 이 인버터에서는 도 128a 및 도 128b와 달리 출력전위가 기판측으로 출력된다.
도 128c의 구조에서는 출력전위가 기판측으로 출력되므로, 기둥형상 실리콘층(1548) 바닥부의 P+ 확산층 영역(1546) 및 기둥형상 실리콘층(1547) 바닥부의 N+ 확산층 영역(1545)이 실리사이드층(1543)을 사이에 두고 접속되는 구조로 되어 있고, P+ 확산층(1546)과 N+ 확산층(1545)을 분리하기 위한 소자분리가 필요 없으므로, 도 128a 및 도 128b의 인버터와 비교하면 인버터의 점유면적은 작아진다.
그러나, 이러한 구조에서는 기둥형상 실리콘층 바닥부의 실리사이드층(1543)을 형성한 후에 트랜지스터를 형성해야 한다. 통상적으로, 실리사이드층은 내열성이 낮으며, 특히 65㎚ 세대 이후의 미세한 디바이스에 채용되고 있는 니켈 실리사이드(NiSi)의 경우, 그 내열성은 500～600℃ 정도이다. 따라서, 트랜지스터 형성에 필요한 1000℃ 정도의 불순물 활성화 열처리가 가해지면 실리사이드층은 과잉 반응을 하게 되어 고저항화나 누설 전류 증가의 원인이 된다. 따라서, 실제로 이러한 종래예의 구조에서는 안정적인 제조가 어렵다. 또한, 기둥형상 실리콘층 바닥부에 실리사이드층(1543)이 존재하므로, 기둥형상 실리콘층의 성장시에 실리콘을 에피택셜 성장에 의해 형성할 수 없으므로, 트랜지스터 특성이 현저하게 저하되어 버린다.
도 128d의 종래예에 있어서도, 도 128c의 인버터와 동일하게 출력전위가 기판측에 형성되어 있다. 이러한 종래예에서는, 기둥형상 실리콘층(1568) 바닥부의 P+ 확산층 영역(1566)과 Si 기판상의 N+ 확산층(1562)의 계면에 실리사이드층(1563)을 형성함으로써, NMOS를 형성하는 기둥형상 실리콘층(1567) 바닥부의 N+ 확산층(1565)과 기판상의 N+ 확산층(1562)을 접속시키기 때문에, N+ 확산층과 P+ 확산층을 분리하기 위한 소자분리가 필요 없으므로, 인버터의 점유면적은 작아진다. 그러나, 이러한 종래예에 있어서도, 도 128b와 동일하게 실리사이드층 형성 후에 트랜지스터가 형성되므로, 실리사이드층의 내열성 문제 때문에 안정적으로 제조하기가 어렵다. 또한, 도 128c의 경우와 동일하게, PMOS 기둥형상 실리콘층 바닥부에 실리사이드층(1563)이 존재하기 때문에, PMOS의 기둥형상 실리콘층 성장시에 실리콘을 에피택셜 성장에 의해 형성할 수 없으므로, 트랜지스터 특성이 현저하게 저하되어 버린다.
도 128e에는 도 128a 내지 도 128d와 동일한 제조방법을 이용하여 SOI 기판상에 형성된 SGT의 인버터에 대해 기술하고 있는 비특허문헌 1의 종래예를 나타낸다. 이 종래예에 있어서는, 인버터가 SOI 기판상에 형성되기 때문에, 웰을 형성할 필요가 없으며 소자분리 폭을 축소할 수 있으므로, 동일한 인버터 구조를 갖는 도 128a 및 도 128b에 비하면 소자분리 폭의 축소분만큼 인버터의 점유면적을 축소할 수 있다.
이하, 상기 인버터에 대해 설명한다. 도 128e에 도시된 바와 같이, 매립산화막(1571)상에 N+ 소스 확산층(1572) 및 P+ 소스 확산층(1573)이 형성되고, N+ 소스 확산층(1572)상에는 NMOS를 형성하는 기둥형상 실리콘층(1574)이 형성되고, P+ 소스 확산층상에는 PMOS를 형성하는 기둥형상 실리콘층(1575)이 형성된다. 또한, NMOS를 형성하는 기둥형상 실리콘층(1574)의 상부에는 N+ 드레인 확산층(1576)이 형성되고, PMOS를 형성하는 기둥형상 실리콘층(1575)상에는 P+ 드레인 확산층(1577)이 형성된다. 각각의 기둥형상 실리콘층의 주위에는 게이트(1578)가 형성된다. N+ 소스 확산층(1572)은 배선층(1579)에서 연장되는 콘택을 경유하여 접지전위에 접속되고, P+ 소스 확산층(1573)은 배선층(1580)에서 연장되는 콘택을 경유하여 전원전위에 접속되고, NMOS 및 PMOS를 형성하는 기둥형상 실리콘층 상부의 확산층(1576, 1577)은 배선층(1581)에서 연장되는 콘택을 경유하여 출력전위에 접속된다.
본 종래예에 있어서는, 도 128a 및 도 128b와 동일하게, 출력전위가 배선측에 형성되므로, 기판측에 소자분리가 필요하게 된다. 그러나, SOI 기판을 사용하고 있기 때문에 웰을 형성할 필요가 없으므로, 소스 확산층(1572, 1573)을 식각에 의해 분리하는 것만으로 소자분리 폭을 형성할 수 있다. 따라서, 소자분리에 LOCOS를 이용한 도 128a 및 도 128b의 인버터보다도 소자분리 폭의 축소분만큼 점유면적을 축소할 수 있다. 그러나, 이러한 종래예에 대해서도, 소스 확산층의 기생저항이 커서 회로 성능이 떨어지는 요인이 된다.
이상으로부터, 도 128a 내지 도 128e에 나타낸 어느 인버터에 있어서도 소스 확산층의 기생저항에 의한 회로 성능의 저하를 피할 수 없었다.
도 128a 내지 도 128e에 도시된 SGT에 있어서의 기둥형상 실리콘층 및 게이트 전극 형성 프로세스 플로우의 개요를 도 129a 내지 도 129e에 나타낸다. 이하, 상기 프로세스 플로우에 대해 설명한다. 도 129a에서 실리콘 기판상에 실리콘 산화막(1601), 게이트 도전체(1602), 실리콘 산화막(1603) 순으로 성막한다. 도 129b에서 실리콘 산화막(1603), 게이트 도전체(1602), 실리콘 산화막(1601)을 관통하도록 콘택홀(1604)을 형성한다. 도 129c에서 콘택홀의 내벽에 게이트 절연막(1605)을 형성한다. 도 129d에서 에피택셜 성장에 의해 실리콘을 콘택홀 내에 성막하여 기둥형상 실리콘층(1606)을 형성한다. 도 129e에서 기둥형상 실리콘층 상부를 분리한다.
이러한 SGT 형성방법에 있어서, 기둥형상 실리콘층을 형성하기 위한 콘택홀과 게이트 배선 패턴을 동일한 리소그래피 공정에서 형성하는 경우에는, 게이트의 패터닝이 복잡해져 SGT의 게이트 전극의 막두께를 얇게 형성하기가 매우 어려우므로, 게이트 전극이 차지하는 면적은 커진다. 또한, 기둥형상 실리콘층을 형성하기 위한 콘택홀과 게이트 배선 패턴을 별도의 리소그래피 공정으로 형성하는 경우에는, 두 공정에 있어서의 중첩의 어긋남이나 치수의 어긋남을 고려하여, 기둥형상 실리콘층을 둘러싼 게이트 전극이 차지하는 면적을 필요 이상으로 크게 형성해야 한다. 따라서, 어느 경우에 있어서나 게이트 전극이 차지하는 면적은 실제로 필요한 면적보다 늘어나므로, 회로의 점유면적이 증가하게 된다.
상기 2가지 SGT 형성방법에 있어서 가장 차이가 있는 점으로는 이하의 사항을 들 수 있다.
제1의 방법에 있어서는, 기둥형상 실리콘층은 단결정인 실리콘 기판을 식각함으로써 형성되므로, 희생산화나 수소 어닐링(비특허문헌 2) 등의 표면 처리를 수행함으로써 식각 등에 의해 발생하는 채널부의 결함이나 요철을 회복시키는 것이 용이하다. 따라서, 채널부에서 높은 캐리어 이동도를 실현할 수 있어 고성능의 트랜지스터 특성이 얻어지기 쉽다.
한편, 제2의 방법에 있어서는, 기둥형상 실리콘층은 콘택홀 내에 에피택셜 성장된 실리콘으로 형성되어 있지만, 일반적으로 콘택홀의 측벽에는 식각시에 형성되는 요철이 존재하며, 이와 같은 요철을 제거하기가 어렵다. 따라서, 콘택홀 측벽에 형성되는 채널부 표면에도 요철이 전사되므로, 캐리어의 이동도가 낮아져 고성능의 트랜지스터를 형성하는 것은 어렵다. 또한, 현재 제조되고 있는 65㎚ 세대의 LSI의 콘택홀 사이즈는 80㎚ 정도이고, 앞으로 더욱 콘택홀이 미세해져 갈 것을 고려하면, 이와 같은 미세한 콘택홀의 바닥부로부터 에피택셜 실리콘을 충분한 수율로 성막하는 것은 어렵다.
일본공개특허공보 평2-188966호 일본공개특허공보 평7-99311호
S. Maeda et al., "Impact of a Vertical Φ-Shape Transistor Cell for 1 Gbit DRAM and Beyond", IEEE TRANSACTION ON ELECTRON DEVICES, 1995년 12월, VOL.42, NO.12, pp.2117-2124 Y. -K Choi et al., "FinFET Process Refinements for Improved Mobiltiy and Gate Work Function Engineering", International Electron Device Meeting Technical Digest, 2002년, p.259
따라서, 고집적이면서 고성능이고 높은 수율의 SGT의 실현에는 제1의 방법에 의한 SGT의 구조 및 형성방법이 제2의 방법에 의한 SGT의 구조 및 형성방법보다 우수하지만, 제1의 방법에 의한 SGT의 구조 및 형성방법에 있어서는 이하의 과제가 있다.
첫째로, 소자의 면적 축소 및 면적 효율이 좋은 소자분리를 실현하고, 회로의 점유면적을 감소시키는 것, 둘째로, 트랜지스터의 성능을 향상시키기 위해, 소스/드레인부의 기생용량 및 기생저항을 감소시키는 것, 셋째로, 게이트 배선의 형성에 있어서 넓은 프로세스 마진을 갖는 프로세스를 실현하는 것이 그것이다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 종래의 SGT에 비해 보다 고집적이면서 고성능화가 가능한 SGT 및 그 제조방법을 제안하는 것을 목적으로 한다.
본 발명의 제1 양태는, 제1 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나와 제2 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나가 접속되는 회로를 구비한 반도체 장치로서, 기판; 상기 기판상의 절연막; 및 상기 기판상의 절연막상에 형성된 평면형상 반도체층을 구비하며, 상기 제1 MOS 트랜지스터는, 상기 평면형상 반도체층에 형성된 제1 드레인/소스 영역, 상기 평면형상 반도체층상에 형성된 기둥형상 반도체층, 상기 기둥형상 반도체층 상부에 형성된 제2 소스/드레인 영역, 및 상기 기둥형상 반도체층의 측벽에 형성된 게이트를 포함하고, 상기 제2 MOS 트랜지스터는, 상기 평면형상 반도체층에 형성된 제3 드레인/소스 영역, 상기 평면형상 반도체층상에 형성된 기둥형상 반도체층, 상기 기둥형상 반도체층 상부에 형성된 제4 소스/드레인 영역, 및 상기 기둥형상 반도체층의 측벽에 형성된 게이트를 포함하고, 상기 제1 드레인/소스 영역 표면의 적어도 일부와 제3 드레인/소스 영역 표면의 적어도 일부를 접속시키는 실리사이드층이 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공하는 것이다.
바람직하게, 상기 제1 드레인/소스 영역과 상기 제3 드레인/소스 영역을 포함한 평면형상 반도체층 표면 전체면에 상기 실리사이드층이 형성되어 있다.
바람직하게, 상기 실리사이드층상에 콘택이 형성되어 있다.
바람직하게, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터는 서로 다른 도전형의 MOS 트랜지스터이다.
본 발명의 제2 양태는, 제1 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나와 제2 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나가 접속되는 회로를 구비한 반도체 장치로서, 기판; 상기 기판상의 절연막; 및 상기 기판상의 절연막상에 형성된 평면형상 반도체층을 구비하며, 상기 제1 MOS 트랜지스터는, 상기 평면형상 반도체층에 형성된 제1 드레인/소스 영역, 상기 평면형상 반도체층상에 형성된 기둥형상 반도체층, 상기 기둥형상 반도체층 상부에 형성된 제2 소스/드레인 영역, 및 상기 기둥형상 반도체층의 측벽에 형성된 게이트를 포함하고, 상기 제2 MOS 트랜지스터는, 상기 평면형상 반도체층에 형성된 제3 드레인/소스 영역, 상기 평면형상 반도체층상에 형성된 기둥형상 반도체층, 상기 기둥형상 반도체층 상부에 형성된 제4 소스/드레인 영역, 및 상기 기둥형상 반도체층의 측벽에 형성된 게이트를 포함하고, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터는 서로 다른 도전형의 MOS 트랜지스터로서 서로 인접하게 배치되고, 상기 제1 드레인/소스 영역과 상기 제3 드레인/소스 영역의 인접 경계부의 평면형상 반도체층의 상부에 콘택이 형성된 것을 특징으로 하는 반도체 장치를 제공하는 것이다.
바람직하게, 상기 제1 MOS 트랜지스터와 제2 MOS 트랜지스터는 인접하게 배치되어 있다.
바람직하게, 상기 게이트 전극으로부터 콘택으로 연장되는 적어도 하나의 게이트 배선은, 상기 제1 드레인/소스 영역 또는 상기 제3 드레인/소스 영역을 따라 연장되는 부분 및 상기 기판상의 절연막을 따라 연장되는 부분의 양쪽 부분을 포함한다.
바람직하게, 상기 게이트 배선이 따르는 제1 드레인/소스 영역 또는 상기 제3 드레인/소스 영역 드레인 확산 영역은 상기 기둥형상 반도체층 근방에 그 단면을 갖는다.
바람직하게, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 게이트 전극끼리가 게이트 배선에 의해 접속되고, 상기 게이트 배선이 배치되는 부분에 상당하는 부분의 일부를 포함한 상기 제1 드레인/소스 영역 또는 상기 제3 드레인/소스 영역의 일부가 제거되고, 상기 게이트 배선은 상기 제거된 드레인/소스 영역의 측면 및 상기 제거된 드레인/소스 영역 하부의 기판상의 절연막을 따라 배치된다.
바람직하게, 상기 회로는 CMOS 인버터이고, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 게이트 전극끼리가 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선에 의해 접속되어 있다.
바람직하게, 상기 게이트 전극끼리가 접속된, 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터의 게이트 전극에 대한 콘택이, 상기 제1 MOS 트랜지스터의 기둥형상 반도체층과 상기 제2 MOS 트랜지스터의 기둥형상 반도체층 사이에 형성되어 있다.
바람직하게, 상기 콘택이 형성되는 상기 제1 MOS 트랜지스터의 기둥형상 반도체층과 상기 제2 MOS 트랜지스터의 기둥형상 반도체층 사이는, 상기 제1 드레인/소스 영역과 상기 제3 드레인/소스 영역의 인접 경계부이다.
바람직하게, 상기 게이트 배선이 배치되는 부분에 상당하는 부분의 일부를 포함한 상기 제1 드레인/소스 영역 또는 상기 제3 드레인/소스 영역의 일부가 제거되고, 상기 게이트 배선은 상기 제거된 드레인/소스 영역의 측면 및 상기 제거된 드레인/소스 영역 하부의 상기 기판상의 절연막을 따라 배치된다.
바람직하게, 상기 콘택이 형성되는 위치는 또한 상기 제거된 드레인/소스 영역의 상부이기도 하다.
바람직하게, 상기 게이트 배선이 배치되는 부분에 상당하는 부분의 일부를 포함한 상기 제1 드레인/소스 영역 또는 상기 제3 드레인/소스 영역의 일부가 제거되고, 상기 게이트 배선은 상기 제거된 드레인/소스 영역의 측면 및 상기 제거된 드레인/소스 영역 하부의 상기 기판상의 절연막을 따라 배치된다.
바람직하게, 상기 게이트 전극은 게이트 배선과 일체적으로 형성되고, 상기 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되고, 게이트 전극에 대한 콘택이 상기 기판과 평행한 면에 형성된 상면에서 접하도록 형성되어 있다.
바람직하게, 상기 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선 아래에 형성된 제1 절연막과 상기 평면형상 반도체층 및 상기 기판상의 절연막 사이에 제2 절연막이 개재된다.
바람직하게, 상기 제2 절연막은 상기 제1 절연막보다도 비유전율이 작다.
바람직하게, 상기 게이트 전극은 얇은 금속막과 폴리실리콘층의 적층 구조로 형성되고, 상기 게이트 전극은 게이트 배선과 일체적으로 형성되고, 상기 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되고, 상기 게이트 전극에 대한 콘택이 상기 기판과 평행한 면에 형성된 게이트 전극의 상면에서 접하도록 형성되어 있고, 상기 얇은 금속막은 상기 폴리실리콘층과 상기 기둥형상 반도체층, 상기 제1 드레인/소스 영역, 상기 제3 드레인/소스 영역, 및 상기 기판상의 절연막상에 형성된 절연막 사이에 있다.
바람직하게, 상기 일체적으로 형성된 게이트 전극 및 게이트 배선 아래에 형성된 제1 절연막과 상기 평면형상 반도체층 및 상기 기판상의 절연막 사이에 제2 절연막이 개재된다.
바람직하게, 상기 제2 절연막은 상기 제1 절연막보다도 비유전율이 작다.
본 발명의 제3 양태는, 제1 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나와 제2 MOS 트랜지스터의 드레인 또는 소스 중 어느 하나가 접속되는 회로를 구비한 반도체 장치로서, 기판; 상기 기판상의 절연막; 및 상기 기판상의 절연막상에 형성된 평면형상 반도체층을 구비하며, 상기 제1 MOS 트랜지스터는, 상기 평면형상 반도체층에 형성된 제1 드레인/소스 영역, 상기 평면형상 반도체층상에 형성된 기둥형상 반도체층, 상기 기둥형상 반도체층 상면에 형성된 제2 소스/드레인 영역, 및 상기 기둥형상 반도체층의 측벽에 형성된 게이트를 포함하고, 상기 제2 MOS 트랜지스터는, 상기 평면형상 반도체층에 형성된 제3 드레인/소스 영역, 상기 평면형상 반도체층상에 형성된 기둥형상 반도체층, 상기 기둥형상 반도체층 상면에 형성된 제4 소스/드레인 영역, 및 상기 기둥형상 반도체층의 측벽에 형성된 게이트를 포함하고, 상기 기둥형상 반도체층 상면에 형성된 제2 소스/드레인 영역 또는 상기 기둥형상 반도체층 상면에 형성된 제4 소스/드레인 영역의 상면의 크기는 상기 기둥형상 반도체층의 상면의 크기보다도 크고, 상기 제1 MOS 트랜지스터의 제1 드레인/소스 영역 상부의 적어도 일부와 상기 제2 MOS 트랜지스터의 제3 드레인/소스 영역 상부의 적어도 일부를 접속시키는 실리사이드층이 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공하는 것이다.
바람직하게, 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역의 표면에는 실리사이드층이 형성되어 있다.
바람직하게, 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역의 표면에 형성된 실리사이드층의 크기는 상기 기둥형상 반도체층의 상면의 크기보다도 크다.
바람직하게, 상기 기둥형상 반도체층 상면에 형성된 제2 소스/드레인 영역 또는 상기 기둥형상 반도체층 상면에 형성된 제4 소스/드레인 영역의 상면상에는 제1 콘택 또는 제2 콘택이 각각 형성되고, 상기 기둥형상 반도체층 상면에 형성된 제2 소스/드레인 영역 또는 상기 기둥형상 반도체층 상면에 형성된 제4 소스/드레인 영역의 상면의 크기는 각각 상기 제1 콘택 또는 제2 콘택의 바닥면의 크기보다도 크고, 상기 제1 콘택 또는 제2 콘택의 바닥면의 크기가 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역이 상면에 형성된 기둥형상 반도체층 각각의 상면의 크기보다도 크다.
바람직하게, 상기 제2 소스/드레인 영역 또는 상기 제4 소스/드레인 영역은 제4 절연막을 사이에 두고 게이트 전극의 상부를 덮도록 형성되어 있다.
바람직하게, 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역의 표면에 실리사이드층이 형성되어 있다.
바람직하게, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터 중 어느 하나 또는 양자는 각각 복수의 기둥형상 반도체층으로 구성되고, 상기 복수의 기둥형상 반도체층 상면 상부에 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역이 일체적으로 형성되어 있다.
바람직하게, 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역은 에피택셜층이다.
바람직하게, 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역은 n형의 경우에는 에피택셜 실리콘층이고, 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역은 p형의 경우에는 에피택셜 게르마늄층이다.
바람직하게, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터 중 어느 하나 또는 양자는 각각 복수의 기둥형상 반도체층으로 구성되고, 상기 복수의 기둥형상 반도체층의 적어도 2 이상의 기둥형상 반도체층 상면 상부에 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역이 일체적으로 형성되어 있다.
바람직하게, 소정의 간격 이하로 인접하는, 상기 제1 MOS 트랜지스터 또는 상기 제2 MOS 트랜지스터를 구성하는 복수의 기둥형상 반도체층에 대해서만, 상기 복수의 기둥형상 반도체층 상면 상부에 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역이 일체적으로 형성되어 있다.
바람직하게, 상기 제2 소스/드레인 영역의 측벽, 상기 제4 소스/드레인 영역의 측벽, 또는 상기 게이트 전극이 실리콘 질화막으로 덮여 있다.
바람직하게, 상기 실리콘 질화막은 응력을 가지며, 상기 기둥형상 반도체층의 채널부에 응력을 부여한다.
바람직하게, 상기 평면형상 반도체층은 얇게 형성되고, 상기 실리사이드층의 두께는 상기 평면형상 반도체층의 두께보다도 작게 형성되어 있다.
바람직하게, 상기 실리사이드층이 상기 기판상의 절연막상에까지 형성되어 있다.
바람직하게, 상기 제2 소스/드레인 영역 또는 상기 제4 소스/드레인 영역의 상면에 실리사이드층이 형성되어 있다.
바람직하게, 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터 중 어느 하나 또는 양자는 각각 복수의 기둥형상 반도체층으로 구성되고, 적어도 2개의 상기 복수의 기둥형상 반도체층의 상기 제2 소스/드레인 확산 영역, 또는 적어도 2개의 상기 복수의 기둥형상 반도체층의 상기 제4 소스/드레인 확산 영역의 상면상에 형성되는 콘택을 공통 콘택으로 하고 있다.
바람직하게, 상기 제2 소스/드레인 영역 또는 제4 소스/드레인 영역의 상부에 형성되는 콘택과 상기 게이트에 대한 콘택을 공통 콘택으로 하고 있다.
바람직하게, 상기 제1 MOS 트랜지스터의 기둥형상 반도체층과 상기 제2 MOS 트랜지스터의 기둥형상 반도체층 사이에 형성되는 콘택과 상기 제1 MOS 트랜지스터 또는 제2 MOS 트랜지스터의 게이트에 대한 콘택을 공통 콘택으로 하고 있다.
본 발명의 제4 양태는, 기판상의 절연막상에 평면형상 반도체층 및 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 도전막을 형성하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정; 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층의 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정은, 상기 도전막상에 상기 기둥형상 반도체층이 매몰되도록 제2 절연막을 형성하는 공정; 상기 제2 절연막 상면을 평탄화하는 공정; 및 상기 제1 절연막, 상기 도전막 및 상기 제2 절연막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 제5 양태는, 기판상의 절연막상에 평면형상 반도체층, 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층 및 상기 복수의 기둥형상 반도체층상의 스토퍼막을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 도전막을 형성하는 공정; 상기 도전막상에 상기 기둥형상 반도체층이 매몰되도록 제2 절연막을 형성하는 공정; 그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제1 절연막, 상기 제2 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 제1 절연막, 상기 제2 절연막 및 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정; 상기 제2 절연막을 제거하는 공정; 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정은, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정 이후에 표면의 적어도 일부에 제1 보호막을 형성하는 공정; 상기 제1 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막의 상부에 원하는 막두께의 제1 보호막 측벽을 형성하는 공정; 및 상기 제1 보호막 측벽에 의해 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정을 포함한다.
본 발명의 제6 양태는, 기판상의 절연막상에 평면형상 반도체층, 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 상기 기둥형상 반도체층이 매몰되도록 도전막을 형성하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 제1 절연막 및 상기 도전막을 원하는 높이로 형성하는 공정; 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 제1 절연막 및 상기 도전막을 원하는 높이로 형성하는 공정의 전(前)처리 공정으로서, 상기 도전막 상면을 평탄화하는 공정을 더 포함한다.
본 발명의 제7 양태는, 기판상의 절연막상에 평면형상 반도체층, 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층 및 상기 복수의 기둥형상 반도체층상의 스토퍼막을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 상기 기둥형상 반도체층이 매몰되도록 도전막을 형성하는 공정; 그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 제1 절연막 및 상기 도전막을 원하는 높이로 형성하는 공정; 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정은, 표면에 제1 보호막을 형성하는 공정; 상기 제1 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 상기 도전막 및 상기 제1 절연막의 상부에 원하는 막두께의 제1 보호막 측벽을 형성하는 공정; 및 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하고, 상기 제1 보호막 측벽의 보호에 의해 상기 일체화된 게이트 전극 및 게이트 배선의 적어도 일부를 상기 원하는 막두께로 형성하는 공정을 포함한다.
본 발명의 제8 양태는, 기판상의 절연막상에 평면형상 반도체층 및 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 상기 평면형상 반도체층 및 상기 기판상의 절연막상에, 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이까지 제3 절연막을 형성하는 공정; 상기 기둥형상 반도체층 및 상기 제3 절연막상에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 도전막을 형성하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정; 상기 도전막, 상기 제1 절연막 및 상기 제3 절연막을 선택적으로 제거하고, 상기 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 평면형상 반도체층 및 상기 기판상의 절연막상에, 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이까지 제3 절연막을 형성하는 공정은, 상기 기판상의 절연막 및 상기 평면형상 반도체층상에 상기 기둥형상 반도체층이 매몰되도록 제3 절연막을 형성하는 공정; 상기 제3 절연막 상면을 평탄화하는 공정; 및 상기 제3 절연막을 이방적으로 제거하고, 제3 절연막을 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이로 형성하는 공정을 포함한다.
바람직하게, 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정은, 상기 도전막상에 상기 기둥형상 반도체층이 매몰되도록 제2 절연막을 형성하는 공정; 상기 제2 절연막 상면을 평탄화하는 공정; 및 상기 제1 절연막, 상기 제2 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 제9 양태는, 기판상의 절연막상에 평면형상 반도체층, 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층 및 상기 복수의 기둥형상 반도체층상의 스토퍼막을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 상기 기판상의 절연막 및 상기 평면형상 반도체층상에 상기 기둥형상 반도체층이 매몰되도록 제3 절연막을 형성하는 공정; 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제3 절연막을 이방적으로 제거하고, 제3 절연막을 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이로 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 도전막을 형성하는 공정; 상기 도전막상에 상기 기둥형상 반도체층이 매몰되도록 제2 절연막을 형성하는 공정; 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제1 절연막, 상기 제2 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정; 상기 제2 절연막을 제거하는 공정; 상기 도전막, 상기 제1 절연막 및 상기 제3 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정은, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정 이후에 표면의 적어도 일부에 제1 보호막을 형성하는 공정; 상기 제1 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막의 상부에 원하는 막두께의 제1 보호막 측벽을 형성하는 공정; 및 상기 제1 보호막 측벽에 의해 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 도전막 및 제1 절연막을 보호하면서 상기 도전막, 상기 제1 절연막 및 상기 제3 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정을 포함한다.
본 발명의 제10 양태는, 기판상의 절연막상에 평면형상 반도체층 및 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 상기 평면형상 반도체층 및 상기 기판상의 절연막상에, 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이까지 제3 절연막을 형성하는 공정; 상기 기둥형상 반도체층 및 상기 제3 절연막상에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 상기 기둥형상 반도체층이 매몰되도록 도전막을 형성하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 제1 절연막 및 상기 도전막을 원하는 높이로 형성하는 공정; 상기 도전막, 상기 제1 절연막 및 상기 제3 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 평면형상 반도체층 및 상기 기판상의 절연막상에, 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이까지 제3 절연막을 형성하는 공정은, 상기 기판상의 절연막 및 상기 평면형상 반도체층상에 상기 기둥형상 반도체층이 매몰되도록 제3 절연막을 형성하는 공정; 상기 제3 절연막 상면을 평탄화하는 공정; 및 상기 제3 절연막을 이방적으로 제거하고, 제3 절연막을 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이로 형성하는 공정을 포함한다.
바람직하게, 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 제1 절연막 및 상기 도전막을 원하는 높이로 형성하는 공정의 전처리 공정으로서, 상기 도전막 상면을 평탄화하는 공정을 더 포함한다.
본 발명의 제11 양태는, 기판상의 절연막상에 평면형상 반도체층, 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층 및 상기 복수의 기둥형상 반도체층상의 스토퍼막을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 상기 기판상의 절연막 및 상기 평면형상 반도체층상에 상기 기둥형상 반도체층이 매몰되도록 제3 절연막을 형성하는 공정; 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제3 절연막을 이방적으로 제거하고, 제3 절연막을 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이로 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 도전막을 형성하는 공정; 상기 제1 절연막상에 상기 기둥형상 반도체층이 매몰되도록 도전막을 형성하는 공정; 그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 제1 절연막 및 상기 도전막을 원하는 높이로 형성하는 공정; 상기 도전막, 상기 제1 절연막 및 제3 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정은, 표면에 제1 보호막을 형성하는 공정; 상기 제1 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 상기 도전막 및 상기 제1 절연막의 상부에 원하는 막두께의 제1 보호막 측벽을 형성하는 공정; 및 상기 도전막, 상기 제1 절연막 및 상기 제3 절연막을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하고, 상기 제1 보호막 측벽의 보호에 의해 상기 일체화된 게이트 전극 및 게이트 배선의 적어도 일부를 상기 원하는 막두께로 형성하는 공정을 포함한다.
본 발명의 제12 양태는, 기판상의 절연막상에 평면형상 반도체층 및 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 얇은 도전막을 형성하는 공정; 상기 얇은 도전막상에 상기 기둥형상 반도체층이 매몰되도록 폴리실리콘층을 형성하는 공정; 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 이방적으로 제거하고, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 원하는 길이로 형성하는 공정; 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 이방적으로 제거하고, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 원하는 길이로 형성하는 공정의 전처리 공정으로서, 상기 폴리실리콘층 상면을 평탄화하는 공정을 더 포함한다.
본 발명의 제13 양태는, 기판상의 절연막상에 평면형상 반도체층, 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층 및 상기 복수의 기둥형상 반도체층상의 스토퍼막을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 얇은 도전막을 형성하는 공정; 상기 얇은 도전막상에 상기 기둥형상 반도체층이 매몰되도록 폴리실리콘층을 형성하는 공정; 그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 이방적으로 제거하고, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 원하는 길이로 형성하는 공정; 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정은, 표면에 제1 보호막을 형성하는 공정; 상기 제1 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층의 상부에 원하는 막두께의 제1 보호막 측벽을 형성하는 공정; 및 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하고, 상기 제1 보호막 측벽의 보호에 의해 상기 일체화된 게이트 전극 및 게이트 배선의 적어도 일부를 상기 원하는 막두께로 형성하는 공정을 포함한다.
본 발명의 제14 양태는, 기판상의 절연막상에 평면형상 반도체층 및 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 상기 평면형상 반도체층 및 상기 기판상의 절연막상에, 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이까지 제3 절연막을 형성하는 공정; 상기 기둥형상 반도체층 및 상기 제3 절연막상에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 얇은 도전막을 형성하는 공정; 상기 얇은 도전막상에 상기 기둥형상 반도체층이 매몰되도록 폴리실리콘층을 형성하는 공정; 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 이방적으로 제거하고, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 원하는 길이로 형성하는 공정; 상기 제3 절연막, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 평면형상 반도체층 및 상기 기판상의 절연막상에, 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이까지 제3 절연막을 형성하는 공정은, 상기 기판상의 절연막 및 상기 평면형상 반도체층상에 상기 기둥형상 반도체층이 매몰되도록 제3 절연막을 형성하는 공정; 상기 제3 절연막 상면을 평탄화하는 공정; 및 상기 제3 절연막을 이방적으로 제거하고, 제3 절연막을 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이로 형성하는 공정을 포함한다.
바람직하게, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 이방적으로 제거하고, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 원하는 길이로 형성하는 공정의 전처리 공정으로서, 상기 폴리실리콘층 상면을 평탄화하는 공정을 더 포함한다.
본 발명의 제15 양태는, 기판상의 절연막상에 평면형상 반도체층, 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층 및 상기 복수의 기둥형상 반도체층상의 스토퍼막을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 상기 기판상의 절연막 및 상기 평면형상 반도체층상에 상기 기둥형상 반도체층이 매몰되도록 제3 절연막을 형성하는 공정; 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제3 절연막을 이방적으로 제거하고, 제3 절연막을 상기 기둥형상 반도체층 측벽에 형성되는 게이트 전극 하단 부근의 높이로 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 얇은 도전막을 형성하는 공정; 상기 얇은 도전막상에 상기 기둥형상 반도체층이 매몰되도록 폴리실리콘층을 형성하는 공정; 그 후 상면을 상기 스토퍼막을 스토퍼로 하여 CMP에 의해 평탄화하는 공정; 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 이방적으로 제거하고, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 원하는 길이로 형성하는 공정; 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정; 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하는 공정은, 표면에 제1 보호막을 형성하는 공정; 상기 제1 보호막을 이방적으로 제거하고, 상기 원하는 길이로 형성된 기둥형상 반도체층 측면의 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층의 상부에 원하는 막두께의 제1 보호막 측벽을 형성하는 공정; 및 상기 제3 절연막, 상기 제1 절연막, 얇은 도전막 및 폴리실리콘층을 선택적으로 제거하여 일체화된 게이트 전극 및 게이트 배선을 형성하고, 상기 제1 보호막 측벽의 보호에 의해 상기 일체화된 게이트 전극 및 게이트 배선의 적어도 일부를 상기 원하는 막두께로 형성하는 공정을 포함한다.
바람직하게, 상기 게이트 전극 및 게이트 배선을 형성하는 공정 이후에 표면의 적어도 일부에 제2 보호막을 형성하는 공정; 및 상기 제2 보호막을 이방적으로 제거하고, 상기 기둥형상 반도체층 각각의 상부에 형성되는 불순물 영역이 되는 영역의 상면 및 상기 평면형상 반도체층 상면을 노출시키고, 상기 기둥형상 반도체층 각각의 측벽 및 게이트 벽면을 상기 실리콘 질화막으로 덮는 공정을, 상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 불순물 영역과 동일한 도전형의 불순물 영역을 형성하는 공정의 전처리로서 수행한다.
바람직하게, 상기 기둥형상 반도체층 각각의 상부에 형성된 불순물 영역의 표면에 실리사이드층을 형성하는 공정을 더 포함한다.
바람직하게, 상기 게이트 전극 및 게이트 배선을 형성하는 공정 이후에 표면의 적어도 일부에 제2 보호막을 형성하는 공정; 및 상기 제2 보호막을 이방적으로 제거하고, 상기 기둥형상 반도체층 각각의 상부에 형성되는 불순물 영역이 되는 영역의 상면 및 상기 평면형상 반도체층 상면을 노출시키고, 상기 기둥형상 반도체층 각각의 측벽 및 게이트 벽면을 상기 실리콘 질화막으로 덮는 공정을, 상기 기둥형상 반도체층 각각의 상부에 형성된 불순물 영역의 표면에 실리사이드층을 형성하는 공정의 전처리로서 수행한다.
바람직하게, 상기 이방적인 제거는 에치백이다.
본 발명의 제16 양태는, 기판상의 절연막상에 평면형상 반도체층 및 복수의 상기 평면형상 반도체층상의 기둥형상 반도체층을 형성하는 공정; 상기 평면형상 반도체층을 소자로 분리하는 공정; 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정; 그 후 표면의 적어도 일부에 제1 절연막을 형성하는 공정; 상기 제1 절연막상에 도전막을 형성하는 공정; 상기 제1 절연막 및 상기 도전막을 이방적으로 제거하고, 상기 기둥형상 반도체층 측면의 상기 도전막을 원하는 길이로 형성하여 게이트 전극을 형성하는 공정; 상기 도전막 및 상기 제1 절연막을 선택적으로 제거하고, 게이트 전극 및 상기 게이트 전극으로부터 기판측으로 연장되는 게이트 배선을 형성하는 공정; 상기 복수의 기둥형상 반도체층의 적어도 하나의 상면 상부에 상기 기둥형상 반도체층의 상면보다도 큰 불순물 영역을 형성하는 공정; 및 상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역 표면의 적어도 일부를 접속시키는 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것이다.
바람직하게, 상기 기둥형상 반도체층의 상면 상부에 형성된 불순물 영역의 표면에 실리사이드층을 형성하는 공정을 더 포함한다.
바람직하게, 상기 기둥형상 반도체층의 상면 상부에 형성된 불순물 영역의 표면에 형성된 실리사이드층의 크기는 상기 기둥형상 반도체층의 상면의 크기보다도 크다.
바람직하게, 상기 기둥형상 반도체층의 상면 상부에 형성된 불순물 영역의 상면 상부에 콘택을 형성하는 공정을 더 포함하고, 상기 기둥형상 반도체층 상면 상부에 형성된 불순물 영역의 상면의 크기는 콘택의 바닥면의 크기보다도 크고, 상기 콘택의 바닥면의 크기가 상기 불순물 영역이 상면 상부에 형성된 기둥형상 반도체층의 상면의 크기보다도 크다.
바람직하게, 상기 복수의 기둥형상 반도체층의 적어도 하나의 상면 상부에 상기 기둥형상 반도체층의 상면보다도 큰 불순물 영역을 형성하는 공정의 전처리로서, 상기 게이트 전극과 상기 기둥형상 반도체층의 상면보다도 큰 불순물 영역을 분리하기 위한 제4 절연막을 형성하는 공정을 더 포함한다.
바람직하게, 상기 게이트 전극과 상기 기둥형상 반도체층의 상면보다도 큰 불순물 영역을 분리하기 위한 제4 절연막을 형성하는 공정은, 표면에 실리콘 질화막을 형성하는 공정; 및 상기 실리콘 질화막을, 상기 게이트 전극 상부의 실리콘 질화막이 소정의 막두께로 존재하도록 하면서 상기 소스 확산 영역이 되는 영역의 상면 및 상기 드레인 확산 영역 표면을 노출시키도록 이방적으로 제거하고, 기둥형상 반도체층의 측벽 및 게이트 벽면을 상기 실리콘 질화막으로 덮는 공정을 더 포함한다.
바람직하게, 상기 기둥형상 반도체층의 상면 상부에 형성된 불순물 영역의 표면에 실리사이드층을 형성하는 공정을 더 포함한다.
바람직하게, 동일한 도전형의 MOS 트랜지스터를 구성하는 복수의 상기 기둥형상 반도체층의 상면 상부에 불순물 영역을 일체적으로 형성한다.
바람직하게, 상기 복수의 기둥형상 반도체층의 적어도 하나의 상면 상부에 상기 기둥형상 반도체층의 상면보다도 큰 불순물 영역을 형성하는 공정은, 에피택셜 성장을 이용한다.
바람직하게, 상기 기둥형상 반도체층의 상면보다도 큰 불순물 영역이 n형인 경우에는 상기 불순물 영역으로서 에피택셜 실리콘층을, 상기 기둥형상 반도체층의 상면보다도 큰 불순물 영역이 p형인 경우에는 상기 불순물 영역으로서 에피택셜 게르마늄층을 형성한다.
바람직하게, 동일한 도전형의 MOS 트랜지스터를 구성하는 복수의 상기 기둥형상 반도체층의 상면 상부에 불순물 영역을 일체적으로 형성한다.
바람직하게, 에피택셜 성장의 성막 조건을 조절함으로써, 소정의 간격 이하로 인접하는, 동일한 도전형의 MOS 트랜지스터를 구성하는 복수의 상기 기둥형상 반도체층에 대해서만, 자기정합적으로 상기 복수의 기둥형상 반도체층의 상면 상부에 불순물 영역을 일체적으로 형성한다.
바람직하게, 상기 실리사이드층은 상기 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역과 상기 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 불순물 영역을 포함한 평면형상 반도체층 표면 전체면에 형성되어 있다.
바람직하게, 상기 평면형상 반도체층에 불순물 영역을 형성하는 공정은, 상기 평면형상 반도체층에 선택적으로 제1 도전형의 불순물 영역 및 제2 도전형의 불순물 영역을 형성하는 공정이다.
본 발명의 구성에 따르면, SGT에 있어서, 좁은 소자분리를 용이하게 할 수 있는 기판상에 절연막이 형성된 기판의 채용, 트랜지스터끼리를 접속시키는 실리사이드층의 안정적인 형성, 게이트 전극을 기둥형상 반도체층의 주위에 자기정합적으로 원하는 막두께로 형성하는 것이 동시에 가능해진다. 이에 따라, 소자의 면적 축소 및 면적 효율이 좋은 소자분리, 회로 점유면적의 감소, 미세화에 따라 증가하는 기생저항, 기생용량의 감소, 회로 설계의 자유도 증대를 동시에 실현할 수 있다. 즉, 기판상에 절연막이 형성된 기판상에 형성된 평면형상 반도체층에 형성된 확산층에서 트랜지스터끼리를 접속시키는 구조에 있어서, 평면형상 반도체층의 상부에 실리사이드층을 형성함으로써 안정된 실리사이드층을 형성할 수 있다. 이 실리사이드층에 의해 미세화에 따라 증가하는 저항을 감소시킬 수 있다. 특히, 서로 다른 도전형의 트랜지스터를 접속시키는 경우에는, 실리사이드층에 의해 서로 다른 도전형의 확산층을 직접 접속시킬 수 있으므로, 트랜지스터끼리를 근접하게 배치할 수 있어 종래의 SGT보다 인버터 등의 회로의 점유면적을 현저하게 축소할 수 있다. 또한, 실리사이드층에 의해 미세화에 따라 증가하는 저항을 감소시킬 수 있으므로, 트랜지스터를 반드시 가장 근접하게 배치할 필요가 없어 회로 설계의 자유도가 증가한다. 또한, 기판상에 절연막이 형성된 기판을 이용한 것보다 드레인 또는 소스 확산층의 기생용량이 감소한다.
본 발명의 제조방법에 따르면, 게이트 전극을 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께만큼 형성할 수 있으므로, 서로 다른 게이트 전극을 갖는 기둥형상 실리콘층끼리를 조밀하게 배치하는 것이 가능해져 회로의 점유면적을 축소할 수 있다. 또한, 게이트 배선을 형성하기 위해 충분한 프로세스 마진을 갖는 프로세스를 구축할 수 있으므로, 지금까지 SGT에서 과제로 여겨졌던 게이트 배선의 형성이 용이해진다.
도 1은 본 발명의 제1 실시예의 CMOS 인버터의 등가회로도이다.
도 2는 본 발명의 제1 실시예의 CMOS 인버터의 평면도이다.
도 3a 및 도 3b는 본 발명의 제1 실시예의 CMOS 인버터의 단면도이다.
도 4a 및 도 4b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 5a 및 도 5b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 6a 및 도 6b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 7a 및 도 7b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 8a 및 도 8b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 9a 및 도 9b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 10a 및 도 10b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 11a 및 도 11b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 12a 및 도 12b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 13a 및 도 13b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 14a 및 도 14b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 15a 및 도 15b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 16a 및 도 16b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 17a 및 도 17b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 18a 및 도 18b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 19a 및 도 19b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 20a 및 도 20b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 21a 및 도 21b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 22a 및 도 22b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 23a 및 도 23b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 24a 및 도 24b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 25a 및 도 25b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 26a 및 도 26b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 27a 및 도 27b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 28a 및 도 28b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 29a 및 도 29b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 30a 및 도 30b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 31a 및 도 31b는 본 발명의 제1 실시예의 제조공정의 일부이다.
도 32는 본 발명의 제2 실시예의 CMOS 인버터의 등가회로도이다.
도 33은 본 발명의 제2 실시예의 CMOS 인버터의 평면도이다.
도 34a 및 도 34b는 본 발명의 제2 실시예의 CMOS 인버터의 단면도이다.
도 35a 및 도 35b는 본 발명의 제2 실시예의 제조공정의 일부이다.
도 36a 및 도 36b는 본 발명의 제2 실시예의 제조공정의 일부이다.
도 37a 및 도 37b는 본 발명의 제2 실시예의 제조공정의 일부이다.
도 38a 및 도 38b는 본 발명의 제2 실시예의 제조공정의 일부이다.
도 39a 및 도 39b는 본 발명의 제2 실시예의 제조공정의 일부이다.
도 40은 본 발명의 제1 실시예의 다른 CMOS 인버터의 등가회로도이다.
도 41은 본 발명의 제1 실시예의 다른 CMOS 인버터의 평면도이다.
도 42a 및 도 42b는 본 발명의 제1 실시예의 다른 CMOS 인버터의 단면도이다.
도 43은 본 발명의 제3 실시예의 CMOS 인버터의 등가회로도이다.
도 44는 본 발명의 제3 실시예의 CMOS 인버터의 평면도이다.
도 45a 및 도 45b는 본 발명의 제3 실시예의 CMOS 인버터의 단면도이다.
도 46a 및 도 46b는 본 발명의 제4 실시예의 CMOS 인버터의 평면도이다.
도 47은 본 발명의 제5 실시예의 NMOS 인버터의 등가회로도이다.
도 48은 본 발명의 제5 실시예의 NMOS 인버터의 평면도이다.
도 49a 및 도 49b는 본 발명의 제6 실시예의 NMOS 인버터의 단면도이다.
도 50은 본 발명의 제6 실시예의 NMOS 인버터의 등가회로도이다.
도 51은 본 발명의 제6 실시예의 NMOS 인버터의 평면도이다.
도 52a 및 도 52b는 본 발명의 제6 실시예의 NMOS 인버터의 단면도이다.
도 53은 본 발명의 제7 실시예의 CMOS 인버터의 등가회로도이다.
도 54는 본 발명의 제7 실시예의 CMOS 인버터의 평면도이다.
도 55a 및 도 55b는 본 발명의 제7 실시예의 CMOS 인버터의 단면도이다.
도 56a 및 도 56b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 57a 및 도 57b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 58a 및 도 58b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 59a 및 도 59b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 60a 및 도 60b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 61a 및 도 61b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 62a 및 도 62b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 63a 및 도 63b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 64a 및 도 64b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 65a 및 도 65b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 66a 및 도 66b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 67a 및 도 67b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 68a 및 도 68b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 69a 및 도 69b는 본 발명의 제7 실시예의 제조공정의 일부이다.
도 70은 본 발명의 제8 실시예의 CMOS 인버터의 등가회로도이다.
도 71은 본 발명의 제8 실시예의 CMOS 인버터의 평면도이다.
도 72a 및 도 72b는 본 발명의 제8 실시예의 CMOS 인버터의 단면도이다.
도 73a 및 도 73b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 74a 및 도 74b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 75a 및 도 75b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 76a 및 도 76b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 77a 및 도 77b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 78a 및 도 78b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 79a 및 도 79b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 80a 및 도 80b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 81a 및 도 81b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 82a 및 도 82b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 83a 및 도 83b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 84a 및 도 84b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 85a 및 도 85b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 86a 및 도 86b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 87a 및 도 87b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 88a 및 도 88b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 89a 및 도 89b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 90a 및 도 90b는 본 발명의 제8 실시예의 제조공정의 일부이다.
도 91은 본 발명의 제9 실시예의 CMOS 인버터의 등가회로도이다.
도 92는 본 발명의 제9 실시예의 CMOS 인버터의 평면도이다.
도 93a 및 도 93b는 본 발명의 제9 실시예의 CMOS 인버터의 단면도이다.
도 94는 본 발명의 제10 실시예의 CMOS 인버터의 등가회로도이다.
도 95는 본 발명의 제10 실시예의 CMOS 인버터의 평면도이다.
도 96a 및 도 96b는 본 발명의 제10 실시예의 CMOS 인버터의 단면도이다.
도 97a 및 도 97b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 98a 및 도 98b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 99a 및 도 99b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 100a 및 도 100b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 101a 및 도 101b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 102a 및 도 102b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 103a 및 도 103b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 104a 및 도 104b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 105a 및 도 105b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 106a 및 도 106b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 107a 및 도 107b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 108a 및 도 108b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 109a 및 도 109b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 110a 및 도 110b는 본 발명의 제10 실시예의 제조공정의 일부이다.
도 111은 본 발명의 제11 실시예의 CMOS 인버터의 등가회로도이다.
도 112는 본 발명의 제11 실시예의 CMOS 인버터의 평면도이다.
도 113a 및 도 113b는 본 발명의 제11 실시예의 CMOS 인버터의 단면도이다.
도 114는 본 발명의 제12 실시예의 CMOS 인버터의 등가회로도이다.
도 115는 본 발명의 제12 실시예의 CMOS 인버터의 평면도이다.
도 116a 및 도 116b는 본 발명의 제12 실시예의 CMOS 인버터의 단면도이다.
도 117a 및 도 117b는 본 발명의 제12 실시예의 제조공정의 일부이다.
도 118a 및 도 118b는 본 발명의 제12 실시예의 제조공정의 일부이다.
도 119a 및 도 119b는 본 발명의 제12 실시예의 제조공정의 일부이다.
도 120a 및 도 120b는 본 발명의 제12 실시예의 제조공정의 일부이다.
도 121a 및 도 121b는 본 발명의 제12 실시예의 제조공정의 일부이다.
도 122a 및 도 122b는 본 발명의 제12 실시예의 제조공정의 일부이다.
도 123a 내지 도 123c는 종형 트랜지스터의 종래예이다.
도 124a 내지 도 124c는 종형 트랜지스터의 종래예이다.
도 125a 내지 도 125f는 종래의 종형 트랜지스터의 제조방법이다.
도 126a 내지 도 126f는 종래의 종형 트랜지스터의 제조방법이다.
도 127a 내지 도 127f는 종래의 종형 트랜지스터의 제조방법이다.
도 128a는 종형 트랜지스터의 종래예이다.
도 128b는 종형 트랜지스터의 종래예이다.
도 128c는 종형 트랜지스터의 종래예이다.
도 128d는 종형 트랜지스터의 종래예이다.
도 128e는 종형 트랜지스터의 종래예이다.
도 129a 내지 도 129e는 종래의 종형 트랜지스터의 제조방법이다.
이하의 실시예에 있어서는, 트랜지스터에 의해 형성되는 회로를 포함한 반도체 장치 및 그 제조방법으로서, 편의상 회로 구성이 단순한 인버터를 포함한 반도체 장치 및 그 제조방법을 일례로 설명하지만, 본 발명이 다른 임의의 트랜지스터에 의해 형성되는 회로를 포함한 반도체 장치 및 그 제조방법에도 적용될 수 있음은 당업자에게 자명할 것이다.
제1 실시예
도 1은 본 발명을 이용한 CMOS 인버터의 등가회로도이다. 이하, CMOS 인버터의 회로동작에 대해 설명한다. 입력신호(Vin1)는 NMOS인 Qn11 및 PMOS인 Qp11 및 Qp12 양쪽 게이트에 인가된다. Vin1이 "1"일 때, NMOS인 Qn11은 ON 상태, PMOS인 Qp11 및 Qp12는 OFF 상태가 되고, Vout1은 "0"이 된다. 반대로, Vin1이 "0"일 때, NMOS인 Qn11은 OFF 상태, PMOS인 Qp11 및 Qp12는 ON 상태가 되고, Vout1은 "1"이 된다. 이상과 같이, CMOS 인버터는 입력값인 Vin1의 신호에 대해 출력값인 Vout1의 신호가 반대값을 취하도록 동작한다.
도 2는 본 발명을 이용한 CMOS 인버터의 평면도이다. 도 3a 및 도 3b는 도 2의 절단선 A-A' 및 B-B'의 단면도이다. 도 2와 도 3a 및 도 3b를 참조하여 본 발명에 대해 설명한다.
매립산화막(1)상에 평면형상 실리콘층(2)이 형성되고, 평면형상 실리콘층(2)은 N+ 드레인 확산층(3) 및 P+ 드레인 확산층(4)으로 이루어지고, N+ 드레인 확산층(3)과 P+ 드레인 확산층(4)의 경계 부근의 표면에는 N+ 드레인 확산층(3)과 P+ 드레인 확산층(4)을 서로 직접 접속시키기 위한 실리사이드층이 형성된다. 따라서, N+ 드레인 확산층(3)과 P+ 드레인 확산층(4)을 접속시키기 위한 콘택이나 소자분리가 필요 없으므로, 인버터의 점유면적을 작게 할 수 있다. 또한, 소자분리는 평면형상 실리콘층(2)을 분리하는 것만으로 형성할 수 있으므로, 공정 수가 적고 최소 가공 치수로 소자분리를 형성할 수 있다. N+ 드레인 확산층(3)에 형성되는 기둥형상 실리콘층(5)에 의해 NMOS 트랜지스터(Qn11)가 형성되고, P+ 드레인 확산층(4)에 형성되는 기둥형상 실리콘층(6a, 6b)에 의해 PMOS 트랜지스터(Qp11 및 Qp12)가 형성되어 있다. 기둥형상 실리콘층(5, 6a, 6b)을 둘러싸도록 HfO2 등의 High-k막으로 게이트 절연막(7)이 형성되고, 그것을 둘러싸도록 TaN이나 TiN 등의 금속막으로 게이트 전극(8, 8a, 8b)이 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(5)의 상부에 N+ 소스 확산층(9)이, PMOS를 형성하는 기둥형상 실리콘층(6a, 6b)의 상부에 P+ 소스 확산층(10a, 10b)이 형성된다. 이들 소자를 덮도록 콘택 스토퍼로서 실리콘 질화막(13)이 형성되고, 또한 실리콘 질화막(13)상에 층간 실리콘 산화막(14)이 형성되고, 평탄화된 실리콘 산화막(14)을 관통하도록 콘택(15, 16, 16a, 16b, 17a, 17b)이 형성되어 있다. 또, 실리콘 질화막(13)에 응력을 갖게 함으로써, 기둥형상 실리콘층의 채널부에 응력을 가하여 이동도를 향상시킬 수 있다. 특히, NMOS상에는 인장 응력을 갖는 실리콘 질화막을, PMOS상에는 압축 응력을 갖는 실리콘 질화막을 별도로 형성함으로써, NMOS와 PMOS에서 모두 이동도를 향상시키는 것도 가능하다.
N+ 드레인 확산층(3)과 P+ 드레인 확산층(4)의 경계에 형성된 콘택(15)은 배선층을 통해 출력단자(Vout1)에 접속되고, Qn11을 형성하는 기둥형상 실리콘층(5)의 상부에 형성된 콘택(16)은 배선층을 통해 접지전위(Vss1)에 접속되고, Qp11 및 Qp12를 형성하는 기둥형상 실리콘층(6a, 6b)의 상부에 형성된 콘택(16a, 16b)은 배선층을 통해 전원전위(Vcc1)에 접속되고, 기둥형상 실리콘층(5)을 둘러싼 게이트 전극에서 연장된 게이트 배선(8c)상에 형성되는 콘택(17a) 및 기둥형상 실리콘층(6a, 6b)을 둘러싼 게이트 전극에서 연장된 게이트 배선(8d)상에 형성되는 콘택(17b)은 배선층을 통해 입력단자(Vin1)에 접속됨으로써 인버터를 형성한다.
상기 기둥형상 실리콘층의 채널부는 불순물이 도핑되어 있지 않거나 불순물 농도가 1e-17cm-3 이하인 것이 바람직하다. 불순물 농도가 이 이상 높아지면 불순물의 통계적인 변동에 의한 트랜지스터의 특성 편차가 커지기 때문이다. 트랜지스터의 문턱값 조절은 게이트 재료의 일함수를 조절하거나 하여 수행할 수 있다. 또, High-k막은 실리콘 산화막이나 실리콘 질화막 등이어도 좋고, 금속 게이트 전극은 실리사이드화된 폴리실리콘막이어도 좋다.
기둥형상 실리콘층 바닥부의 드레인 확산층 영역(3, 4)이 매립산화막(1)까지 형성되도록 불순물 분포를 설정하고, 트랜지스터 동작시에 기둥형상 실리콘층 내부가 완전히 공핍화되도록 기둥형상 실리콘층의 치수나 불순물 농도를 설정하는 것이 바람직하다. 상기와 같이 드레인 확산층 영역(3, 4)의 불순물 분포를 설정함으로써, 동작 상태에 상관없이 기둥형상 실리콘층 내부는 플로팅 보디 구조(floating body structure)가 되며, 또한, 상기와 같이 기둥형상 실리콘층의 치수나 불순물 농도를 설정함으로써, 트랜지스터 동작시에 기둥형상 실리콘층 내부는 완전 공핍화되므로, 기둥형상 실리콘층 내부의 전계가 완화되어 이동도를 향상시킬 수 있다. 또한, 드레인 확산층 영역(3, 4)의 불순물을 매립산화막(1)까지 확산시킴으로써, 드레인 확산층 용량의 바닥면 성분이 큰 폭으로 감소하여 전체적인 드레인 확산층의 기생용량을 감소시킬 수 있다. 또, 불순물은 기둥형상 실리콘층의 바닥부를 덮도록 확산되어도 좋다.
게이트에의 콘택(17a, 17b)을 매립산화막상에 형성된 게이트 배선(8c, 8d)상에 형성함으로써, 드레인 확산층(3, 4)과 게이트의 대향 면적을 감소시킬 수 있으므로, 게이트-드레인간 기생용량을 감소시킬 수 있다. 도 2의 레이아웃에서는 게이트 배선과 드레인 확산층(3, 4)의 대향 면적을 감소시키기 위해, 게이트 배선(8c, 8d)에의 콘택(17a, 17b)을 NMOS와 PMOS에서 별도로 매립산화막(1)상에 형성하고 있다.
드레인 확산층상에 형성된 콘택(15)은 N+ 확산층(3)과 P+ 확산층(4)의 경계에 형성되는 것이 바람직하다. 이는 N+ 확산층과 P+ 확산층의 경계에서 기둥형상 실리콘층(5, 6a)까지의 사이에는 기둥형상 실리콘층과 주입 영역 사이의 중첩 마진만큼의 거리를 형성할 필요가 있지만, 경계상에 콘택을 형성함으로써 이 스페이스를 유효하게 활용할 수 있기 때문이다. 따라서, 인버터 회로의 점유면적을 축소할 수 있다.
이하, 본 발명의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 4a 내지 도 31b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A'간 단면도를 나타내고 있다.
도 4a 및 도 4b는 매립산화막(1)상에 불순물이 도핑되지 않은 SOI층(2a)이 형성되어 있는 SOI 기판이다. 먼저, SOI층(2a)상에 막두께 50～100㎚ 정도의 실리콘 질화막(18)을 성막한다.
도 5a 및 도 5b에 도시된 바와 같이, 레지스트 또는 다층 레지스트를 마스크로 하고, 반응성 이온 식각에 의해 질화막(18) 및 SOI층(2a)을 식각하여 기둥형상 실리콘층(5, 6a, 6b)을 형성한다. 기둥형상 실리콘층의 직경은 10～50㎚ 정도, 높이는 50～200㎚ 정도로 한다. 이때, 기둥형상 실리콘층의 하부에 평면형상 실리콘층(2)을 10～100㎚ 정도의 두께로 형성한다.
도 6a 및 도 6b에 도시된 바와 같이, 레지스트 마스크 또는 다층 레지스트를 마스크로 하고, 반응성 이온 식각에 의해 평면형상 실리콘층(2)을 식각하여 분리한다. 본 발명에 있어서, 소자분리는 평면형상 실리콘층을 분리하는 것만으로 형성할 수 있으므로, 공정 수가 적고 최소 가공 치수로 좁은 소자분리 폭을 형성할 수 있다.
도 7a 및 도 7b에 도시된 바와 같이, 기둥형상 실리콘층을 희생산화시켜 채널부가 되는 기둥형상 실리콘층 표면을 평탄화한다. 희생산화막(19)은 불순물 주입시의 스루(through) 산화막으로 사용할 수도 있다.
도 8a 및 도 8b에 도시된 바와 같이, 레지스트 마스크(20)를 이용하고, 평면형상 실리콘층(2)에 이온 주입 등으로 As나 P 등의 불순물을 도입하여 N+ 드레인 확산층(3)을 형성한다. 이때, 기둥형상 실리콘층 상부의 질화막(18)을 기둥형상 실리콘층 상부에의 불순물 주입 방지용 스토퍼로 사용한다.
도 9a 및 도 9b에 도시된 바와 같이, 동일하게 B나 BF2 등의 불순물을 도입하여 P+ 드레인 확산층(4)을 형성한다. 그 후의 열처리 후, 매립산화막(1)까지 불순물이 확산되도록 평면형상 실리콘층(2)의 막두께나 불순물의 주입 조건, 열처리 조건을 설정한다.
도 10a 및 도 10b에 도시된 바와 같이, 희생산화막(19)을 제거하여 실리콘 표면을 노출한다.
도 11a 및 도 11b에 도시된 바와 같이, 게이트 절연막으로서 HfO2 등의 High-k막(7)을 CVD법 또는 ALD법에 의해 1～5㎚ 정도의 두께로 성막한다.
도 12a 및 도 12b에 도시된 바와 같이, 게이트 도전막으로서 TiN이나 TaN 등의 게이트 도전막(80)을 10～60㎚ 정도의 두께로 성막한다.
도 13a 및 도 13b에 도시된 바와 같이, 실리콘 산화막(21)을 성막하여 기둥형상 실리콘층 사이를 매립한다.
도 14a 및 도 14b에 도시된 바와 같이, CMP에 의해 실리콘 산화막(21), 기둥형상 실리콘층 상부의 게이트 도전막, High-k막을 연마하여 게이트 상면을 평탄화한다. 게이트 상부를 CMP에 의해 평탄화함으로써, 양호한 게이트 형상을 실현할 수 있고 게이트 길이의 편차를 억제할 수 있다. CMP시에는, 기둥형상 실리콘층 상부의 질화막(18)을 CMP의 스토퍼로 사용한다. 질화막(18)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다. 또, CMP의 스토퍼막으로는, 실리콘 질화막 이외에도, CMP의 스토퍼막으로서 기능하는 것이라면 다른 막을 사용할 수 있으며, 그와 같은 막을 SOI층(2a)상에 미리 성막해 둘 수도 있다.
도 15a 및 도 15b에 도시된 바와 같이, 게이트 길이를 결정하기 위해, 게이트 도전막(80) 및 실리콘 산화막(21)을 에치백하여 게이트 전극(8, 8a, 8b)을 형성한다. 이때, 게이트 도전막(80)과 실리콘 산화막(21)을 되도록 동일한 비율로 식각하고, 동시에 질화막(18)에 대해 높은 선택비를 취하는 식각 조건을 사용한다. 게이트 도전막(80)과 실리콘 산화막(21)을 동일한 비율로 식각함으로써 양자의 상면 단차를 억제할 수 있으므로, 다음 공정 이후에 실리콘 질화막 측벽(23)의 형성이 용이해진다.
도 16a 및 도 16b에 도시된 바와 같이, 실리콘 질화막(22)을 성막한다.
도 17a 및 도 17b에 도시된 바와 같이, 실리콘 질화막(22)을 에치백하여 메탈 게이트의 상부에 실리콘 질화막 측벽(23)을 형성한다. 이때, 게이트상에 잔존하는 실리콘 질화막 측벽(23)이 정확히 게이트를 덮도록 실리콘 질화막의 성막량과 에치백량을 설정한다. 이 질화막 측벽으로 덮인 부분의 게이트는 식각시에 보호되므로, 게이트 전극을 원하는 막두께로 자기정합적으로 형성할 수 있어 점유면적의 축소 및 게이트와 확산층 사이의 기생용량을 감소시킬 수 있다. 또, 여기서는 측벽용 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 측벽용 보호막으로서 기능하는 보호막이라면 예컨대 실리콘 산화막과 같은 것도 사용할 수 있다.
도 18a 및 도 18b에 도시된 바와 같이, 메탈 게이트상에 잔존하는 실리콘 산화막(21)을 습식 식각으로 제거한 후, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(24)로 형성한다.
도 19a 및 도 19b에 도시된 바와 같이, 레지스트 마스크를 이용하여 게이트 바닥부 및 게이트 아래의 High-k막을 반응성 이온 식각에 의해 식각한다. 이에 따라 게이트 배선(8c, 8d)이 형성된다. 상기와 같이, 기둥형상 실리콘층의 상부에 하드마스크인 실리콘 질화막을 형성한 구조를 이용하여 게이트 상면을 CMP에 의해 평탄화하는 공정, 게이트 길이를 결정하기 위한 식각, 게이트 전극 보호용 질화막 측벽의 형성, 게이트 배선의 패터닝, 및 게이트 배선을 형성하기 위한 식각을 순차적으로 수행함으로써, 양호한 게이트 형상으로 치수 편차가 작은 게이트를 형성할 수 있고, 또한 게이트 배선을 자유롭게 형성할 수 있다. 또한, 게이트 전극의 막두께를 자기정합적으로 제어할 수 있으므로, 점유면적의 축소 및 게이트와 확산층 사이의 기생저항을 감소시킬 수 있다.
도 20a 및 도 20b에 도시된 바와 같이, 기둥형상 실리콘층 상부의 실리콘 질화막(18) 및 질화막 측벽(23)을 습식 처리에 의해 제거한다.
도 21a 및 도 21b에 도시된 바와 같이, 실리콘 질화막(25)을 10～50㎚ 정도의 막두께로 성막한다.
도 22a 및 도 22b에 도시된 바와 같이, 질화막(25)을 에치백하여 소스 확산층 영역(9, 10a, 10b)의 상면 및 드레인 확산층 영역(3, 4) 표면을 노출시키고, 기둥형상 실리콘층의 측벽 및 게이트 측벽을 질화막(25)으로 덮는 구조로 한다. 이와 같은 구조로 함으로써 High-k막(7)이 상기 질화막(25)에 의해 덮이므로, 후공정에 있어서의 High-k막(7)에의 습식 처리에 의한 손상이나 불순물 주입에 의한 손상을 방지할 수 있다. 이때, 질화막의 막두께는 너무 얇으면, High-k막(7)에의 손상을 완전히 방지할 수 없고, 너무 두꺼우면 게이트 측벽에 성막된 막두께분만큼 점유면적이 증가하므로, 최적의 막두께를 선택할 필요가 있다. 또, 여기서는 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 보호막으로서 기능하는 보호막이라면 예컨대 실리콘 질화막과 실리콘 산화막의 적층 구조의 막을 사용할 수도 있다.
도 23a 및 도 23b에 도시된 바와 같이, 레지스트(20)에 의한 패터닝을 수행하고, 이온 주입 등에 의해 기둥형상 실리콘층(5)의 상부에 N+ 소스 확산층(9)을 형성한다.
도 24a 및 도 24b에 도시된 바와 같이, 동일하게 기둥형상 실리콘층(6a, 6b)의 상부에 P+ 소스 확산층(10a, 10b)을 형성한다.
도 25a 및 도 25b에 도시된 바와 같이, 실리사이드화하지 않은 부분을 보호하기 위한 실리콘 산화막(30)을 10～50㎚ 정도의 막두께로 형성한다.
도 26a 및 도 26b에 도시된 바와 같이, 리소그래프에 의해 레지스트(40)를 패터닝하여 실리사이드를 형성하는 N+ 확산층과 P+ 확산층의 경계 영역에 홈 패턴을 형성한다.
도 27a 및 도 27b에 도시된 바와 같이, 레지스트에 의해 형성된 홈 바닥부의 실리콘 산화막(30)을 식각하여 드레인 확산층 표면을 노출한다.
도 28a 및 도 28b에 도시된 바와 같이, Ni 또는 Co 등의 금속막을 스퍼터링하고, 열처리를 가함으로써 산화막을 제거한 부분을 실리사이드화여 미반응 금속막을 제거함으로써 N+ 확산층과 P+ 확산층의 경계 부근의 실리사이드층(11)을 형성한다.
도 29a 및 도 29b에 도시된 바와 같이, 표면을 덮는 산화막(30)을 습식 식각에 의해 제거한다.
도 30a 및 도 30b에 도시된 바와 같이, 라이너 실리콘 질화막(13)을 성막하고 그 후 실리콘 산화막(14)을 성막하고, CMP시에 실리콘 산화막(14)을 평탄화한다. 라이너 질화막(13)은 콘택 형성시의 식각 스토퍼로 사용한다.
도 31a 및 도 31b에 도시된 바와 같이, 평면형상 실리콘층상의 소스 확산층, 게이트상, 기둥형상 실리콘층 상부의 드레인 확산층상에 콘택(15, 16, 16a, 16b, 17a, 17b)을 형성한다.
본 실시예에 있어서는, N+ 확산층과 P+ 확산층을 평면형상 실리콘층(2)상에서 직접 접속시키기 위해, N+ 확산층과 P+ 확산층의 경계 부근을 실리사이드화했지만, 통상적으로 콘택의 바닥부에는 콘택의 배리어 메탈의 일부인 Ti와 Si가 반응한 TiSi층 등의 실리사이드층이 형성되므로, N+ 확산층과 P+ 확산층의 경계상에 반드시 콘택이 형성되는 경우에는, 콘택 바닥부에 형성되는 실리사이드층에 의해 평면형상 실리콘층(2)상에 있어서의 N+ 확산층과 P+ 확산층의 직접 접속을 수행할 수 있으므로, 실리사이드층(11)을 형성하지 않아도 좋다.
본 실시예에 있어서는, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께만큼 형성할 수 있으므로, 서로 다른 게이트 전극을 갖는 기둥형상 실리콘층끼리를 조밀하게 배치하는 것이 가능해져 회로의 점유면적을 축소할 수 있다. 또한, 게이트 배선을 형성하기 위해 충분한 프로세스 마진을 갖는 프로세스를 구축할 수 있으므로, 지금까지 SGT에서 과제로 여겨졌던 게이트 배선의 형성이 용이해진다.
본 실시예에 나타낸 인버터 회로에 있어서는 종래예인 도 128c 및 도 128d의 경우와 동일하게, 출력전위(Vout1)를 기판측에 형성하고 있지만, 회로 내에서 소자분리를 형성할 필요가 없으므로, 회로 점유면적을 축소할 수 있다. 또한, 종래예의 도 128c 및 도 128d에 있어서는 실리사이드의 내열성 문제로 안정적인 제조가 어렵지만, 본 실시예에 있어서는, 트랜지스터를 형성한 후에 실리사이드층(11)을 평면형상 실리콘층(2)상에 형성함으로써 N+ 확산층(3)과 P+ 확산층(4)을 접속시키고 있으므로, 실리사이드의 내열성에 대한 문제는 없다.
본 실시예에 나타낸 인버터 회로에 있어서 소자분리는 평면형상 실리콘층(2)을 식각하여 매립산화막(1)상에서 분리함으로써 형성되므로, 용이하게 리소그래피에 의해 결정되는 최소 가공 치수 폭의 소자분리를 형성할 수 있다. 따라서, 본 발명의 SGT 구조를 이용하면, 각 회로끼리를 최소 치수 간격으로 배치할 수 있으므로, 칩 면적 축소 효과가 크다.
또한, 본 실시예에 있어서는, 평면형상 실리콘층에 형성되는 드레인 확산층상에 실리사이드층이 형성되어 있어 드레인 확산층의 저항이 저하되므로, 드레인 확산층에 의한 기생저항의 영향이 작아진다. 따라서, 드레인 확산층상에의 콘택 수의 감소나 드레인 확산층의 배선층으로서의 사용 등이 가능해져 레이아웃 설계의 자유도가 커진다.
평면형상 실리콘층(2)이 너무 두꺼운 경우에는, 게이트 배선의 식각시에 평면형상 실리콘층(2)의 단부에 있어서의 매립산화막(1)과의 단차가 커져, 게이트 배선을 원하는 형상 및 치수로 식각하기가 어려워진다. 따라서, 평면형상 실리콘층(2)의 막두께는 가능한 한 작은 것이 바람직하다.
또한, 본 실시예의 구조에 있어서는, 드레인 확산층상의 실리사이드층(11)은 평면형상 실리콘층(2)의 바닥부까지 도달하지 않는다. 이는 드레인 확산층(3, 4)과 실리사이드층(11)의 계면 저항이 소스/드레인 기생저항의 주요 요인 중 하나이므로, 드레인 확산층과 실리사이드층의 계면 면적을 되도록 크게 하기 위함이다.
게이트 배선을 원하는 형상 및 치수로 안정되게 식각하기 위해서는, 평면형상 실리콘층(2)의 막두께는 100㎚보다 얇게 하는 것이 바람직하지만, 실리사이드와 확산층의 계면 면적을 확보하면서 게이트 가공을 용이하게 하기 위해서는, 평면형상 실리콘층(2)의 막두께는 20～40㎚인 것이 더 바람직하다.
일반적으로, 실리사이드층(11)의 막두께는 10㎚～30㎚ 정도이지만, 드레인 확산층과 실리사이드층의 계면 면적을 확실하게 확보하기 위해서는 10㎚～20㎚인 것이 바람직하다.
게이트 전극 및 배선의 막두께는 SGT의 집적회로의 점유면적을 작게 하기 위해 가능한 한 작게 하는 것이 바람직하지만, 게이트 배선의 시트 저항이 회로에의 지장을 초래하지 않기 위해서는 최저라도 10㎚ 정도의 막두께가 필요하다. 따라서, 게이트 배선의 막두께는 10㎚～50㎚ 정도인 것이 바람직하고, 고밀도 SGT의 집적회로를 형성하기 위해서는 10㎚～30㎚인 것이 더 바람직하다.
상기 구조는 드레인 확산층상의 실리사이드층(11)이 평면형상 실리콘층(2)의 바닥부까지 도달하지 않는 것이지만, 게이트 배선 노광시의 패터닝이나 그 후의 게이트 배선 식각시의 단차부의 식각이나 게이트 치수 제어의 용이성을 중시하여, 도 41과 도 42a 및 도 42b에 도시된 바와 같이, 평면형상 실리콘층의 두께를 가능한 한 작게 하고(바람직하게는 10～30㎚ 정도), 실리사이드층(211)이 매립산화막까지 형성되는 구조로 할 수도 있다.
제2 실시예
본 실시예는 평면형상 실리콘층에 형성되는 드레인 확산층의 전체면 및 기둥형상 실리콘층 상부의 소스 확산층에서 실리사이드층이 형성되는 구조를 갖는 SGT에 의해 CMOS 인버터를 구성한 실시예이다. 평면형상 실리콘층에 형성되는 드레인 확산층의 전체면에 실리사이드층을 형성함으로써 드레인 확산층의 기생저항을 감소시킬 수 있다. 또한, 기둥형상 실리콘층 상부의 소스 확산층에 실리사이드층을 형성함으로써 소스 확산층의 기생저항을 감소시킬 수 있다. 드레인 확산층 및 소스 확산층에 형성되는 실리사이드층은 동일 공정에서 자기정합적으로 드레인 확산층 및 소스 확산층에만 형성하는 것이 가능하다.
도 32는 본 발명을 이용한 CMOS 인버터의 등가회로도이다. 이하, CMOS 인버터의 회로 동작에 대해 설명한다. 입력신호(Vin2)는 NMOS인 Qn21 및 PMOS인 Qp21 및 Qp22의 양쪽 게이트에 인가된다. Vin2가 "1"일 때, NMOS인 Qn21은 ON 상태, PMOS인 Qp21 및 Qp22는 OFF 상태가 되고, Vout2는 "0"이 된다. 반대로, Vin2가 "0"일 때, NMOS인 Qn21은 OFF 상태, PMOS인 Qp21 및 Qp22는 ON 상태가 되고, Vout2는 "1"이 된다. 이상과 같이, CMOS 인버터는 입력값인 Vin2의 신호에 대해 출력값인 Vout2의 신호가 반대값을 취하도록 동작하다.
도 33은 본 발명을 이용한 CMOS 인버터의 평면도이다. 도 34a 및 도 34b는 도 33의 절단선 A-A' 및 B-B'의 단면도이다. 도 33과 도 34a 및 도 34b를 참조하여 본 발명에 대해 설명한다.
매립산화막(101)상에 평면형상 실리콘층(102)이 형성되고, 평면형상 실리콘층(102)은 N+ 드레인 확산층(103) 및 P+ 드레인 확산층(104)으로 이루어지고, N+ 드레인 확산층(103)과 P+ 드레인 확산층(104)의 표면에는 드레인 확산층의 저항을 낮추기 위해 실리사이드층(111)이 형성되고, 이 실리사이드층(111)에 의해 N+ 드레인 확산층(103)과 P+ 드레인 확산층(104)은 서로 직접 접속되어 있다. 따라서, N+ 드레인 확산층(103)과 P+ 드레인 확산층(104)을 접속시키기 위한 콘택이나 소자분리가 필요 없으므로, 인버터의 점유면적을 작게 할 수 있다. 또한, 소자분리는 평면형상 실리콘층(102)을 분리하는 것만으로 형성할 수 있으므로, 공정 수가 적고 최소 가공 치수로 소자분리를 형성할 수 있다. N+ 드레인 확산층(103)에 형성되는 기둥형상 실리콘층(105)에 의해 NMOS 트랜지스터(Qn21)가 형성되고, P+ 드레인 확산층(104)에 형성되는 기둥형상 실리콘층(106a, 106b)에 의해 PMOS 트랜지스터(Qp21 및 Qp22)가 형성되어 있다. 기둥형상 실리콘층(105, 106a, 106b)을 둘러싸도록 HfO2 등의 High-k막으로 게이트 절연막(107)이 형성되고, 그것을 둘러싸도록 TaN이나 TiN 등의 금속막으로 게이트 전극(108, 108a, 108b)이 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(105)의 상부에 N+ 소스 확산층(109)이, PMOS를 형성하는 기둥형상 실리콘층(106a, 106b)의 상부에 P+ 소스 확산층(110a, 110b)이 형성되고, 소스 확산층(109, 110a, 110b)상에는 실리사이드층(112)이 형성되어 있다. 이들 소자를 덮도록 콘택 스토퍼로서 실리콘 질화막(113)이 형성되고, 또한 실리콘 질화막(113)상에 층간 실리콘 산화막(114)이 형성되고, 평탄화된 실리콘 산화막(114)을 관통하도록 콘택(115, 116, 116a, 116b, 117a, 117b)이 형성되어 있다. 또, 실리콘 질화막(113)에 응력을 갖게 함으로써, 기둥형상 실리콘층의 채널부에 응력을 가하여 이동도를 향상시킬 수 있다. 특히, NMOS상에는 인장 응력을 갖는 실리콘 질화막을, PMOS상에는 압축 응력을 갖는 실리콘 질화막을 별도로 형성함으로써, NMOS와 PMOS에서 모두 이동도를 향상시키는 것도 가능하다.
N+ 드레인 확산층(103)과 P+ 드레인 확산층(104)의 경계에 형성된 콘택(115)은 배선층을 통해 출력단자(Vout2)에 접속되고, Qn21을 형성하는 기둥형상 실리콘층(105)의 상부에 형성된 콘택(116)은 배선층을 통해 접지전위(Vss2)에 접속되고, Qp21 및 Qp22를 형성하는 기둥형상 실리콘층(106a, 106b)의 상부에 형성된 콘택(116a, 116b)은 배선층을 통해 전원전위(Vcc2)에 접속되고, 기둥형상 실리콘층(105)을 둘러싼 게이트 전극에서 연장된 게이트 배선(108c)상에 형성되는 콘택(117a) 및 기둥형상 실리콘층(106a, 106b)을 둘러싼 게이트 전극에서 연장된 게이트 배선(108d)상에 형성되는 콘택(117b)은 배선층을 통해 입력단자(Vin2)에 접속됨으로써 인버터를 형성한다.
상기 기둥형상 실리콘층의 채널부는 불순물이 도핑되어 있지 않거나 불순물 농도가 1e-17cm-3 이하인 것이 바람직하다. 불순물 농도가 이 이상 높아지면 불순물의 통계적인 변동에 의한 트랜지스터의 특성 편차가 커지기 때문이다. 트랜지스터의 문턱값 조절은 게이트 재료의 일함수를 조절하거나 하여 수행할 수 있다. 또, High-k막은 실리콘 산화막이나 실리콘 질화막 등이어도 좋고, 금속 게이트 전극은 실리사이드화된 폴리실리콘막이어도 좋다.
기둥형상 실리콘층 바닥부의 드레인 확산층 영역(103, 104)이 매립산화막(101)까지 형성되도록 불순물 분포를 설정하고, 트랜지스터 동작시에 기둥형상 실리콘층 내부가 완전히 공핍화되도록 기둥형상 실리콘층의 치수나 불순물 농도를 설정하는 것이 바람직하다. 상기와 같이 드레인 확산층 영역(103, 104)의 불순물 분포를 설정함으로써, 그 동작 상태에 상관없이 기둥형상 실리콘층 내부는 플로팅 보디 구조가 되고, 또한, 상기와 같이 기둥형상 실리콘층의 치수나 불순물 농도를 설정함으로써, 트랜지스터 동작시에 기둥형상 실리콘층 내부는 완전 공핍화되므로, 기둥형상 실리콘층 내부의 전계가 완화되어 이동도를 향상시킬 수 있다. 또한, 드레인 확산층 영역(103, 104)의 불순물을 매립산화막(101)까지 확산시킴으로써, 드레인 확산층 용량의 바닥면 성분이 큰 폭으로 감소하여 전체적인 드레인 확산층의 기생용량을 감소시킬 수 있다. 또, 불순물은 기둥형상 실리콘층의 바닥부를 덮도록 확산되어도 좋다.
게이트에의 콘택(117a, 117b)을 매립산화막상에 형성된 게이트 배선(108c, 108d)상에 형성함으로써, 드레인 확산층(103, 104)과 게이트의 대향 면적을 감소시킬 수 있으므로, 게이트-드레인간 기생용량을 감소시킬 수 있다. 도 33의 레이아웃에서는 게이트 배선과 드레인 확산층(103, 104)의 대향 면적을 감소시키기 위해, 게이트 배선(108c, 108d)에의 콘택(117a, 117b)을 NMOS와 PMOS에서 별도로 매립산화막(101)상에 형성하고 있다.
드레인 확산층상에 형성된 콘택(115)은 N+ 확산층(103)과 P+ 확산층(104)의 경계에 형성되는 것이 바람직하다. 이는 N+ 확산층과 P+ 확산층의 경계에서 기둥형상 실리콘층(105, 106a)까지의 사이에는 기둥형상 실리콘층과 주입 영역 사이의 중첩 마진만큼의 거리를 형성할 필요가 있지만, 경계상에 콘택을 형성함으로써 이 스페이스를 유효하게 활용할 수 있기 때문이다. 따라서, 인버터 회로의 점유면적을 축소할 수 있다.
이하, 본 발명의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 35a 내지 도 39b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A'간 단면도를 나타내고 있다.
게이트 형성 후까지는 제1 실시예의 제조공정과 동일하므로, 게이트 형성 후의 공정에 대해 이하에 나타낸다.
도 35a 및 도 35b에 도시된 바와 같이, 실리콘 질화막(125)을 10～50㎚ 정도로 성막한다.
도 36a 및 도 36b에 도시된 바와 같이, 질화막(125)을 에치백하여 소스 확산층 영역(109, 110a, 110b)의 상면 및 드레인 확산층 영역(103, 104) 표면을 노출시키고, 기둥형상 실리콘층의 측벽 및 게이트 측벽을 질화막(125)으로 덮는다. 이러한 구조에 의해 이하의 효과가 발생한다. 첫째로, 게이트 전극(108, 108a, 108b)과 기둥형상 실리콘층 상부 및 게이트 전극(108, 108a, 108b)과 드레인 확산층(103, 104)이 질화막(125)에 의해 분리되므로, 과잉으로 형성된 실리사이드에 의한 게이트 전극과 기둥형상 실리콘층 상부 사이의 쇼트 및 게이트 전극과 드레인 확산층 사이의 쇼트를 방지할 수 있다.
둘째로, 기둥형상 실리콘층 상부의 측벽을 질화막으로 덮음으로써, 도 38a 및 도 38b의 실리사이드화 공정시에 기둥형상 실리콘층의 측벽으로부터 과잉으로 실리사이드화하는 것을 방지할 수 있다. 기둥형상 실리콘층 상부에서 실리사이드층이 과잉으로 형성되어 실리사이드층이 소스 확산층의 접합부에 근접하면 접합 누설을 증가시키는 요인이 되므로, 실리사이드층이 과잉으로 형성되지 않도록 제어할 필요가 있다. 셋째로, 다음 공정인 이온 주입시에 High-k막(107)이 상기 질화막(125)에 의해 덮이므로, 후공정에 있어서의 High-k막에의 습식 처리에 의한 손상이나 불순물 주입에 의한 손상을 방지할 수 있다. 따라서, 이러한 보호를 위한 실리콘 질화막의 형성 공정은 과잉의 실리사이드화 방지와 손상 방지 목적을 포함하므로, 그 중 하나인 과잉의 실리사이드화 방지를 위해, 후술하는 이온 주입 공정 이후이면서 소스/드레인 표면의 실리사이드화 공정 이전에 수행할 수도 있다.
상기 실리콘 질화막(125)이 실리콘 산화막인 경우에는, 세정?박리 공정이나 실리사이드 전처리에 사용되는 불산(hydrofluoric acid)에 의해 습식 식각되어 버리므로, 실리콘 질화막과 같이 불산에 녹지 않는 막인 것이 바람직하다. 또한, 질화막의 막두께는 너무 얇으면 High-k막(107)을 완전히 보호할 수 없고, 너무 두꺼우면 게이트 측벽에 성막된 막두께분만큼 점유면적이 증가한다. 또, 여기서는 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 보호막으로서 기능하는 보호막이라면 예컨대 실리콘 질화막과 실리콘 산화막의 적층 구조의 막을 사용할 수도 있다.
도 37a 및 도 37b에 도시된 바와 같이, 레지스트에 의한 패터닝을 수행하고, 이온 주입 등에 의해 기둥형상 실리콘층(105)의 상부에 N+ 소스 확산층(109)을 형성한다. 동일하게 기둥형상 실리콘층(106a, 106b)의 상부에 P+ 소스 확산층(110a, 110b)을 형성한다.
도 38a 및 도 38b에 도시된 바와 같이, Ni 또는 Co 등의 금속막을 스퍼터링하고, 열처리를 가함으로써 소스/드레인 표면을 실리사이드화하여 미반응 금속막을 제거함으로써 드레인 확산층(103, 104)상의 실리사이드층(111) 및 소스 확산층(109, 110a, 110b)상의 실리사이드층(112)을 형성한다.
도 39a 및 도 39b에 도시된 바와 같이, 라이너 실리콘 질화막(113)을 성막하고 그 후 실리콘 산화막(114)을 성막하고, CMP시에 실리콘 산화막(114)을 평탄화한다. 계속해서, 평면형상 실리콘층상의 소스 확산층, 게이트상, 기둥형상 실리콘층 상부의 드레인 확산층상에 콘택(115, 116, 116a, 116b, 117a, 117b)을 형성한다. 여기서, 라이너 질화막(113)은 콘택 형성시의 식각 스토퍼로 사용한다.
본 실시예에 있어서는, 게이트 전극이 기둥형상 실리콘층의 주위에 자기정합적으로 원하는 막두께만큼 형성할 수 있으므로, 서로 다른 게이트 전극을 갖는 기둥형상 실리콘층끼리를 조밀하게 배치하는 것이 가능해져 회로의 점유면적을 축소할 수 있다. 또한, 게이트 배선을 형성하기 위해 충분한 프로세스 마진을 갖는 프로세스를 구축할 수 있으므로, 지금까지 SGT에서 과제로 여겨졌던 게이트 배선의 형성이 용이해진다.
또한, 본 실시예에 있어서는, 평면형상 실리콘층에 형성되는 드레인 확산층상의 전체면에 실리사이드층이 형성되어 있어 드레인 확산층의 저항이 현저히 저하되므로, 드레인 확산층에 의한 기생저항의 영향이 매우 작아진다. 따라서, 드레인 확산층상에의 콘택 수의 감소나 드레인 확산층의 배선층으로서의 사용 등이 가능해져 레이아웃 설계의 자유도가 커진다.
제3 실시예
본 실시예는 기둥형상 실리콘층 상부에 형성되는 콘택이 복수의 기둥형상 실리콘층에서 공유되는 구조를 갖는 SGT의 실시예이다.
도 43은 본 발명을 이용한 CMOS 인버터의 등가회로도이다. CMOS 인버터의 회로 동작은 제2 실시예와 동일하므로, 여기서는 생략한다.
도 44는 본 발명을 이용한 CMOS 인버터의 평면도이다. 도 45a 및 도 45b는 도 44의 절단선 A-A' 및 B-B'의 단면도이다.
본 실시예에서 제2 실시예와 다른 점은, 본 실시예에서는 PMOS인 Qp41, Qp42를 형성하고 있는 인접한 2개의 기둥형상 실리콘층(306a, 306b) 상부의 소스 확산층이 공통의 장방형 콘택(316c)에 의해 접속되어 있는 점이다. 특히, 인접한 기둥형상 실리콘층의 간격이 최소 콘택 치수보다 작은 경우에는, 모든 기둥형상 실리콘층 상부에 통상의 콘택을 형성하기가 어렵지만, 이러한 방법에 의해 용이하게 콘택을 형성할 수 있다. 그 밖의 구성에 대해서는 제2 실시예의 경우와 동일하므로, 여기서는 생략한다.
제4 실시예
본 실시예에 있어서는, 게이트 배선에의 콘택의 형성 방법을 변경함으로써 CMOS 인버터의 점유면적을 축소한 레이아웃을 나타낸다.
도 46a 및 도 46b에는 본 실시예에 있어서의 CMOS 인버터의 평면도를 나타낸다. 도 46a에서는, NMOS인 Qn51과 PMOS인 Qp51 및 Qp52의 게이트(408 및 408a, 408b)를 게이트 배선(408e)에 의해 접속시켜 게이트에의 콘택을 감소시킴으로써 인버터의 점유면적을 축소하고 있다. 또한, 드레인 확산층과 게이트의 기생용량을 감소시키기 위해, 게이트 배선(408e)과 평면형상 실리콘층(402)의 대향 면적이 되도록 작아지도록, 게이트 배선(408e)은 매립산화막(401)상에 형성되도록 평면형상 실리콘층(402)의 형상을 바꾸고 있다.
도 46b에서는, 게이트에의 콘택(467c)을 게이트 배선(458e)상에 형성함으로써 인버터의 점유면적을 더욱 축소하고 있다.
제5 실시예
본 실시예는 기둥형상 실리콘층 상부에 형성되는 소스 확산층과 게이트 전극에의 접속을 동일한 콘택에 의해 구성하는 SGT에 대한 것이며, E형 NMOS 인버터를 일례로 설명한다.
도 47은 본 발명을 이용한 E형 NMOS 인버터의 등가회로도이다. 이하, E형 NMOS 인버터의 동작 회로에 대해 설명한다. 부하 NMOS인 QL1의 게이트와 소스가 서로 접속되어 있다. 입력신호(Vin6)는 드라이버 NMOS인 QD1의 게이트에 인가된다. Vin6이 "1"일 때, 드라이버 NMOS인 QD1은 ON 상태, 부하 NMOS인 QL1도 ON 상태가 되지만, 드라이버 NMOS인 QD1의 구동 능력 쪽이 크므로, Vout6은 "0"이 된다. 반대로, Vin6이 "0"일 때, 드라이버 NMOS인 QD1은 OFF 상태, 부하 NMOS인 QL1은 ON 상태가 되고, Vout6은 "1"이 된다. 이상과 같이, E형 NMOS 인버터는 입력값인 Vin6의 신호에 대해 출력값인 Vout6의 신호가 반대값을 취하도록 동작한다.
도 48은 본 발명을 이용한 E형 NMOS 인버터의 평면도의 일례이다. 도 49a 및 도 49b는 도 48의 절단선 A-A' 및 B-B'의 단면도이다. 도 48과 도 49a 및 도 49b를 참조하여 본 발명에 대해 설명한다.
매립산화막(501)상에 평면형상 실리콘층(502)이 형성되고, 평면형상 실리콘층(502)은 N+ 드레인 확산층(503)으로 이루어지고, N+ 드레인 확산층(503)의 표면에는 드레인 확산층의 저항을 낮추기 위해 실리사이드층(511)이 형성되어 있다. N+ 드레인 확산층(503)상에 형성되는 기둥형상 실리콘층(505)에 의해 NMOS 구동 트랜지스터(QD1)가 형성되고, 동일하게 N+ 드레인 확산층(503)상에 형성되는 기둥형상 실리콘층(506)에 의해 NMOS 부하 트랜지스터(QL1)가 형성되어 있다. 기둥형상 실리콘층(505, 506)을 둘러싸도록 HfO2 등의 High-k막으로 게이트 절연막(507)이 형성되고, TaN이나 TiN 등의 금속막으로 게이트 전극(508a, 508b)이 형성되어 있다.
구동 NMOS를 형성하는 기둥형상 실리콘층(505)의 상부에 N+ 소스 확산층(509a)이, 부하 NMOS를 형성하는 기둥형상 실리콘층(506)의 상부에 N+ 소스 확산층(509b)가 형성된다. 각각의 소스 확산층상에는 실리사이드층(512)이 형성되어 있다. 이들 소자를 덮도록 콘택 스토퍼로서 실리콘 질화막(513)이 형성되고, 또한 실리콘 질화막(513)상에 층간 실리콘 산화막(514)이 형성되고, 평탄화된 실리콘 산화가(514)을 관통하도록 콘택(515, 516, 517a, 527)이 형성되어 있다.
구동 NMOS인 QD1의 게이트에 접속하는 콘택(517a)은 배선층을 통해 입력단자(Vin6)에 접속되고, 구동 NMOS인 QD1을 형성하는 기둥형상 실리콘층(505)의 상부에 형성된 콘택(516)은 배선층을 통해 접지전위(Vss6)에 접속되고, 부하 NMOS인 QL1의 게이트 배선(508c)과 기둥형상 실리콘층 상부의 소스 확산층(509b)에는 동일한 콘택(527)에 의해 배선층을 통해 전원전위(Vcc6)에 접속된다. 또한, 드레인 N+ 확산층(503)에 형성되는 콘택(515)이 출력단자(Vout6)에 접속됨으로써 E형 NMOS 인버터가 형성된다.
상기 예에서는, N+ 드레인 확산층(503)의 표면 전체면에 실리사이드층(511)이 형성되어 있지만, 실리사이드층(511)은 N+ 드레인 확산층(503) 표면의 일부(구동 트랜지스터(QD1)와 부하 트랜지스터(QL1) 사이)에 형성할 수도 있다.
본 실시예의 반도체 장치를 형성하기 위한 제조방법은 제1 실시예, 제2 실시예와 동일하므로 생략한다.
본 실시예에 있어서는, 부하 NMOS인 QL1의 게이트 전극에서 연장된 게이트 배선(508c)과 기둥형상 실리콘층 상부의 소스 확산층(509b)에의 콘택을 동일한 공통 콘택(527)으로 형성하고 있다. 따라서, 콘택의 수를 감소시킬 수 있어 인버터 등의 면적을 축소할 수 있다.
또한, 본 실시예에 있어서는, 평면형상 실리콘층에 형성되는 드레인 확산층상에 실리사이드층이 형성되어 있어 드레인 확산층의 저항이 저하되므로, 드레인 확산층에 의한 기생저항의 영향이 작아진다. 따라서, 드레인 확산층상에의 콘택 수의 감소나 드레인 확산층의 배선층으로서의 사용 등이 가능해져 레이아웃 설계의 자유도가 커진다.
또, 본 실시예에 있어서는, E형 NMOS 인버터에 있어서의 게이트 배선과 소스 확산층에의 공통 콘택의 예를 들었지만, 상기 공통 콘택은 E형 NMOS 인버터에 한정되지 않고 통상의 CMOS를 이용한 회로에서도 이용할 수 있다.
제6 실시예
본 실시예는 기둥형상 실리콘층 바닥부에 형성되는 드레인 확산층과 게이트 전극에의 접속을 동일한 콘택에 의해 구성하는 SGT에 대한 것이며, D형 NMOS 인버트를 일례로 설명한다.
도 50은 본 발명을 이용한 D형 NMOS 인버터의 등가회로도이다. 이하, D형 NMOS 인버터의 동작 회로에 대해 설명한다. 부하 NMOS인 QL2는 디플리션형(depletion-type) 트랜지스터이고, 그 드레인과 게이트가 서로 접속되어 있다. 입력신호(Vin7)는 드라이버 NMOS인 QD2의 게이트에 인가된다. Vin7이 "1"일 때, 드라이버 NMOS인 QD2는 ON 상태, 부하 NMOS인 QL2도 ON 상태가 되지만, 드라이버 NMOS인 QD2 쪽이 구동 능력이 높으므로, Vout7은 "0"이 된다. 반대로, Vin7이 "0"일 때, 드라이버 NMOS인 QD2는 OFF 상태, 부하 NMOS인 QL2는 ON 상태가 되고, Vout7은 "1"이 된다. 이상과 같이, D형 NMOS 인버터는 입력값인 Vin7의 신호에 대해 출력값인 Vout7의 신호가 반대값을 취하도록 동작한다.
도 51은 본 발명을 이용한 D형 NMOS 인버터의 평면도의 일례이다. 도 52a 및 도 52b는 도 51의 절단선 A-A' 및 B-B'의 단면도이다. 도 51과 도 52a 및 도 52b를 참조하여 본 발명에 대해 설명한다.
매립산화막(601)상에 평면형상 실리콘층(602)이 형성되고, 평면형상 실리콘층(602)은 N+ 드레인 확산층(603)으로 이루어지고, N+ 드레인 확산층(603)의 표면에는 드레인 확산층의 저항을 낮추기 위해 실리사이드층(611)이 형성되어 있다. N+ 드레인 확산층(603)상에 형성되는 기둥형상 실리콘층(605)에 의해 NMOS 구동 트랜지스터(QD2)가 형성되고, 동일하게 N+ 드레인 확산층(603)상에 형성되는 기둥형상 실리콘층(606)에 의해 NMOS 부하 트랜지스터(QL2)가 형성되어 있다. 기둥형상 실리콘층(605, 606)을 둘러싸도록 HfO2 등의 High-k막으로 게이트 절연막(607)이 형성되고, 그것을 둘러싸도록 TaN이나 TiN 등의 금속막으로 게이트 전극(608a, 608b)이 형성되어 있다. 구동 NMOS를 형성하는 기둥형상 실리콘층(605)의 상부에 N+ 소스 확산층(609a)이, 부하 NMOS를 형성하는 기둥형상 실리콘층(606)의 상부에 N+ 소스 확산층(609b)이 형성된다. 각각의 소스 확산층상에는 실리사이드층(612)이 형성되어 있다. 이들 소자를 덮도록 콘택 스토퍼로서 실리콘 질화막(613)이 형성되고, 또한 실리콘 질화막(613)상에 층간 실리콘 산화막(614)이 형성되고, 평탄화된 실리콘 산화막(614)을 관통하도록 콘택(616, 616a, 617a, 628)이 형성되어 있다.
구동 NMOS인 QD2의 게이트에 접속하는 콘택(617a)은 배선층을 통해 입력단자(Vin7)에 접속되고, 구동 NMOS인 QD2를 형성하는 기둥형상 실리콘층(605)의 상부에 형성된 콘택(616)은 배선층을 통해 접지전위(Vss7)에 접속되고, 부하 NMOS인 QL2의 게이트 배선(608c)과 드레인 확산층(603)에는 동일한 콘택(628)에 의해 출력단자(Vout7)에 접속된다. 또한, 부하 NMOS를 형성하는 기둥형상 실리콘층 상부의 소스 N+ 확산층(609b)에 형성되는 콘택(616a)이 전원전위(Vcc7)에 접속됨으로써 D형 NMOS 인버터가 형성된다.
상기 예에서는, N+ 드레인 확산층(603)의 표면 전체면에 실리사이드층(611)이 형성되어 있지만, 실리사이드층(611)은 N+ 드레인 확산층(603) 표면의 일부(구동 트랜지스터(QD2)와 부하 트랜지스터(QL2) 사이)에 형성할 수도 있다.
본 실시예의 반도체 장치를 형성하기 위한 제조방법은 제1 실시예, 제2 실시예와 동일하므로 생략한다.
본 실시예에 있어서는, 부하 NMOS인 QL2의 게이트 전극에서 연장된 게이트 배선(608c)과 드레인 확산층(603)에의 콘택을 동일한 공통 콘택(628)으로 형성하고 있다. 따라서, 콘택의 수를 감소시킬 수 있어 인버터 등의 면적을 축소할 수 있다.
또한, 본 실시예에 있어서는, 평면형상 실리콘층에 형성되는 드레인 확산층상에 실리사이드층이 형성되어 있어 드레인 확산층의 저항이 저하되므로, 드레인 확산층에 의한 기생저항의 영향이 작아진다. 따라서, 드레인 확산층상에의 콘택 수의 감소나 드레인 확산층의 배선층으로서의 사용 등이 가능해져 레이아웃 설계의 자유도가 커진다.
또, 본 실시예에 있어서는, D형 NMOS 인버터에 있어서의 게이트 배선과 드레인 확산층에의 공통 콘택의 예를 들었지만, 상기 공통 콘택은 D형 NMOS 인버터에 한정되지 않고 통상의 CMOS를 이용한 회로에도 이용할 수 있다.
제7 실시예
본 실시예는 게이트 형성 공정을 간략화할 수 있는 실시예에 대해 나타낸다.
도 53은 본 발명을 이용한 CMOS 인버터의 등가회로도이다. CMOS 인버터의 회로 동작은 제2 실시예와 동일하므로, 여기서는 생략한다.
도 54는 본 발명을 이용한 CMOS 인버터의 평면도이다. 도 55a 및 도 55b는 도 54의 절단선 A-A' 및 B-B'의 단면도이다. 본 실시예에 있어서는, 기둥형상 실리콘층을 둘러싼 게이트 전극(708, 708a, 708b)과 이들 게이트 전극에서 연장된 게이트 배선(708c, 708d)의 상면의 높이가 동일한 특징을 갖는다. 즉, 게이트 전극과 게이트 배선이 일체적으로 형성되고, 그 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되어 있다. 본 실시예에 있어서는, 게이트 형성 공정에 있어서의 제조공정 수를 감소시킬 수 있고 제조시의 게이트 배선의 형성이 용이해진다. 도 54와 도 55a 및 도 55b를 참조하여 본 발명에 대해 설명한다.
매립산화막(701)상에 평면형상 실리콘층(702)이 형성되고, 평면형상 실리콘층(702)은 N+ 드레인 확산층(703) 및 P+ 드레인 확산층(704)으로 이루어지고, N+ 드레인 확산층(703)과 P+ 드레인 확산층(704)의 표면에는 드레인 확산층의 저항을 낮추기 위해 실리사이드층(711)이 형성되고, 이 실리사이드층(711)에 의해 N+ 드레인 확산층(703)과 P+ 드레인 확산층(704)은 서로 직접 접속되어 있다. 따라서, N+ 드레인 확산층(703)과 P+ 드레인 확산층(704)을 접속시키기 위한 콘택이나 소자분리가 필요 없으므로, 인버터의 점유면적을 작게 할 수 있다. 또한, 소자분리는 평면형상 실리콘층(702)을 분리하는 것만으로 형성할 수 있으므로, 공정 수가 적고 최소 가공 치수로 소자분리를 형성할 수 있다. N+ 드레인 확산층(703)에 형성되는 기둥형상 실리콘층(705)에 의해 NMOS 트랜지스터(Qn81)가 형성되고, P+ 드레인 확산층(704)에 형성되는 기둥형상 실리콘층(706a, 706b)에 의해 PMOS 트랜지스터(Qp81 및 Qp82)가 형성되어 있다. 기둥형상 실리콘층(705, 706a, 706b)을 둘러싸도록 HfO2 등의 High-k막으로 게이트 절연막(707)이 형성되고, 그것을 둘러싸도록 TaN이나 TiN 등의 금속막으로 게이트 전극(708, 708a, 708b)이 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(705)의 상부에 N+ 소스 확산층(709)이, PMOS를 형성하는 기둥형상 실리콘층(706a, 706b)의 상부에 P+ 소스 확산층(710a, 710b)이 형성되고, 소스 확산층(709, 710a, 710b)상에는 실리사이드층(712)이 형성되어 있다. 이들 소자를 덮도록 콘택 스토퍼로서 실리콘 질화막(713)이 형성되고, 또한 실리콘 질화막(713)상에 층간 실리콘 산화막(714)이 형성되고, 평탄화된 실리콘 산화막(714)을 관통하도록 콘택(715, 716, 716a, 716b, 717a, 717b)이 형성되어 있다. 또, 실리콘 질화막(713)에 응력을 갖게 함으로써, 기둥형상 실리콘층의 채널부에 응력을 가하여 이동도를 향상시킬 수 있다. 특히, NMOS상에는 인장 응력을 갖는 실리콘 질화막을, PMOS상에는 압축 응력을 갖는 실리콘 질화막을 별도로 형성함으로써, NMOS와 PMOS에서 모두 이동도를 향상시키는 것도 가능하다.
N+ 드레인 확산층(703)과 P+ 드레인 확산층(704)의 경계에 형성된 콘택(715)은 배선층을 통해 출력단자(Vout8)에 접속되고, Qn81을 형성하는 기둥형상 실리콘층(705)의 상부에 형성된 콘택(716)은 배선층을 통해 접지전위(Vss8)에 접속되고, Qp81 및 Qp82를 형성하는 기둥형상 실리콘층(706a, 706b)의 상부에 형성된 콘택(716a, 716b)은 배선층을 통해 전원전위(Vcc8)에 접속되고, 기둥형상 실리콘층(705)을 둘러싼 게이트 전극에서 연장된 게이트 배선(708c)상에 형성되는 콘택(717a) 및 기둥형상 실리콘층(706a, 706b)을 둘러싼 게이트 전극에서 연장된 게이트 배선(708d)상에 형성되는 콘택(717b)은 배선층을 통해 입력단자(Vin8)에 접속됨으로써 인버터를 형성한다.
이하, 본 발명의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 56a 내지 도 69b를 참조하여 설명한다. 각 도면에 있어서 a는 A-A'간 평면도, b는 단면도를 나타내고 있다.
게이트 절연막의 성막 공정까지는 제2 실시예의 제조공정과 동일하므로, 게이트 도전막의 성막 공정부터 이하에 나타낸다.
도 56a 및 도 56b에 도시된 바와 같이, 게이트 절연막으로서 HfO2 등의 High-k막(707)을 CVD법 또는 ALD법에 의해 1～5㎚ 정도의 두께로 성막한 후, 게이트 도전막으로서 TiN이나 TaN 등의 금속막(729)을 100～400㎚ 정도의 두께로 성막한다. 성막시에는, 피복성이 요구되는 초기 단계에서는 CVD법이나 ALD법에 의해 성막을 수행하고, 그 후 성막 비율이 빠른 스퍼터링에 의해 성막을 수행함으로써 효율적으로 성막을 수행할 수 있다.
도 57a 및 도 57b에 도시된 바와 같이, CMP에 의해 게이트 도전막(729)을 평탄화한다. 게이트 상부를 CMP에 의해 평탄화함으로써, 양호한 게이트 형상을 실현할 수 있고 게이트 길이의 편차를 억제할 수 있다. 또한, 기둥형상 실리콘층 상부의 질화막(718)으로 CMP를 정지시킨다. 질화막(718)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다. 또, CMP의 스토퍼막으로는, 실리콘 질화막 이외에도, CMP의 스토퍼막으로서 기능하는 것이라면 다른 막을 사용할 수도 있다.
도 58a 및 도 58b에 도시된 바와 같이, 게이트 길이를 결정하기 위해, 게이트 도전막(729)을 에치백한다.
도 59a 및 도 59b에 도시된 바와 같이, 실리콘 질화막(722)을 성막한다.
도 60a 및 도 60b에 도시된 바와 같이, 실리콘 질화막(722)을 에치백하여 메탈 게이트의 상부에 실리콘 질화막 측벽(723)을 형성한다. 이 실리콘 질화막 측벽을 형성함으로써, 게이트상에 잔존하는 실리콘 질화막 측벽(723)의 막두께만큼의 게이트 전극을 기둥형상 실리콘층의 주위에 자기정합적으로 형성할 수 있으므로, 원하는 게이트 전극 막두께가 되도록 실리콘 질화막(723)의 막두께와 에치백량을 조절한다. 또, 여기서는 측벽용 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 측벽용 보호막으로서 기능하는 보호막이라면 예컨대 실리콘 산화막과 같은 것도 사용할 수 있다.
도 61a 및 도 61b에 도시된 바와 같이, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(724)로 형성한다.
도 62a 및 도 62b에 도시된 바와 같이, 레지스트 마스크를 이용하여 게이트 바닥부 및 게이트 아래의 High-k막을 반응성 이온 식각에 의해 식각한다. 이에 따라 게이트 전극(708, 708a, 708b) 및 게이트 배선(708c, 708d)이 형성된다.
도 63a 및 도 63b에 도시된 바와 같이, 기둥형상 실리콘층 상부의 실리콘 질화막(718) 및 실리콘 질화막 측벽(723)을 습식 처리에 의해 제거한다.
도 64a 및 도 64b에 도시된 바와 같이, 실리콘 질화막(725)을 10～50㎚ 정도로 성막한다.
도 65a 및 도 65b에 도시된 바와 같이, 실리콘 질화막(725)을 에치백하여 기둥형상 실리콘층 상면 및 평면형상 실리콘층 상면을 노출시키고, 기둥형상 실리콘층 상부의 측벽 및 게이트 측벽을 실리콘 질화막(725)으로 덮는 구조로 한다. 이러한 구조에 의해 이하의 효과가 발생한다. 첫째로, 게이트 전극(708, 708a, 708b)과 기둥형상 실리콘층 상부 및 게이트 전극(708, 708a, 708b)과 드레인 확산층(703, 704)이 질화막(725)에 의해 분리되므로, 과잉으로 형성된 실리사이드에 의한 게이트 전극과 기둥형상 실리콘층 상부 사이의 쇼트 및 게이트 전극과 드레인 확산층 사이의 쇼트를 방지할 수 있다.
둘째로, 기둥형상 실리콘층 상부의 측벽을 질화막으로 덮음으로써, 도 67a 및 도 67b의 실리사이드화 공정시에 기둥형상 실리콘층의 측벽으로부터 과잉으로 실리사이드화하는 것을 방지할 수 있다. 기둥형상 실리콘층 상부에서 실리사이드층이 과잉으로 형성되어 실리사이드층이 소스 확산층의 접합부에 근접하면 접합 누설을 증가시키는 요인이 되므로, 실리사이드층이 과잉으로 형성되지 않도록 제어할 필요가 있다. 셋째로, 다음 공정인 이온 주입시에 High-k막(707)이 상기 질화막(725)에 의해 덮이므로, 후공정에 있어서의 High-k막에의 습식 처리에 의한 손상이나 불순물 주입에 의한 손상을 방지할 수 있다.
또한, 이 실리콘 질화막(725)이 실리콘 산화막인 경우에는, 세정?박리공정이나 실리사이드 전처리에 사용되는 불산에 의해 습식 식각되게 되므로, 실리콘 질화막과 같이 불산에 녹지 않는 막인 것이 바람직하다. 또한, 질화막의 막두께는 너무 얇으면 High-k막을 완전히 보호할 수 없고, 너무 두꺼우면 게이트 측벽에 성막된 막두께분만큼 점유면적이 증가한다. 또, 여기서는 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 보호막으로서 기능하는 보호막이라면 예컨대 실리콘 질화막과 실리콘 산화막의 적층 구조의 막을 사용할 수도 있다.
도 66a 및 도 66b에 도시된 바와 같이, 이온 주입 등에 의해 기둥형상 실리콘층(705)의 상부에 N+ 소스 확산층(709)을 형성한다. 동일하게 기둥형상 실리콘층(706a, 706b)의 상부에 P+ 소스 확산층(710a, 710b)을 형성한다.
도 67a 및 도 67b에 도시된 바와 같이, Ni 또는 Co 등의 금속막을 스퍼터링하고, 열처리를 가함으로써 소스/드레인 표면을 실리사이드화하여 미반응 금속막을 제거함으로써 드레인 확산층(703, 704)상의 실리사이드층(711) 및 소스 확산층(709, 710a, 710b)상의 실리사이드층(712)을 형성한다.
도 68a 및 도 68b에 도시된 바와 같이, 라이너 실리콘 질화막(713)을 성막하고 그 후 실리콘 산화막(714)을 성막하고, CMP시에 실리콘 산화막을 평탄화한다. 라이너 질화막은 콘택 형성시의 식각 스토퍼로 사용한다.
도 69a 및 도 69b에 도시된 바와 같이, 평면형상 실리콘층상의 소스 확산층, 게이트상, 기둥형상 실리콘층 상부의 드레인 확산층상에 콘택(715, 716, 716a, 716b, 717a, 717b)을 형성한다.
상기와 같이, 본 실시예에 있어서는, 게이트 형성 공정에 있어서의 제조공정 수를 감소시킬 수 있고 제조시의 게이트 배선의 형성이 용이해진다.
제8 실시예
본 실시예는 게이트 전극 및 게이트 배선과 기둥형상 실리콘층 바닥부의 드레인 확산층 사이의 기생용량을 감소시키는 SGT의 실시예에 대해 나타낸다.
도 70은 본 발명을 이용한 CMOS 인버터의 등가회로도이다. CMOS 인버터의 회로 동작은 제2 실시예와 동일하므로, 여기서는 생략한다.
도 71은 본 발명을 이용한 CMOS 인버터의 평면도이다. 도 72a 및 도 72b는 도 71의 절단선 A-A' 및 B-B'의 단면도이다. 본 실시예에 있어서는, 게이트 전극(808, 808a, 808b)이나 게이트 배선(808c, 808d)과 드레인 확산층(803, 804) 사이에 실리콘 산화막(820)이 존재하는 특징을 갖는다. 이러한 구조에 의해 게이트 전극이나 게이트 배선과 드레인 확산층 사이의 절연막이 두꺼워지므로, 게이트와 드레인 확산층의 기생용량이 감소한다. 특히, 게이트 절연막으로서 High-k막이 사용되는 경우에는, High-k막의 비유전율이 크므로 게이트와 드레인 확산층 사이의 기생용량은 커진다. 따라서, High-k막에 비해 비유전율이 낮은 실리콘 산화막을 게이트 배선과 드레인 확산층 사이에 삽입함으로써 기생용량을 크게 감소시킬 수 있다. 도 71과 도 72a 및 도 72b를 참조하여 본 발명에 대해 설명한다.
매립산화막(801)상에 평면형상 실리콘층(802)이 형성되고, 평면형상 실리콘층(802)은 N+ 드레인 확산층(803) 및 P+ 드레인 확산층(804)으로 이루어지고, N+ 드레인 확산층(803)과 P+ 드레인 확산층(804)의 표면에는 드레인 확산층의 저항을 낮추기 위해 실리사이드층(811)이 형성되고, 이 실리사이드층(811)에 의해 N+ 드레인 확산층(803)과 P+ 드레인 확산층(804)은 서로 직접 접속되어 있다. 따라서, N+ 드레인 확산층(803)과 P+ 드레인 확산층(804)을 접속시키기 위한 콘택이나 소자분리가 필요 없으므로, 인버터의 점유면적을 작게 할 수 있다. 또한, 소자분리는 평면형상 실리콘층(802)을 분리하는 것만으로 형성할 수 있으므로, 공정 수가 적고 최소 가공 치수로 소자분리를 형성할 수 있다. N+ 드레인 확산층(803)상에 형성되는 기둥형상 실리콘층(805)에 의해 NMOS 트랜지스터(Qn91)가 형성되고, P+ 드레인 확산층(804)상에 형성되는 기둥형상 실리콘층(806a, 806b)에 의해 PMOS 트랜지스터(Qp91 및 Qp92)가 형성되어 있다. 기둥형상 실리콘층(805, 806a, 806b)을 둘러싸도록 HfO2 등의 High-k막으로 게이트 절연막(807)이 형성되고, 그것을 둘러싸도록 TaN이나 TiN 등의 금속막으로 게이트 전극(808, 808a, 808b)이 형성되어 있다. 게이트 전극과 드레인 확산층 사이에는 실리콘 산화막(820)이 존재하므로, 게이트와 드레인 확산층 사이의 기생용량을 감소시킬 수 있다. NMOS를 형성하는 기둥형상 실리콘층(805)의 상부에 N+ 소스 확산층(809)이, PMOS를 형성하는 기둥형상 실리콘층(806a, 806b)의 상부에 P+ 소스 확산층(810a, 810b)이 형성되고, 소스 확산층(809, 810a, 810b)상에는 실리사이드층(812)이 형성되어 있다. 이들 소자를 덮도록 콘택 스토퍼로서 실리콘 질화막(813)이 형성되고, 또한 실리콘 질화막(813)상에 층간 실리콘 산화막(814)이 형성되고, 평탄화된 실리콘 산화막(814)을 관통하도록 콘택(815, 816, 816a, 816b, 817a, 817b)이 형성되어 있다. 또, 실리콘 질화막(813)에 응력을 갖게 함으로써, 기둥형상 실리콘층의 채널부에 응력을 가하여 이동도를 향상시킬 수 있다. 특히, NMOS상에는 인장 응력을 갖는 실리콘 질화막을, PMOS상에는 압축 응력을 갖는 실리콘 질화막을 별도로 형성함으로써, NMOS와 PMOS에서 모두 이동도를 향상시키는 것도 가능하다.
N+ 드레인 확산층(803)과 P+ 드레인 확산층(804)의 경계에 형성된 콘택(815)은 배선층을 통해 출력단자(Vout9)에 접속되고, Qn91을 형성하는 기둥형상 실리콘층(805)의 상부에 형성된 콘택(816)은 배선층을 통해 접지전위(Vss9)에 접속되고, Qp91 및 Qp92를 형성하는 기둥형상 실리콘층(806a, 806b)의 상부에 형성된 콘택(816a, 816b)은 배선층을 통해 전원전위(Vcc9)에 접속되고, 기둥형상 실리콘층(805)을 둘러싼 게이트 전극에서 연장된 게이트 배선(808c)상에 형성되는 콘택(817a) 및 기둥형상 실리콘층(806a, 806b)을 둘러싼 게이트 전극에서 연장된 게이트 배선(808d)상에 형성되는 콘택(817b)은 배선층을 통해 입력단자(Vin9)에 접속됨으로써 인버터를 형성한다.
이하, 본 발명의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 73a 내지 도 90b를 참조하여 설명한다. 각 도면에 있어서 a는 A-A'간 평면도, b는 단면도를 나타내고 있다.
기둥형상 실리콘층의 희생산화 공정까지는 제1 실시예의 제조공정과 동일하므로, 희생산화 공정 이후의 공정에 대해 이하에 나타낸다.
도 73a 및 도 73b에 도시된 바와 같이, 기둥형상 실리콘층을 희생산화시켜 채널부가 되는 기둥형상 실리콘층 표면을 평탄화한다. 희생산화막(819)은 불순물 주입시의 스루 산화막으로 사용할 수도 있다.
도 74a 및 도 74b에 도시된 바와 같이, 레지스트 마스크를 이용하고, 이온 주입 등에 의해 As나 P 등의 불순물을 도입하여 N+ 드레인 확산층(803)을 형성하고, B나 BF2 등의 불순물을 도입하여 P+ 드레인 확산층(804)을 형성한다. 이때, 기둥형상 실리콘층 상부의 질화막(818)을 기둥형상 실리콘층 상부에의 불순물 주입 방지용 스토퍼로 사용한다. 그 후의 열처리 후, 매립산화막(801)까지 불순물이 확산되고, 또한 기둥형상 실리콘층의 하부까지 불순물이 확산되도록 주입 조건 및 열처리 조건을 설정한다.
도 75a 및 도 75b에 도시된 바와 같이, 실리콘 산화막(820)을 200～500㎚ 정도의 막두께로 성막하여 기둥형상 실리콘층 사이를 매립한다.
도 76a 및 도 76b에 도시된 바와 같이, CMP에 의해 실리콘 산화막(820)을 평탄화하고, 실리콘 질화막(818)으로 CMP를 정지시킨다. 질화막(818)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다. 또, CMP의 스토퍼막으로는, 실리콘 질화막 이외에도, CMP의 스토막으로서 기능하는 것이라면 다른 막을 사용할 수 있다.
도 77a 및 도 77b에 도시된 바와 같이, 실리콘 산화막(820)을 에치백하여 기둥형상 실리콘층의 채널이 되는 부분을 노출한다. 이때, 드레인 확산층(803, 804) 위에 실리콘 산화막(820)을 5～50㎚ 정도의 두께만큼 남겨 둔다.
도 78a 및 도 78b에 도시된 바와 같이, 게이트 절연막으로서 HfO2 등의 High-k막(807)을 CVD법 또는 ALD법에 의해 1～5㎚ 정도의 두께로 성막한다. 그 후, 게이트 도전막으로서 TiN이나 TaN 등의 금속막(880)을 10～60㎚ 정도의 두께로 성막한다. 게이트 도전막(880)과 드레인 확산층(803, 804) 사이에는 게이트 절연막(807)보다 비유전율이 낮은 실리콘 산화막(820)이 삽입되어 있으므로, 양자의 기생용량은 작아진다.
도 79a 및 도 79b에 도시된 바와 같이, 실리콘 산화막(821)을 성막하여 기둥형상 실리콘층 사이를 매립한다.
도 80a 및 도 80b에 도시된 바와 같이, CMP에 의해 실리콘 산화막(821), 기둥형상 실리콘층 상부의 게이트 도전막, High-k막을 연마하여 게이트 상면을 평탄화한다. 게이트 상부를 CMP에 의해 평탄화함으로써, 양호한 게이트 형상을 실현할 수 있고 게이트 길이의 편차를 억제할 수 있다. CMP시에는, 기둥형상 실리콘층 상부의 질화막(818)을 CMP의 스토퍼로 사용한다. 질화막(818)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다. 또, CMP의 스토퍼막으로는, 실리콘 질화막 이외에도, CMP의 스토막으로서 기능하는 것이라면 다른 막을 사용할 수 있다.
도 81a 및 도 81b에 도시된 바와 같이, 게이트 길이를 결정하기 위해, 게이트 도전막 및 실리콘 산화막(821)을 에치백하여 게이트 전극(808, 808a, 808b)을 형성한다. 이때, 게이트 도전막(808, 808a, 808b)과 실리콘 산화막(821)을 되도록 동일한 비율로 식각하고, 동시에 질화막(818)에 대해 높은 선택비를 취하는 식각 조건을 사용한다. 게이트 도전막(808, 808a, 808b)과 실리콘 산화막(821)을 동일한 비율로 식각함으로써 양자의 상면 단차를 억제할 수 있으므로, 다음 공정 이후에 실리콘 질화막 측벽의 형성이 용이해진다.
도 82a 및 도 82b에 도시된 바와 같이, 실리콘 질화막(822)을 성막한다.
도 83a 및 도 83b에 도시된 바와 같이, 실리콘 질화막(822)을 에치백하여 메탈 게이트의 상부에 실리콘 질화막 측벽(823)을 형성한다. 이때, 게이트상에 잔존하는 실리콘 질화막 측벽(823)이 정확히 게이트를 덮도록 실리콘 질화막의 성막량과 에치백량을 설정한다. 이 질화막 측벽으로 덮인 부분의 게이트는 식각시에 보호되므로, 게이트 전극을 원하는 막두께로 자기정합적으로 형성할 수 있어 점유면적의 축소 및 게이트와 확산층 사이의 기생용량을 감소시킬 수 있다. 또, 여기서는 측벽용 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 측벽용 보호막으로서 기능하는 보호막이라면 예컨대 실리콘 산화막과 같은 것도 사용할 수 있다.
도 84a 및 도 84b에 도시된 바와 같이, 메탈 게이트상에 잔존하는 실리콘 산화막(821)을 습식 식각으로 제거한 후, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(824)에 의해 형성한다.
도 85a 및 도 85b에 도시된 바와 같이, 레지스트 마스크를 이용하여 게이트 바닥부 및 게이트 아래의 High-k막, 실리콘 산화막을 반응성 이온 식각에 의해 식각한다. 이에 따라 게이트 전극(808, 808a, 808b) 및 게이트 배선(808c, 808d)이 형성된다.
도 86a 및 도 86b에 도시된 바와 같이, 기둥형상 실리콘층 상부의 실리콘 질화막(818) 및 질화막 측벽(823)을 습식 처리에 의해 제거한다.
도 87a 및 도 87b에 도시된 바와 같이, 실리콘 질화막(825)을 10～50㎚ 정도의 막두께로 성막한다.
도 88a 및 도 88b에 도시된 바와 같이, 질화막(825)을 에치백하여 기둥형상 실리콘층 상면 및 평면형상 실리콘층 상면을 노출시키고, 기둥형상 실리콘층 상부의 측벽 및 게이트 측벽을 질화막(825)으로 덮는 구조로 한다. 이러한 구조에 의해 이하의 효과가 발생한다. 첫째로, 게이트 전극(808, 808a, 808b)과 기둥형상 실리콘층 상부가 질화막(825)에 의해 분리되므로, 과잉으로 형성된 실리사이드에 의한 게이트 전극과 기둥형상 실리콘층 상부 사이의 쇼트 및 게이트 전극과 드레인 확산층 사이의 쇼트를 방지할 수 있다.
둘째로, 기둥형상 실리콘층 상부의 측벽을 질화막으로 덮음으로써, 도 89a 및 도 89b의 실리사이드화 공정시에 기둥형상 실리콘층의 측벽으로부터 과잉으로 실리사이드화하는 것을 방지할 수 있다. 기둥형상 실리콘층 상부에서 실리사이드층이 과잉으로 형성되어 실리사이드층이 소스 확산층의 접합부에 근접하면 접합 누설을 증가시키는 요인이 되므로, 실리사이드층이 과잉으로 형성되지 않도록 제어할 필요가 있다. 셋째로, 다음 공정인 이온 주입시에 High-k막(807)이 상기 질화막(825)에 의해 덮이므로, 후공정에 있어서의 High-k막에의 습식 처리에 의한 손상이나 불순물 주입에 의한 손상을 방지할 수 있다.
또한, 이 실리콘 질화막(825)이 실리콘 산화막인 경우에는, 세정?박리 공정이나 실리사이드 전처리에 사용되는 불산에 의해 습식 식각되어 버리므로, 실리콘 질화막과 같이 불산에 녹지 않는 막인 것이 바람직하다. 또한, 질화막의 막두께는 너무 얇으면 High-k막(807)을 완전히 보호할 수 없고, 너무 두꺼우면 게이트 측벽에 성막된 막두께분만큼 점유면적이 증가한다. 또, 여기서는 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 보호막으로서 기능하는 보호막이라면 예컨대 실리콘 질화막과 실리콘 산화막의 적층 구조의 막을 사용할 수도 있다.
도 89a 및 도 89b에 도시된 바와 같이, 이온 주입 등에 의해 기둥형상 실리콘층(805)의 상부에 N+ 소스 확산층(809)을 형성한다. 동일하게 기둥형상 실리콘층(806a, 806b)의 상부에 P+ 소스 확산층(810a, 810b)을 형성한다. 그 후, Ni 또는 Co 등의 금속막을 스퍼터링하고, 열처리를 가함으로써 소스/드레인 표면을 실리사이드화하여 미반응 금속막을 제거함으로써 드레인 확산층상의 실리사이드층(811) 및 소스 확산층상의 실리사이드층(812)을 형성한다.
도 90a 및 도 90b에 도시된 바와 같이, 라이너 실리콘 질화막(813)을 성막하고 그 후 실리콘 산화막(814)을 성막하고, CMP시에 실리콘 산화막을 평탄화한다. 그 후, 평면형상 실리콘층상의 드레인 확산층, 게이트상, 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(815, 816, 816a, 816b, 817a, 817b)을 형성한다.
본 실시예에 있어서는, 상기 실시예에서 언급한 효과에 더해, 절연막을 게이트 절연막과 드레인 확산층 사이에 삽입함으로써 게이트 전극이나 게이트 배선과 드레인 확산층 사이의 절연막이 두꺼워지므로, 게이트와 드레인 확산층의 기생용량이 감소한다. 특히, 실리콘 산화막 등의 비유전율이 비교적 낮은 절연막을 게이트 절연막과 드레인 확산층 사이에 삽입함으로써 기생용량을 크게 감소시킬 수 있다.
제9 실시예
본 실시예는 제7 실시예에 있어서의 게이트 형성 공정을 간략화하고, 제8 실시예에 있어서의 게이트 배선과 기둥형상 실리콘층 바닥부의 드레인 확산층 사이의 기생용량을 감소시키는 SGT의 구조를 동시에 수행한 경우의 실시예에 대해 나타낸다.
도 91은 본 발명을 이용한 CMOS 인버터의 등가회로도이다. CMOS 인버터의 회로 동작은 제2 실시예와 동일하므로, 여기서는 생략한다.
도 92는 본 발명을 이용한 CMOS 인버터의 평면도이다. 도 93a 및 도 93b는 도 92의 절단선 A-A' 및 B-B'의 단면도이다. 본 실시예에 있어서는, 기둥형상 실리콘층을 둘러싼 게이트 전극(908, 908a, 908b)과 이들 게이트 전극에서 연장된 게이트 배선(908c, 908d)의 상면의 높이가 동일한 특징을 가지며, 즉, 게이트 전극과 게이트 배선이 일체적으로 형성되고, 그 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되고, 또한 게이트 전극(908, 908a, 908b)이나 게이트 배선(908c, 908d)과 드레인 확산층(903, 904) 사이에 실리콘 산화막 등의 절연막(920)이 존재하는 특징을 갖는다.
본 실시예에 나타낸 CMOS 인버터는 이하에 나타낸 바와 같은 제조방법을 이용하여 형성할 수 있다.
먼저, 제8 실시예의 제조방법(도 73a 내지 도 77b)에서 도시된 바와 같이, 기둥형상 실리콘층 형성 후 기둥형상 실리콘층을 매립하도록 실리콘 산화막을 성막하고, 이어서 실리콘 산화막을 CMP에 의해 평탄화하고, 이어서 실리콘 산화막을 에치백함으로써, 원하는 막두께만큼 드레인 확산층에 실리콘 산화막을 형성한다.
그 후, 제7 실시예의 제조방법(도 56a 내지 도 69b)에 도시된 것과 동일하게 하여, 기둥형상 실리콘층 형성 후에 기둥형상 실리콘층을 매립하도록 게이트 도전막을 성막하고, 이어서 게이트 도전막을 CMP에 의해 평탄화하고, 이어서 게이트 도전막을 에치백하고, 이어서 게이트 전극의 막두께를 결정하기 위한 실리콘 질화막을 성막 및 에치백하여 게이트 전극을 자기정합적으로 형성하기 위한 실리콘 질화막 측벽을 형성하고, 이어서 게이트 배선 패턴의 리소그래피 및 식각을 수행함으로써, 게이트 전극과 게이트 전극에서 연장된 게이트 배선이 일체적으로 형성되고, 그 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되어 있는 게이트 전극 구조를 형성한다. 또한 그 후, 기둥형상 실리콘층의 측벽을 보호하기 위한 실리콘 질화막을 형성하고, 이어서 기둥형상 실리콘층 상부의 확산층을 형성하고, 이어서 평면형상 실리콘층 표면 및 기둥형상 실리콘층 상부에 실리사이드층을 형성하고, 이어서 콘택을 형성한다.
본 실시예에 있어서는, 게이트 형성 공정에 있어서의 제조공정 수를 감소시킬 수 있고 제조시의 게이트 배선의 형성이 용이해진다. 또한, 절연막을 게이트 절연막과 드레인 확산층 사이에 삽입함으로써 게이트 전극이나 게이트 배선과 드레인 확산층 사이의 절연막이 두꺼워지므로, 게이트와 드레인 확산층의 기생용량이 감소한다. 특히, 실리콘 산화막 등의 비유전율이 비교적 낮은 절연막을 게이트 절연막과 드레인 확산층 사이에 삽입함으로써 기생용량을 크게 감소시킬 수 있다.
제10 실시예
본 실시예에 있어서는, 제7 실시예와 동일한 게이트 형성 방법을 이용하여 SGT가 형성되지만, 게이트의 구조가 게이트 절연막측의 얇은 금속막과 표면측의 폴리실리콘의 적층 구조인 점에서 제7 실시예와 다르다.
*상기 게이트 구조에 따라 게이트 절연막측의 얇은 금속막에 의해 게이트 전극의 공핍화가 억제되고, 또한, 게이트 전극 및 게이트 배선의 표면이 폴리실리콘이므로, 종래의 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조하는 것이 가능하다.
도 94는 본 발명을 이용한 CMOS 인버터의 등가회로도이다. CMOS 인버터의 회로 동작은 제2 실시예와 동일하므로, 여기서는 생략한다.
도 95는 본 발명을 이용한 CMOS 인버터의 평면도이다. 도 96a 및 도 96b는 도 95의 절단선 A-A' 및 B-B'의 단면도이다. 본 실시예에 있어서는, 기둥형상 실리콘층을 둘러싼 게이트 전극(1008, 1008a, 1008b)과 이들 게이트 전극에서 연장된 게이트 배선(1008c, 1008d)의 상면의 높이가 동일하며, 즉, 게이트 전극과 게이트 배선이 일체적으로 형성되고, 그 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되고, 얇은 금속막과 폴리실리콘의 적층 구조인 특징을 갖는다. 이하, 도 95와 도 96a 및 도 96b를 이용하여 본 발명에 대해 설명한다.
매립산화막(1001)상에 평면형상 실리콘층(1002)이 형성되고, 평면형상 실리콘층(1002)은 N+ 드레인 확산층(1003) 및 P+ 드레인 확산층(1004)으로 이루어지며, N+ 드레인 확산층(1003)과 P+ 드레인 확산층(1004)의 표면에는 드레인 확산층의 저항을 낮추기 위해 실리사이드층(1011)이 형성되고, 이 실리사이드층(1011)에 의해 N+ 드레인 확산층(1003)과 P+ 드레인 확산층(1004)은 서로 직접 접속되어 있다. 따라서, N+ 드레인 확산층(1003)과 P+ 드레인 확산층(1004)을 접속시키기 위한 콘택이나 소자분리가 필요 없으므로, 인버터의 점유면적을 작게 할 수 있다. 또한, 소자분리는 평면형상 실리콘층(1002)을 분리하는 것만으로 형성할 수 있으므로, 공정 수가 적고 최소 가공 치수로 소자분리를 형성할 수 있다. N+ 드레인 확산층(1003)상에 형성되는 기둥형상 실리콘층(1005)에 의해 NMOS 트랜지스터(Qn111)가 형성되고, P+ 드레인 확산층(1004)상에 형성되는 기둥형상 실리콘층(1006a, 1006b)에 의해 PMOS 트랜지스터(Qp111 및 Qp112)가 형성되어 있다. 기둥형상 실리콘층(1005, 1006a, 1006b)을 둘러싸도록 HfO2 등의 High-k막으로 게이트 절연막(1007)이 형성되고, 그것을 둘러싸도록 TaN이나 TiN 등의 얇은 금속막(1040)과 폴리실리콘(1029)의 적층 구조인 게이트 전극(1008, 1008a, 1008b)이 형성되어 있다. NMOS를 형성하는 기둥형상 실리콘층(1005)의 상부에 N+ 소스 확산층(1009)이, PMOS를 형성하는 기둥형상 실리콘층(1006a, 1006b)의 상부에 P+ 소스 확산층(1010a, 1010b)이 형성되고, 소스 확산층(1009, 1010a, 1010b)상에는 실리사이드층(1012)이 형성되어 있다. 이들 소자를 덮도록 콘택 스토퍼로서 실리콘 질화막(1013)이 형성되고, 또한 실리콘 질화막(1013)상에 층간 실리콘 산화막(1014)이 형성되고, 평탄화된 실리콘 산화막(1014)을 관통하도록 콘택(1015, 1016, 1016a, 1016b, 1017a, 1017b)이 형성되어 있다.
N+ 드레인 확산층(1003)과 P+ 드레인 확산층(1004)의 경계에 형성된 콘택(1015)은 배선층을 통해 출력단자(Vout11)에 접속되고, Qn111을 형성하는 기둥형상 실리콘층(1005)의 상부에 형성된 콘택(1016)은 배선층을 통해 접지전위(Vss11)에 접속되고, Qp111 및 Qp112를 형성하는 기둥형상 실리콘층(1006a, 1006b)의 상부에 형성된 콘택(1016a, 1016b)은 배선층을 통해 전원전위(Vcc11)에 접속되고, 기둥형상 실리콘층(1005)을 둘러싼 게이트 전극에서 연장된 게이트 배선(1008c)상에 형성되는 콘택(1017a) 및 기둥형상 실리콘층(1006a, 1006b)을 둘러싼 게이트 전극에서 연장된 게이트 배선(1008d)상에 형성되는 콘택(1017b)은 배선층을 통해 입력단자(Vin11)에 접속됨으로써 인버터를 형성한다.
이하, 본 발명의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 97a 내지 도 110b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A'간 단면도를 나타내고 있다.
게이트 도전막의 성막 공정까지는 제2 실시예의 제조공정과 동일하므로, 게이트 도전막의 성막 공정부터 이하에 나타낸다.
도 97a 및 도 97b에 도시된 바와 같이, 게이트 절연막으로서 HfO2 등의 High-k막(1007)을 CVD법 또는 ALD법에 의해 1～5㎚ 정도의 두께로 성막한다. 계속해서, 게이트 도전막으로서 TiN이나 TaN 등의 얇은 금속막(1040)을 1～10㎚ 정도의 두께로 성막하고, 그 후 폴리실리콘(1029)을 기둥형상 실리콘층이 매립되도록 성막한다.
도 98a 및 도 98b에 도시된 바와 같이, CMP에 의해 폴리실리콘(1029) 및 얇은 금속막(1040)을 연마하여 평탄화한다. 게이트 상부를 CMP에 의해 평탄화함으로써, 양호한 게이트 형상을 실현할 수 있고 게이트 길이의 편차를 억제할 수 있다. 또한, 기둥형상 실리콘층 상부의 질화막(1018)으로 CMP를 정지시킨다. 질화막(1018)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다. CMP의 스토퍼막으로는, 실리콘 질화막 이외에도, CMP의 스토퍼막으로서 기능하는 것이라면 다른 막을 사용할 수 있다.
도 99a 및 도 99b에 도시된 바와 같이, 게이트 길이를 결정하기 위해, 폴리실리콘(1029) 및 얇은 금속막(1040)을 에치백한다. 이러한 공정에 따라 게이트 길이를 결정한다.
도 100a 및 도 100b에 도시된 바와 같이, 표면에 실리콘 질화막(1022)을 성막한다.
도 101a 및 도 101b에 도시된 바와 같이, 실리콘 질화막(1022)을 에치백하여 메탈 게이트의 상부에 실리콘 질화막 측벽(1023)을 형성한다. 이 실리콘 질화막 측벽을 형성함으로써, 게이트상에 잔존하는 실리콘 질화막 측벽(1023)의 막두께만큼의 게이트 전극을 기둥형상 실리콘층의 주위에 자기정합적으로 형성할 수 있으므로, 원하는 게이트 전극 막두께가 되도록 실리콘 질화막(1023)의 막두께와 에치백량을 조절할 수 있다. 또, 여기서는 측벽용 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 측벽용 보호막으로서 기능하는 보호막이라면 예컨대 실리콘 산화막과 같은 것도 사용할 수 있다.
도 102a 및 도 102b에 도시된 바와 같이, 레지스트 또는 다층 레지스트를 도포하고, 리소그래피에 의해 게이트 배선 패턴을 레지스트(1024)로 형성한다.
도 103a 및 도 103b에 도시된 바와 같이, 레지스트 마스크를 이용하여 게이트 바닥부 및 게이트 아래의 High-k막을 반응성 이온 식각에 의해 식각한다. 이에 따라 게이트 전극(1008, 1008a, 1008b) 및 게이트 배선(1008c, 1008d)이 형성된다.
도 104a 및 도 104b에 도시된 바와 같이, 기둥형상 실리콘층 상부의 실리콘 질화막(1018) 및 실리콘 질화막 측벽(1023)을 습식 처리에 의해 제거한다.
도 105a 및 도 105b에 도시된 바와 같이, 표면에 실리콘 질화막(1025)을 10～50㎚ 정도로 성막한다.
도 106a 및 도 106b에 도시된 바와 같이, 실리콘 질화막(1025)을 에치백하여 기둥형상 실리콘층 상면 및 평면형상 실리콘층 상면을 노출시키고, 기둥형상 실리콘층 상부의 측벽 및 게이트 측벽을 실리콘 질화막(1025)으로 덮는 구조로 한다. 이러한 구조에 의해 이하의 효과가 발생한다.
첫째로, 게이트 전극(1008, 1008a, 1008b)과 기둥형상 실리콘층 상부 및 게이트 전극(1008, 1008a, 1008b)과 드레인 확산층(1003, 1004)이 질화막(1025)에 의해 분리되므로, 과잉으로 형성된 실리사이드에 의한 게이트 전극과 기둥형상 실리콘층 상부 사이의 쇼트 및 게이트 전극과 드레인 확산층 사이의 쇼트를 방지할 수 있다. 둘째로, 기둥형상 실리콘층 상부의 측벽을 질화막으로 덮음으로써, 도 108a 및 도 108b의 실리사이드화 공정시에 기둥형상 실리콘층의 측벽으로부터 과잉으로 실리사이드화하는 것을 방지할 수 있다. 기둥형상 실리콘층 상부에서 실리사이드층이 과잉으로 형성되어 실리사이드층이 소스 확산층의 접합부에 근접하면 접합 누설을 증가시키는 요인이 되므로, 실리사이드층이 과잉으로 형성되지 않도록 제어할 필요가 있다. 셋째로, 다음 공정인 이온 주입시에 High-k막(1007)이 상기 질화막(1025)에 의해 덮이므로, 후공정에 있어서의 High-k막에의 습식 처리에 의한 손상이나 불순물 주입에 의한 손상을 방지할 수 있다. 넷째로, 게이트 전극의 일부인 얇은 금속막(1040)을 상기 질화막(1025)으로 덮음으로써 금속막이 표면에 노출되지 않으므로, 종래의 폴리실리콘 게이트를 갖는 트랜지스터와 동일한 제조라인에서 제조하는 것이 가능하다.
또한, 이 실리콘 질화막(1025)이 실리콘 산화막인 경우에는, 세정?박리 공정이나 실리사이드 전처리에 사용되는 불산에 의해 습식 식각되어 버리므로, 실리콘 질화막과 같이 불산에 녹지 않는 막인 것이 바람직하다. 또한, 질화막의 막두께는 너무 얇으면 High-k막을 완전히 보호할 수 없고, 너무 두꺼우면 게이트 측벽에 성막된 막두께분만큼 점유면적이 증가한다. 또, 여기서는 보호막으로서 실리콘 질화막을 사용했지만, 이 밖에도 보호막으로서 기능하는 보호막이라면 예컨대 실리콘 질화막과 실리콘 산화막의 적층 구조의 막을 사용할 수도 있다.
도 107a 및 도 107b에 도시된 바와 같이, 이온 주입 등에 의해 기둥형상 실리콘층(1005)의 상부에 N+ 소스 확산층(1009)을 형성한다. 동일하게 기둥형상 실리콘층(1006a, 1006b)의 상부에 P+ 소스 확산층(1010a, 1010b)을 형성한다.
도 108a 및 도 108b에 도시된 바와 같이, Ni 또는 Co 등의 금속막을 스퍼터링하고, 열처리를 가함으로써 소스/드레인 표면 및 폴리실리콘인 게이트 전극의 상면을 실리사이드화하여 미반응 금속막을 제거함으로써 드레인 확산층(1003, 1004)상의 실리사이드층(1011), 소스 확산층(1009, 1010a, 1010b)상의 실리사이드층(1012), 및 게이트 전극상의 실리사이드층(1041)을 형성한다.
도 109a 및 도 109b에 도시된 바와 같이, 라이너 실리콘 질화막(1013)을 성막하고 그 후 실리콘 산화막(1014)을 성막하고, CMP시에 실리콘 산화막을 평탄화한다. 라이너 질화막은 콘택 형성시의 식각 스토퍼로 사용한다.
도 110a 및 도 110b에 도시된 바와 같이, 평면형상 실리콘층상의 드레인 확산층, 게이트상, 기둥형상 실리콘층 상부의 소스 확산층상에 콘택(1015, 1016, 1016a, 1016b, 1017a, 1017b)을 형성한다.
상기와 같이, 본 실시예에 있어서는, 게이트 절연막측의 얇은 금속막과 표면측의 폴리실리콘의 적층 구조인 게이트 구조에 따라 게이트 절연막측의 얇은 금속막에 의해 게이트 전극의 공핍화가 억제되고, 또한, 게이트 전극 및 게이트 배선의 표면이 폴리실리콘이므로, 종래의 폴리실리콘 게이트를 사용한 트랜지스터와 동일한 제조라인에서 제조할 수 있다.
제11 실시예
본 실시예는, 제10 실시예와 같이, 게이트 전극이 얇은 금속막과 폴리실리콘의 적층 구조로 형성되어 있고, 또한 제8 실시예에 있어서의 게이트 배선과 기둥형상 실리콘층 바닥부의 드레인 확산층 사이의 기생용량을 감소시킬 수 있는 SGT 구조의 실시예에 대해 나타낸다.
도 111은 본 발명을 이용한 CMOS 인버터의 등가회로도이다. CMOS 인버터의 회로 동작은 제2 실시예와 동일하므로, 여기서는 생략한다.
도 112는 본 발명을 이용한 CMOS 인버터의 평면도이다. 도 113a 및 도 113b는 도 112의 절단선 A-A' 및 B-B'의 단면도이다. 본 실시예에 있어서는, 기둥형상 실리콘층을 둘러싼 게이트 전극(1108, 1108a, 1108b)과 이들 게이트 전극에서 연장된 게이트 배선(1108c, 1108d)의 상면의 높이가 동일한 특징을 가지며, 즉, 게이트 전극과 게이트 배선이 일체적으로 형성되고, 그 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성된다. 또한, 게이트 전극 및 게이트 배선은 얇은 금속막과 폴리실리콘의 적층 구조로 이루어진다. 또한, 게이트 전극(1108, 1108a, 1108b)이나 게이트 배선(1108c, 1108d)과 드레인 확산층(1103, 1104) 사이에 실리콘 산화막 등의 절연막(1120)이 존재하는 특징을 갖는다.
본 실시예에 나타낸 CMOS 인버터는 이하에 나타낸 바와 같은 제조방법을 이용하여 형성할 수 있다.
먼저, 제8 실시예의 제조방법(도 73a 내지 도 77b)에서 도시된 바와 같이, 기둥형상 실리콘층 형성 후 기둥형상 실리콘층을 매립하도록 실리콘 산화막을 성막하고, 이어서 실리콘 산화막을 CMP에 의해 평탄화하고, 이어서 실리콘 산화막을 에치백함으로써, 원하는 막두께만큼 드레인 확산층에 실리콘 산화막을 형성하고, 게이트 전극과 게이트 전극 사이의 기생용량을 감소시키는 인버터 구조를 형성한다.
그 후, 제10 실시예의 제조방법(도 97a 내지 도 110b)에서 도시된 것과 동일하게 하여, 기둥형상 실리콘층 형성 후에 기둥형상 실리콘층을 매립하도록 얇은 금속막과 폴리실리콘의 적층 구조로 이루어진 게이트 도전막을 성막하고, 이어서 게이트 도전막을 CMP에 의해 평탄화하고, 이어서 게이트 도전막을 에치백하고, 이어서 게이트 전극의 막두께를 결정하기 위한 실리콘 질화막을 성막 및 에치백하여 게이트 전극을 자기정합적으로 형성하기 위한 실리콘 질화막 측벽을 형성하고, 이어서 게이트 배선 패턴의 리소그래피 및 식각을 수행함으로써, 얇은 금속막과 폴리실리콘막의 적층 구조로 이루어진 게이트 전극과 게이트 전극에서 연장된 게이트 배선이 일체적으로 형성되고, 그 일체적으로 형성된 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되어 있는 게이트 전극 구조를 형성한다. 또한 그 후, 기둥형상 실리콘층의 측벽을 보호하기 위한 실리콘 질화막을 형성하고, 이어서 기둥형상 실리콘층 상부의 확산층을 형성하고, 이어서 평면형상 실리콘층 표면 및 기둥형상 실리콘층 상부에 실리사이드층을 형성하고, 이어서 콘택을 형성한다.
*본 실시예에 있어서는, 게이트 절연막측의 얇은 금속막(1140)과 표면측의 폴리실리콘(1129)의 적층 구조인 게이트 구조에 따라 게이트 절연막측의 얇은 금속막에 의해 게이트 전극의 공핍화가 억제되고, 또한, 게이트 전극 및 게이트 배선의 표면이 폴리실리콘이므로, 종래의 폴리실리콘 게이트를 이용한 트랜지스터와 동일한 제조라인에서 제조할 수 있다. 또한, 절연막(1120)을 게이트 절연막과 드레인 확산층 사이에 삽입함으로써 게이트 전극이나 게이트 배선과 드레인 확산층 사이의 절연막이 두꺼워지므로, 게이트와 드레인 확산층의 기생용량이 감소한다. 특히, 실리콘 산화막 등의 비유전율이 비교적 낮은 절연막을 게이트 절연막과 드레인 확산층 사이에 삽입함으로써 기생용량을 크게 감소시킬 수 있다.
제12 실시예
SGT에 있어서 게이트에 의한 채널의 제어성을 향상시켜 쇼트 채널 효과를 충분히 억제하기 위해서는, 기둥형상 반도체층의 치수를 게이트 길이에 비해 충분히 작게 형성해야 한다. 기둥형상 반도체층의 치수를 작게 형성하기 위해서는, 건식 식각시에 치수를 축소시키는 방법이나 기둥형상 반도체층 형성 후에 희생산화를 수행하는 방법 등에 의해 비교적 용이하게 치수를 축소할 수 있다. 따라서, 최소 가공 치수보다 작은 치수를 갖는 기둥형상 반도체층을 형성하는 것은 그다지 어렵지는 않으므로, 실제의 SGT에 있어서 기둥형상 반도체층은 최소 가공 치수보다 작게 형성되는 경우가 많다.
상기와 같이 직경이 작은 기둥형상 반도체층, 특히 50㎚ 이하의 기둥형상 반도체층인 기둥형상 실리콘층에 있어서는, 기둥형상 반도체층의 상부 확산층에 형성되는 실리사이드층과 확산층의 계면 면적이 작아지므로, 계면 저항이 증가한다. 특히 실리사이드층과의 계면 면적이 작은 기둥형상 반도체층 상부의 확산층에서는 소스/드레인 기생저항의 주요 요인이 되어 트랜지스터 특성을 떨어뜨리는 한 요인이 된다.
또한, 기둥형상 실리콘층의 직경을 최소 가공 치수로 제작된 콘택보다도 작게 형성하는 경우에는, 기둥형상 반도체층 상부에 형성되는 콘택과 기둥형상 반도체층 상면의 접촉 면적이 콘택의 바닥 면적보다 작은 기둥형상 반도체층 상면의 면적이 되므로, 콘택 저항이 커진다.
또한, SGT를 형성하는 경우, 제조공정 감소를 위해 기둥형상 반도체층의 상부와 하부의 확산층상에 동시에 콘택을 형성하는 것이 바람직하지만, 그러한 경우, 기둥형상 반도체층 상부에 형성되는 콘택에 대해서는, 기둥형상 반도체층 하부에 형성되는 콘택과 비교하면 기둥형상 반도체층의 높이 이상의 과도식각이 수행된다. 따라서, 기둥형상 실리콘층 상부에 형성되는 콘택에 있어서, 콘택 식각시에 과도식각이 과잉으로 수행됨으로써 게이트와 콘택 사이의 쇼트가 발생하기 쉬운 구조가 된다.
본 실시예에 있어서는, 상기와 같은 기둥형상 반도체층의 직경이 작은, 특히 50㎚ 이하인 SGT이면서, 나아가 기둥형상 반도체층의 직경이 최소 가공 치수보다 작은 구조를 갖는 SGT에 있어서 상기와 같은 문제점을 해결하는 SGT의 구조 및 제조방법을 제공한다.
도 114는 본 발명을 이용한 CMOS 인버터의 등가회로도이다. 이하, CMOS 인버터의 회로 동작에 대해 설명한다. 입력신호(Vin13)는 NMOS인 Qn131 및 PMOS인 Qp131 및 Qp132의 게이트에 인가된다. Vin13이 "1"일 때, NMOS인 Qn131은 ON 상태, PMOS인 Qp131 및 Qp132는 OFF 상태가 되고, Vout13은 "0"이 된다. 반대로, Vin13이 "0"일 때, NMOS인 Qn131은 OFF 상태, PMOS인 Qp131 및 Qp132는 ON 상태가 되고, Vout13은 "1"이 된다. 이상과 같이, CMOS 인버터는 입력값인 Vin13의 신호에 대해출력값인 Vout13의 신호가 반대값을 취하도록 동작한다.
도 115는 본 발명을 이용한 CMOS 인버터의 평면도이다. 이하, 도 115의 CMOS 인버터의 평면도에 대해 간단히 설명한다. 매립산화막(1200)상에 평면형상 실리콘층이 형성되고, 평면형상 실리콘층은 N+ 주입 영역에서는 하부 N+ 확산층(1201)이고, P+ 주입 영역에서는 하부 P+ 확산층(1211)이다. 평면형상 실리콘층 표면에는 소스/드레인 영역의 기생저항 감소를 위해 하부 실리사이드층(1203)이 형성되고, 하부 실리사이드층(1203)에 의해 하부 N+ 확산층(1201)과 하부 P+ 확산층(1211)이 접속된다. 하부 N+ 확산층(1201)상에는 NMOS 트랜지스터인 Qn131이, 하부 P+ 확산층(1211)상에는 PMOS 트랜지스터인 Qp131 및 Qp132가 형성된다. 각각의 트랜지스터의 게이트 전극에서 연장된 게이트 배선(1208a, 1208b)상에 형성되는 콘택(1209a, 1209b)은 입력배선(Vin13)에 접속되고, 하부 실리사이드층(1203)상에 형성되는 콘택(1209c)은 출력배선(Vout13)에 접속되고, NMOS 트랜지스터인 Qn131을 형성하는 기둥형상 실리콘층의 상부 확산층상에 형성되는 콘택(1209d)은 접지전위배선(Vss13)에 접속되고, PMOS 트랜지스터인 Qp131 및 Qp132를 형성하는 기둥형상 실리콘층의 상부 확산층상에 형성되는 콘택(1209e)은 전원전위배선(Vcc13)에 접속됨으로써 인버터를 구성한다.
도 116a 및 도 116b에는 도 115의 절단선 A-A' 및 B-B'의 단면 구조를 나타낸다. 이하, 도 115와 도 116a 및 도 116b를 참조하여 CMOS 인버터의 구조에 대해 설명한다.
매립산화막(1200)상에 평면형상 실리콘층이 형성되고, 평면형상 실리콘층은 하부 N+ 확산층(1201) 및 하부 P+ 확산층(1211)으로 이루어지고, 하부 N+ 확산층(1201)과 하부 P+ 확산층(1211)의 표면에는 하부 에피택셜 실리콘층(1202)이 형성되고, 그 표면에는 하부 실리사이드층(1203)이 형성되고, 이 하부 실리사이드층(1203)에 의해 하부 N+ 확산층(1201)과 하부 P+ 확산층(1211)은 서로 직접 접속되어 있다. 하부 N+ 확산층(1201)상에 형성되는 기둥형상 실리콘층(1204)에 의해 NMOS 트랜지스터(Qn131)가 형성되고, 하부 P+ 확산층(1211)상에 형성되는 기둥형상 실리콘층(1214a 및 1214b)에 의해 PMOS 트랜지스터(Qp131 및 Qp132)가 형성되어 있다. 기둥형상 실리콘층(1204, 1214a, 1214b)을 둘러싸도록 게이트 절연막(1207)이 형성되고, 그것을 둘러싸도록 게이트 전극(1208)이 형성되어 있다. 기둥형상 실리콘층 상부에는 상부 에피택셜 실리콘층(1205, 1215)이 형성되고, 제1 절연막(1210)을 사이에 두고 게이트 전극(1208)과 절연되어 있다. 일정 간격 이하로 인접하는 기둥형상 실리콘층(1214a, 1214b)의 상부에 형성되는 에피택셜 실리콘층은 서로 접속된다. NMOS인 Qn121상에 형성되는 상부 에피택셜 실리콘층(1205)은 상부 N+ 확산층이고, PMOS인 Qp131 및 Qp132상에 형성되는 상부 에피택셜 실리콘층(1215)은 상부 P+ 확산층(1215)이고, 각각의 상부 에피택셜 실리콘층상에는 소스/드레인 영역의 기생저항 감소를 위해 상부 실리사이드층(1206)이 형성되어 있다. 기둥형상 실리콘층의 직경이 작은 경우에는 기둥형상 실리콘층 상부에서 실리사이드층과 확산층의 계면 저항이 소스/드레인 기생저항의 주요 요인이 되므로, 양자의 계면 면적은 되도록 큰 것이 바람직하다. 상부 실리사이드층(1206)은 상부 에피택셜 실리콘층의 표면에 형성되도록 설정함으로써, 실리사이드층과 확산층의 계면 면적이 커지고 계면 저항은 감소한다. 기둥형상 실리콘층 상부의 에피택셜 실리콘층(1205, 1215)상에 형성되는 콘택(1209d, 1209e)은 완전히 에피택셜 실리콘층상에 형성된다. 콘택 식각시에는 에피택셜 실리콘층이나 그 표면에 형성되는 실리사이드층과 실리콘 산화막의 선택비가 큰 조건을 이용하므로, 콘택 형성시에 과도식각이 수행되어도 에피택셜 실리콘층이나 실라사이드층은 거의 식각되지 않으므로, 콘택과 게이트 사이의 쇼트는 발생하지 않는다.
이하, 본 발명의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 117a 내지 도 122b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A'간 단면도를 나타내고 있다.
게이트 형성 후의 실리콘 질화막 에치백 공정까지는 제2 실시예와 동일하므로, 도 35a 및 도 35b와 동일 공정인 실리콘 질화막 성막 공정부터 도시한다.
도 117a 및 도 117b에 도시된 바와 같이, 게이트 형성 후에 실리콘 질화막(1222)을 성막한다.
도 118a 및 도 118b에 도시된 바와 같이, 실리콘 질화막(1222)을 에치백하여 기둥형상 실리콘층의 상부 확산층 및 하부 확산층을 노출한다. 에치백 후에 게이트 전극 상부의 실리콘 질화막(1210)이 존재하지 않으면, 게이트 전극 상부와 다음 공정에서 형성되는 에피택셜 실리콘층이 접촉하게 된다. 게이트 전극 상부에 실리콘 질화막(1210)을 남기기 위해서는, 도 117a 및 도 117b에서 성막하는 실리콘 질화막(1222)의 막두께를 게이트 전극의 막두께보다 두껍게 할 필요가 있다. 이 경우에는, 에치백 후에도 게이트 전극 상부에 실리콘 질화막을 남길 수 있다.
도 119a 및 도 119b에 도시된 바와 같이, 실리콘을 기둥형상 실리콘층 상부와 하부의 확산층상에 선택적으로 에피택셜 성장시켜, 일정 간격 이내로 인접하는 기둥형상 실리콘층 상부의 확산층에 형성되는 에피택셜 실리콘층이 서로 접속되도록 에피택셜 실리콘층(1223, 1224)을 형성한다. 이때, 에피택셜 실리콘층의 직경이 후공정에서 형성되는 콘택 직경보다도 크게 설정됨으로써, 콘택과 게이트 사이가 쇼트되지 않는 구조로 할 수 있다. 또한, 에피택셜 실리콘층(1223)이 인접한 기둥형상 실리콘층(1214a, 1214b)에서 공통화됨으로써, 각 기둥형상 실리콘층에 있어서의 상부 확산층의 기생저항을 더욱 감소시킬 수 있다.
*도 120a 및 도 120b에 도시된 바와 같이, 기둥형상 실리콘층의 상부 확산층을 형성하기 위해, 이온 주입 등에 의해 불순물을 주입한다. As나 P를 주입함으로써 상부 N+ 확산층(1205)을 형성하고, B나 BF2를 주입함으로써 상부 P+ 확산층(1215)을 형성한다.
도 121a 및 도 121b에 도시된 바와 같이, Co나 Ni 등의 금속을 스퍼터링하고, 열처리를 수행함으로써 소스/드레인 확산층을 선택적으로 실리사이드화하여 하부 실리사이드층(1203) 및 상부 실리사이드층(1206)을 형성한다. 이때, 에피택셜 실리콘층 전체를 실리사이드화하지 않고 에피택셜 실리콘층의 일부를 실리사이드화함으로써, 상부 실리사이드층(1206)과 상부 확산층의 계면 면적이 기둥형상 실리콘층의 상면보다 커지므로, 계면 저항이 감소하여 소스/드레인 기생저항을 감소시킬 수 있다. 또한, 에피택셜 실리콘층이 복수의 기둥형상 실리콘층에 의해 공통화되어 있는 경우에는, 각 기둥형상 실리콘층에 있어서의 상부 확산층과 실리사이드층의 계면 면적은 더욱 증가하므로, 계면 저항의 감소는 커서 기생저항이 더욱 감소된다.
도 122a 및 도 122b에 도시된 바와 같이, 층간막인 실리콘 산화막 형성 후에 콘택(1209a～1209e)을 형성한다. 이때, 기둥형상 실리콘층 상부에 형성되는 콘택(1209d, 1209e)은 완전히 상부 에피택셜 실리콘층상에 형성되므로, 콘택 형성시에 과도식각이 수행되어도 콘택과 게이트 사이의 쇼트는 발생하지 않는 구조가 된다.
본 실시예에 있어서는 NMOS와 PMOS에서 모두 에피택셜 실리콘층을 형성한 경우를 나타내고 있지만, 예컨대 NMOS에는 에피택셜 실리콘층을, PMOS에는 에피택셜 실리콘 게르마늄층을 형성함으로써, PMOS에서 채널부에 응력을 가하여 이동도를 향상시키는 것도 가능하다.
상기와 같이, 기둥형상 실리콘층의 직경이 작은 SGT에 있어서는, 본 발명을 이용함으로써 이하의 효과를 발생시킨다.
상부 실리사이드층과 상부 확산층의 계면 저항과 관련하여 에피택셜 실리콘층(1205, 1215)이 없는 경우에는, 상부 실리사이드층(1206)과 상부 확산층의 접촉 면적이 기둥형상 실리콘층 상면의 면적밖에 없지만, 도 116a 및 도 116b에서는 상부 실리사이드층(1206)과 에피택셜 실리콘층인 상부 확산층(1205, 1215)의 접촉 면적은 기둥형상 실리콘층 상면의 면적보다 큰 에피택셜 실리콘층의 면적이 되므로, 접촉 저항은 작아진다. 또한, 도 116a 및 도 116b의 PMOS와 같이 에피택셜 실리콘층이 복수의 기둥형상 실리콘층 사이에서 접속되어 있는 경우, 1개의 기둥형상 실리콘층당 실리사이드층과 상부 확산층의 계면 저항은 더욱 작아진다. 따라서, 에피택셜 실리콘층을 형성함으로써, 소스/드레인 기생저항의 주요 요인인 실리사이드층과 상부 확산층의 접촉 저항이 큰 폭으로 감소하므로, SGT의 성능을 향상시킬 수 있다.
또한, 기둥형상 실리콘층의 직경이 최소 가공 치수보다 작은 경우에는 이하의 효과를 발생시킨다. 단, 콘택 바닥부는 최소 가공 치수로 형성된다고 하자.
첫째로, 기둥형상 실리콘층 상부의 콘택 저항과 관련하여 에피택셜 실리콘층(1205, 1215)이 없는 경우에는, 콘택의 접촉 면적은 콘택보다 작은 기둥형상 실리콘층 상부의 크기에 의해 결정된다. 한편, 도 116a 및 도 116b의 SGT 구조와 같이 콘택보다 기둥형상 실리콘층 상부의 면적이 작은 경우, 콘택의 접촉 면적은 기둥형상 실리콘층 상부의 크기에 의해 결정된다. 따라서, 기둥형상 실리콘층이 콘택보다 작은 경우에는, 에피택셜 실리콘층을 형성하여 콘택 치수보다 기둥형상 실리콘층 상부의 치수를 크게 함으로써, 기둥형상 실리콘층 상부에 형성되는 콘택의 콘택 저항을 감소시킬 수 있다.
또한, SGT에 있어서의 콘택 형성과 관련하여 제조공정 감소를 위해서는 기둥형상 실리콘층의 상부 확산층과 하부 확산층에 형성되는 콘택을 동시에 형성하는 것이 바람직하다. 이 경우, 상부 확산층에 형성되는 콘택에 대해서는, 기둥형상 실리콘층 높이 이상의 과도식각이 수행되게 된다. 에피택셜 실리콘층(1205, 1215)이 없는 경우에는, 기둥형상 실리콘층의 상부 확산층에 형성되는 콘택에서 과잉의 과도식각이 수행되면 게이트와 콘택의 쇼트가 발생하기 쉬운 구조로 되어 있다. 도시하지는 않았지만, 이 쇼트는 콘택 스토퍼용 라이너 질화막을 형성함으로써 완화할 수 있지만, 근본적인 해결은 되지 않는다. 한편, 도 116a 및 도 116b에 있어서는, 콘택은 완전히 에피택셜 실리콘층상에 형성되어 있고, 콘택 식각에 있어서는 에피택셜 실리콘층이나 그 표면에 형성되는 실리사이드층과 실리콘 산화막의 선택비가 큰 조건을 이용하므로, 콘택과 게이트가 쇼트되는 일은 없다.
이상과 같이, 본 실시예를 이용함으로써 종래의 SGT에 비해 콘택 저항의 감소, 소스/드레인 기생저항의 감소, 콘택과 게이트 사이의 쇼트의 억제가 실현될 수 있다.
*본 실시예에 있어서는, PMOS를 형성하고 있는 인접한 기둥형상 실리콘층의 상부 확산층이 서로 접속되어 있는 예를 나타냈다. 에피택셜 실리콘층의 성막 조건이나 막두께를 조절함으로써, 특정 간격 이하로 인접하는 기둥형상 실리콘층의 상부 확산층만을 자기정합적으로 접속시킬 수 있다. 이와 같은 구조로 함으로써 상부 확산층에 있어서의 실리콘과 실리사이드의 계면 면적이 증가하므로, 계면 저항을 감소시킬 수 있다. 또한, 이와 같은 구조를 갖는 경우에는, 모든 기둥형상 실리콘층 상부에 콘택을 형성할 필요는 없으며, 콘택의 레이아웃도 용이해진다.
상기 실시예에 있어서는, 트랜지스터에 의해 형성되는 회로를 포함한 반도체 장치 및 그 제조방법으로서, 편의상 회로 구성이 단순한 트랜지스터의 드레인끼리가 접속되는 인버터를 포함한 반도체 장치 및 그 제조방법을 일례로 설명했지만, 본 발명이 다른 임의의 트랜지스터에 의해 형성되는 회로를 포함한 반도체 장치 및 그 제조방법에도 적용될 수 있음은 당업자에게 자명할 것이다.
또한, 상기 실시예에 있어서는, 트랜지스터를 형성하는 기판으로서 SOI 기판을 일례로 설명했지만, 본 발명은, 기판상에 절연막이 형성되고, 상기 절연막상에 평면형상 반도체층이 형성된 다른 임의의 기판을 이용하여 실시될 수 있음은 당업자에게 자명할 것이다.
1, 101, 201, 301, 401, 451, 501, 601, 701, 801, 901, 1001, 1101, 1200: 매립산화막
2, 102, 202, 302, 402, 452, 502, 602, 702, 802, 902, 1002, 1102: 평면형상 실리콘층
3, 103, 203, 303, 503, 603, 703, 803, 903, 1003, 1103, 1201, 1312, 1503, 1507, 1523, 1527, 1542, 1545, 1562, 1565, 1572: N+ 드레인 확산층
4, 104, 204, 304, 704, 804, 904, 1004, 1104, 1211, 1310, 1504, 1508, 1524, 1528, 1546, 1562, 1566, 1573: P+ 드레인 확산층
5, 105, 205, 305, 505, 605, 705, 805, 905, 1005, 1105, 1204, 1510, 1530, 1548, 1568, 1575, 1606, 1509, 1529, 1547, 1567, 1574: NMOS 기둥형상 실리콘층
6a, 106a, 206a, 306a, 706a, 806a, 906a, 1006a, 1106a, 1214a, 6b, 106b, 206b, 306b, 706b, 806b, 906b, 1006b, 1106b, 1214b, 1305, 1510, 1530, 1548, 1568, 1575: PMOS 기둥형상 실리콘층
7, 107, 207, 307, 507, 607, 707, 807, 907, 1007, 1107, 1207: 게이트 절연막
8, 108, 208, 308, 408, 458, 708, 808, 908, 1008, 1108: NMOS 게이트 전극
8a, 108a, 208a, 308a, 408a, 458a, 708a, 808a, 908a, 1008a, 1108a, 8b, 108b, 208b, 308b, 408b, 458b, 708b, 808b, 908b, 1008b, 1108b: PMOS 게이트 전극
8c, 108c, 208c, 308c, 508c, 608c, 708c, 808c, 908c, 1008c, 1108c, 8d, 108d, 208d, 308d, 408d, 708d, 808d, 908d, 1008d, 1108d, 408e, 458e: 게이트 배선
9, 109, 209, 309, 509a, 609a, 509b, 609b, 709, 809, 909, 1009, 1109, 1205, 1311, 1511, 1531, 1549, 1511, 1531, 1549, 1569, 1576: N+ 소스 확산층
10a, 110a, 210a, 310a, 710a, 810a, 910a, 1010a, 1110a, 10b, 110b, 210b, 310b, 710b, 810b, 910b, 1010b, 1110b, 1215, 1309, 1512, 1532, 1550, 1570, 1577: P+ 소스 확산층
11, 111, 211, 311, 511, 611, 711, 811, 911, 1011, 1111, 1203: 드레인부 실리사이드
12, 112, 212, 312, 512, 612, 712, 812, 912, 1012, 1112, 1206: 소스부 실리사이드
13, 113, 213, 312, 513, 613, 713, 813, 913, 1013, 1113: 실리콘 질화막
14, 114, 214, 314, 514, 614, 714, 814, 914, 1014, 1114: 실리콘 산화막
15, 115, 215, 315, 415, 465, 515, 715, 815, 915, 1015, 1115, 1209c: 드레인 확산층상 콘택
16, 116, 216, 316, 416, 466, 516, 616, 616a, 716, 816, 916, 1016, 1116, 1209d: NMOS 소스 확산층상 콘택
16a, 116a, 216c, 316a, 416a, 466a, 716a, 816a, 916a, 1016a, 1116a, 16b, 116b, 216b, 416b, 466b, 716b, 816b, 916b, 1016b, 1116b, 1209e: PMOS 소스 확산층상 콘택
17a, 117a, 217a, 317c, 417c, 467c, 517a, 617a, 717a, 817a, 917a, 1017a, 1117a, 17b, 117b, 217b, 317b, 717b, 817b, 917b, 1017b, 1117b, 1209a, 1209b: 게이트 배선상 콘택
18, 718, 818, 1018: 실리콘 질화막 하드마스크
19, 819: 희생산화막
20: 주입용 레지스트
40: 실리사이드 영역 형성용 레지스트
21, 821: 실리콘 산화막
22, 722, 822, 1022: 게이트 형성용 실리콘 질화막
23, 723, 823, 1023: 실리콘 질화막 측벽
24, 724, 824, 1024: 게이트 레지스트
25, 725, 825, 1025: 실리콘 질화막
30a, 130a, 230a, 330a, 530a, 630a, 730a, 830a, 930a, 1030a, 1130a, 30b, 130b, 230b, 330b, 430b, 530b, 630b, 730b, 830b, 930b, 1030b, 1130b: 입력단자용 배선
31, 131, 231, 331, 431, 531, 631, 731, 831, 931, 1031, 1131: 출력단자용 배선
32, 132, 232, 332, 432, 532, 632, 732, 832, 932, 1032, 1132: 접지배선
33, 133, 233, 333, 433, 533, 633, 733, 833, 933, 1033, 1133: 전원배선
80, 729, 880: 게이트 도전막
316c: 장방형 형상 콘택
505, 605: 구동 NMOS 기둥형상 실리콘층
506, 606: 부하 NMOS 기둥형상 실리콘층
508a, 608a: 구동 NMOS 게이트 전극
508b, 608b: 부하 NMOS 게이트 전극
527: 소스 게이트 공통 콘택
628: 드레인 게이트 공통 콘택
1029, 1129: 폴리실리콘막
1040, 1140: 얇은 금속막
1041, 1141: 게이트상 실리사이드
1210: 제1 절연막
1223, 1224: 에피택셜 실리콘층
1301: 실리콘 기판
1302, 1302, 1502, 1522: N웰
1303, 1501, 1521, 1541: P웰
1304, 1505, 1525, 1551: LOCOS
1308, 1506, 1526, 1544, 1564, 1578: 게이트 전극
1401, 1411, 1421, 1607: 기둥형상 실리콘층
1402, 1412, 1422, 1605: 게이트 절연막
1403, 1413, 1423: 게이트 전극
1404, 1414, 1424: 게이트 배선용 레지스트
1405, 1415, 1425: 게이트 배선
1601, 1603: 실리콘 산화막
1602: 게이트 도전체
1604: 콘택홀
Qn11, Qn21, Qn31, Qn41, Qn51, Qn81, Qn91, Qn101, Qn111, Qn121, Qn131: NMOS 트랜지스터
Qp11, Qp21, Qp31, Qp41, Qp51, Qp81, Qp91, Qp101, Qp111, Qp121, Qp131, Qp12, Qp22, Qp32, Qp42, Qp52, Qp82, Qp92, Qp102, Qp112, Qp122, Qp132: PMOS 트랜지스터
QD1, QD2: 구동 NMOS 트랜지스터
QL1, QL2: 부하 NMOS 트랜지스터

Claims (13)

  1. 제1 MOS 트랜지스터의 드레인 영역 또는 소스 영역 중 어느 하나와 제2 MOS 트랜지스터의 드레인 영역 또는 소스 영역 중 어느 하나가 접속되는 회로를 구비한 반도체 장치로서,
    기판;
    상기 기판상의 절연막; 및
    상기 기판상의 절연막상에 형성된 평면형상 반도체층을 포함하고,
    상기 제1 MOS 트랜지스터는 상기 평면형상 반도체층에 형성되는 제1 드레인 또는 소스 영역, 상기 평면형상 반도체층상에 형성되는 제1 기둥형상 반도체층, 상기 제1 기둥형상 반도체층 상부에 형성되는 제2 소스 또는 드레인 영역, 및 상기 제1 기둥형상 반도체층의 측벽을 둘러싸도록 제1 절연막을 사이에 두고 형성되는 제1 게이트 전극을 포함하고,
    상기 제2 MOS 트랜지스터는 상기 평면형상 반도체층에 형성되는 제3 드레인 또는 소스 영역, 상기 평면형상 반도체층상에 형성되는 제2 기둥형상 반도체층, 상기 제2 기둥형상 반도체층 상부에 형성되는 제4 소스 또는 드레인 영역, 및 상기 제2 기둥형상 반도체층의 측벽을 둘러싸도록 제1 절연막을 사이에 두고 형성되는 제2 게이트 전극을 포함하고,
    상기 제1 드레인 또는 소스 영역 표면의 적어도 일부와 상기 제3 드레인 또는 소스 영역 표면의 적어도 일부를 접속시키는 제1 실리사이드층이 형성되어 있고,
    상기 제1 실리사이드층은 적어도 상기 제1 드레인 또는 소스 영역 및 상기 제3 드레인 또는 소스 영역에 대한 콘택이 형성되는 영역 이외의 영역에 형성되어 있는
    반도체 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극이 상기 제1 및 제2 게이트 전극에서 연장된 게이트 배선에 의해 접속되고,
    상기 게이트 배선상에 형성되는 콘택이 상기 제1 기둥형상 반도체층과 상기 제2 기둥형상 반도체층 사이의 영역에 형성되어 있는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 게이트 전극은 게이트 배선과 일체적으로 형성되고, 상기 게이트 배선의 상면은 상기 제1 및 제2 게이트 전극의 상면과 동일한 높이이고, 또 상기 일체적으로 형성된 제1 및 제2 게이트 전극 및 게이트 배선의 상면 전체면이 기판과 평행한 면에 형성되고, 상기 제1 및 제2 게이트 전극에 대한 콘택이 상기 기판과 평행한 면에 형성된 상면에서 접하도록 형성되어 있는
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 게이트 전극 및 상기 제1 게이트 전극에서 연장된 게이트 배선, 및 상기 제2 게이트 전극 및 상기 제2 게이트 전극에서 연장된 게이트 배선 아래에 형성된 상기 제1 절연막과, 상기 제1 드레인 또는 소스 영역, 혹은 상기 제3 드레인 또는 소스 영역을 포함한 상기 평면형상 반도체층, 또는 상기 기판상의 절연막과의 사이에 제3 절연막이 개재되고,
    상기 제3 절연막의 두께가 상기 제1 절연막의 두께보다도 두꺼운
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 어느 하나 또는 양자가 각각 복수의 기둥형상 반도체층으로 구성되고, 적어도 2개의 기둥형상 반도체층 상부에 형성되는 소스 또는 드레인 영역에 공통으로 형성되는 하나의 공통 콘택에 의해 서로 접속되는
    반도체 장치.
  6. 제1항에 있어서,
    상기 제2 소스 또는 드레인 영역과 상기 제1 게이트 전극이 하나의 공통 콘택으로 접속되는
    반도체 장치.
  7. 제1항에 있어서,
    상기 제1 드레인 또는 소스 영역과 상기 제1 게이트 전극에서 연장된 게이트 배선은 하나의 공통 콘택으로 접속되는
    반도체 장치.
  8. 제3항에 있어서,
    상기 제1 및 제2 게이트 전극은 얇은 금속막과 폴리실리콘층의 적층 구조로 형성되고,
    상기 얇은 금속막은 상기 폴리실리콘층과 상기 제1 및 제2 기둥형상 반도체층, 상기 제1 드레인 또는 소스 영역, 상기 제3 드레인 또는 소스 영역, 및 상기 기판상의 절연막상에 형성된 상기 제1 절연막과의 사이에 개재되는
    반도체 장치.
  9. 제8항에 있어서,
    상기 일체적으로 형성된 제1 및 제2 게이트 전극 및 게이트 배선의 상기 폴리실리콘층의 상면에 실리사이드층이 형성되어 있는
    반도체 장치.
  10. MOS 트랜지스터를 구비한 반도체 장치의 제조방법으로서,
    기판상의 절연막상에 평면형상 반도체층 및 상기 평면형상 반도체층상의 복수의 기둥형상 반도체층을 형성하는 공정;
    상기 평면형상 반도체층을 소자로 분리하는 공정;
    상기 평면형상 반도체층에 드레인 또는 소스 영역을 형성하는 공정;
    그 후 표면에 제1 절연막을 형성하는 공정;
    상기 제1 절연막상에 상기 기둥형상 반도체층이 매몰되도록 도전막을 형성하는 공정;
    상기 도전막을 에치백하여 상기 도전막을 게이트 길이의 높이로 형성하는 공정;
    상기 도전막 및 상기 제1 절연막을, 제1 실리사이드층이 형성되는 부분에 대응하는 부분을 포함시켜 선택적으로 식각에 의해 제거하고, 상기 기둥형상 반도체층의 주위에 형성된 게이트 전극 및 상기 게이트 전극에 일체화된 게이트 배선을 형성하는 공정;
    상기 기둥형상 반도체층 각각의 상부에, 상기 기둥형상 반도체층 각각의 하부의 평면형상 반도체층에 형성된 드레인 또는 소스 영역과 동일한 도전형의 소스 또는 드레인 영역을 형성하는 공정; 및
    상기 복수의 기둥형상 반도체층 각각에 대응하는 복수의 MOS 트랜지스터 중, 제1 MOS 트랜지스터의 평면형상 반도체층에 형성된 드레인 또는 소스 영역 표면의 적어도 일부와 제2 MOS 트랜지스터의 평면형상 반도체층에 형성된 드레인 또는 소스 영역 표면의 적어도 일부를 접속시키는 제1 실리사이드층을 형성하는 공정을 포함하는
    반도체 장치의 제조방법.
  11. 제10항에 있어서,
    상기 도전막은 상기 제1 절연막측의 얇은 금속막과 폴리실리콘층의 적층 구조의 막인
    반도체 장치의 제조방법.
  12. 제10항에 있어서,
    상기 평면형상 반도체층에 드레인 또는 소스 영역을 형성하는 공정과 상기 제1 절연막을 형성하는 공정 사이에,
    표면에 상기 기둥형상 반도체층의 채널이 되는 부분의 하단 근방의 높이까지 제3 절연막을 형성하는 공정을 더 포함하고,
    상기 게이트 전극 및 상기 게이트 전극에 일체화된 게이트 배선을 형성하는 공정은,
    상기 도전막, 상기 제1 절연막 및 상기 제3 절연막을, 상기 제1 실리사이드층이 형성되는 부분에 대응하는 부분을 포함시켜 선택적으로 식각에 의해 제거하고, 상기 기둥형상 반도체층의 주위에 형성된 게이트 전극 및 상기 게이트 전극에 일체화된 게이트 배선을 형성하는 것인
    반도체 장치의 제조방법.
  13. 제12항에 있어서,
    상기 도전막은 상기 제1 절연막측의 얇은 금속막과 폴리실리콘층의 적층 구조의 막인
    반도체 장치의 제조방법.
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