JPH0795598B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0795598B2 JPH0795598B2 JP61140037A JP14003786A JPH0795598B2 JP H0795598 B2 JPH0795598 B2 JP H0795598B2 JP 61140037 A JP61140037 A JP 61140037A JP 14003786 A JP14003786 A JP 14003786A JP H0795598 B2 JPH0795598 B2 JP H0795598B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補（コンプリメンタリ）型として使用する
のに適した電界効果トランジスタに係り、特に高速動作
が可能で低消費電力の半導体装置に関する。
のに適した電界効果トランジスタに係り、特に高速動作
が可能で低消費電力の半導体装置に関する。
Siを半導体材料としたコンプリメンタリ型電界効果トラ
ンジスタは、ｐ型チヤネルとｎ型チヤネルを用い、その
ゲートによる電流のスイツチング特性が互いに逆である
ことを利用している。従つて、電界効果トランジスタ
（以下、FETと略記する）にほとんど電流を流すことな
く、信号を増幅でき、極めて低消費電力で論理動作が可
能であるという利点を有している。現在の論理回路を組
み込んだICは大部分この型の半導体装置となつている。
しかしながら、この素子の動作速度は、ホール及び電子
の移動度（μh,μｅと略記する）のどちらか低い方の値
で決められる。Siの場合はμｈ＝480cm2/V・Ｓが素子の
速度を決めている。また、GaAsではμｅがSiの移動度よ
り大きく超高速用デバイス材料と目されているが、ホー
ルの移動度μｈについてはSiより小さい。従つて、特開
昭58−147467に記載されているように、GaAsの電子及び
ホールをキヤリヤとして用いてコンプリメンタリ型半導
体装置を作つても、利点である高い電子移動度が具体的
な半導体装置に充分に生かされない。
ンジスタは、ｐ型チヤネルとｎ型チヤネルを用い、その
ゲートによる電流のスイツチング特性が互いに逆である
ことを利用している。従つて、電界効果トランジスタ
（以下、FETと略記する）にほとんど電流を流すことな
く、信号を増幅でき、極めて低消費電力で論理動作が可
能であるという利点を有している。現在の論理回路を組
み込んだICは大部分この型の半導体装置となつている。
しかしながら、この素子の動作速度は、ホール及び電子
の移動度（μh,μｅと略記する）のどちらか低い方の値
で決められる。Siの場合はμｈ＝480cm2/V・Ｓが素子の
速度を決めている。また、GaAsではμｅがSiの移動度よ
り大きく超高速用デバイス材料と目されているが、ホー
ルの移動度μｈについてはSiより小さい。従つて、特開
昭58−147467に記載されているように、GaAsの電子及び
ホールをキヤリヤとして用いてコンプリメンタリ型半導
体装置を作つても、利点である高い電子移動度が具体的
な半導体装置に充分に生かされない。
上記従来技術は、電子及びホール、２つのキャリヤの供
給源としてGaAsのみを用いているためであり、特にホー
ルに関しては、移動度がSiよりも低い半導体材料を用い
ているところに問題があつた。
給源としてGaAsのみを用いているためであり、特にホー
ルに関しては、移動度がSiよりも低い半導体材料を用い
ているところに問題があつた。
本発明の目的は、ホールの移動度がSiよりも大きい半導
体材料と、電子の移動度がGaAsより大きい半導体材料と
を用いて、コンプリメンタリ型として使用するのに適し
た電界効果トランジスタを形成することにある。
体材料と、電子の移動度がGaAsより大きい半導体材料と
を用いて、コンプリメンタリ型として使用するのに適し
た電界効果トランジスタを形成することにある。
上記目的は、電子の移動度がGaAsよりも大きい半導体材
料であるInAsと、ホールの移動度がGaAs,Siよりも大き
く、かつ、InAsとの格子定数も近いGaSbとの異種接合
（ヘテロ接合）を形成することにより達成される。
料であるInAsと、ホールの移動度がGaAs,Siよりも大き
く、かつ、InAsとの格子定数も近いGaSbとの異種接合
（ヘテロ接合）を形成することにより達成される。
GaSbとInAsとの２種の半導体材料を接合すると、上記２
種類の半導体の電子親和力の相違により、接合界面に
は、電子とホールが同じ数だけ蓄積する半金属状態が実
現されることが知られている〔ジヤーナル オブ バキ
ユウム アンド テクノロジー（J.Vac.Sci.Techno
l.）,21（1982）p531〜533〕。第２図はGaSbとInAsの異
種接合における接合界面のバンド構造を模式的に示した
ものである。ここでGaSbとInAsはそれぞれアンドープの
結晶を考えており、接合界面においては、GaSb側の価電
子帯上部に２次元ホールガス１がたまる。一方、InAs側
では接合界面付近の伝導帯下部に２次元電子ガス２がた
まり、２次元ホールガス１と２次元電子ガス２の濃度が
等しくなるように、フエルミエネルギー３の位置が決ま
る。しかしながら、いま、接合界面に近いGaSb側をｎ形
にドープした場合には、第３図（ａ）に示すように、フ
エルミエネルギー３の位置が上方にシフトし、GaSb側の
ドナー８からInAs側へ電子が供給され、接合界面では、
キヤリヤの濃度はほとんどInAs側の２次元電子ガスで構
成される。一方、InAs側をｐ形にドープした場合には、
第３図（ｂ）に示すように、接合界面近くのInAs側アク
セプタ９より、GaSbの価電子帯にホールが供給され、接
合界面におけるキヤリヤはほとんどGaSbの２次元ホール
ガス１で構成されることになる。
種類の半導体の電子親和力の相違により、接合界面に
は、電子とホールが同じ数だけ蓄積する半金属状態が実
現されることが知られている〔ジヤーナル オブ バキ
ユウム アンド テクノロジー（J.Vac.Sci.Techno
l.）,21（1982）p531〜533〕。第２図はGaSbとInAsの異
種接合における接合界面のバンド構造を模式的に示した
ものである。ここでGaSbとInAsはそれぞれアンドープの
結晶を考えており、接合界面においては、GaSb側の価電
子帯上部に２次元ホールガス１がたまる。一方、InAs側
では接合界面付近の伝導帯下部に２次元電子ガス２がた
まり、２次元ホールガス１と２次元電子ガス２の濃度が
等しくなるように、フエルミエネルギー３の位置が決ま
る。しかしながら、いま、接合界面に近いGaSb側をｎ形
にドープした場合には、第３図（ａ）に示すように、フ
エルミエネルギー３の位置が上方にシフトし、GaSb側の
ドナー８からInAs側へ電子が供給され、接合界面では、
キヤリヤの濃度はほとんどInAs側の２次元電子ガスで構
成される。一方、InAs側をｐ形にドープした場合には、
第３図（ｂ）に示すように、接合界面近くのInAs側アク
セプタ９より、GaSbの価電子帯にホールが供給され、接
合界面におけるキヤリヤはほとんどGaSbの２次元ホール
ガス１で構成されることになる。
上記構造をもつ素子を低温にした場合、単独のInAsまた
はGaSbを冷却した場合と異なり、キヤリヤが凍結するこ
となく、高い電子移動度をもつ電子がInAs側に、高いホ
ール移動度をもつホールがGaSb側にそれぞれ充分な濃度
で存在する。従つて、このような２次元電子ガスや２次
元ホールガスを信号のキヤリヤとして利用するFETを作
製した場合には、キヤリヤが極めて高移動度な半導体装
置が可能となる。
はGaSbを冷却した場合と異なり、キヤリヤが凍結するこ
となく、高い電子移動度をもつ電子がInAs側に、高いホ
ール移動度をもつホールがGaSb側にそれぞれ充分な濃度
で存在する。従つて、このような２次元電子ガスや２次
元ホールガスを信号のキヤリヤとして利用するFETを作
製した場合には、キヤリヤが極めて高移動度な半導体装
置が可能となる。
以下、実施例により本発明を詳細に説明する。
実施例１ 第４図，第５図はそれぞれ本発明によるInAs/GaSbヘテ
ロ接合ｎ形FET及びｐ形FETの断面構造を示す模式図であ
る。また、第６図は、上記ｎ形FETとｐ形FETを組み合わ
せて、コンプリメンタリ形の構成とした場合の等価回路
を示す図である。第４図で、10は半絶縁InAs基板、11は
ノンドープInAs,12はSiをドープしたｎ形GaSb（ｎ−GaS
bと略記）でSi濃度２×1017cm-3、13は、Siを高濃度に
ドープしたｎ形GaSb（n+−GaSbと略記）で、Si濃度２×
1018cm-3である。11,12,13は、分子線エピタキシー法
（MBE法）により、それぞれ厚さ１μｍ、0.05μm,0.1μ
ｍ形成する。次に、Au:Te合金を真空蒸着して、部分的
に除去し、水素雰囲気中450℃で３分間加熱し、合金化
領域14を形成し、ソース電極16、ドレイン電極17とす
る。次に、n+−GaSbをエツチングにより選択的に除去
し、フオトレジストのリフト法を用いて、ゲート電極15
をTi:Pt:Auの順に真空蒸着して形成する。このようにし
て作製したｎ−FETでは、ノンドープInAs11とｎ−GaSb1
2の接合面のInAs側に２次元電子ガスからなるチヤネル
が形成され、ゲート長0.5μｍ、ゲート幅10μｍのデバ
イスにおいて、相互コンダクタンス200mS/mmが得られ
た。また、同様な手法により、第５図に示すｐ−FETを
作製した。第５図で、ｐ−InAs及びp+−InAsは、MgをIn
Asにドープすることにより形成した。また、ソース，ド
レインのオーミック形成にはAlを、ゲート電極にはAuを
蒸着して所望の特性を得るようにした。上記ｎ−FETと
ｐ−FETを用いて、第６図に示すコンプリメンタリ型の
デバイスを作製し、その機能を調べたところGaAs/GaAlA
sヘテロ接合のｎ−FETとｐ−FETからなるコンプリメン
タリ型デバイス、また、Siのコンプリメンタリ型デバイ
スよりも高速で動作することが確認できた。
ロ接合ｎ形FET及びｐ形FETの断面構造を示す模式図であ
る。また、第６図は、上記ｎ形FETとｐ形FETを組み合わ
せて、コンプリメンタリ形の構成とした場合の等価回路
を示す図である。第４図で、10は半絶縁InAs基板、11は
ノンドープInAs,12はSiをドープしたｎ形GaSb（ｎ−GaS
bと略記）でSi濃度２×1017cm-3、13は、Siを高濃度に
ドープしたｎ形GaSb（n+−GaSbと略記）で、Si濃度２×
1018cm-3である。11,12,13は、分子線エピタキシー法
（MBE法）により、それぞれ厚さ１μｍ、0.05μm,0.1μ
ｍ形成する。次に、Au:Te合金を真空蒸着して、部分的
に除去し、水素雰囲気中450℃で３分間加熱し、合金化
領域14を形成し、ソース電極16、ドレイン電極17とす
る。次に、n+−GaSbをエツチングにより選択的に除去
し、フオトレジストのリフト法を用いて、ゲート電極15
をTi:Pt:Auの順に真空蒸着して形成する。このようにし
て作製したｎ−FETでは、ノンドープInAs11とｎ−GaSb1
2の接合面のInAs側に２次元電子ガスからなるチヤネル
が形成され、ゲート長0.5μｍ、ゲート幅10μｍのデバ
イスにおいて、相互コンダクタンス200mS/mmが得られ
た。また、同様な手法により、第５図に示すｐ−FETを
作製した。第５図で、ｐ−InAs及びp+−InAsは、MgをIn
Asにドープすることにより形成した。また、ソース，ド
レインのオーミック形成にはAlを、ゲート電極にはAuを
蒸着して所望の特性を得るようにした。上記ｎ−FETと
ｐ−FETを用いて、第６図に示すコンプリメンタリ型の
デバイスを作製し、その機能を調べたところGaAs/GaAlA
sヘテロ接合のｎ−FETとｐ−FETからなるコンプリメン
タリ型デバイス、また、Siのコンプリメンタリ型デバイ
スよりも高速で動作することが確認できた。
実施例２ 本実施例は、ｎ−FETとｐ−FETを同一基板上に集積化し
て作製したものである。第１図は、本装置の断面構造を
示す模式図である。ここで、31は半絶縁性InAs基板、3
2,33,34,35は順にノンドープInAs,Siドープｎ形GaSb,ノ
ンドープGaSb,Mgドープｐ形InAsで、MBE法により、１μ
m,0.1μm,0.5μm,0.1μｍの厚さで形成したものであ
る。ここで、33のｎ形GaSb層におけるSi濃度は５×1017
cm-3,35のｐ形InAs層におけるMg濃度は２×1018cm-3で
ある。MBE法によるエピタキシヤル膜形成後、ノンドー
プGaSb34とｐ−InAs35の２つのエピタキシヤル層を部分
的にエツチングして、33のｎ−GaSbの層まで除去し、除
去した部分に、既述の方法により、ｎ−FETを、また、
エツチングで除去せず残した部分にｐ−FTEを形成し
た。本実施例に示すように、同一基板上に、ｎ−FETと
ｐ−FETを集積化することにより、コンプリメンタリFET
としての小型化が実現し、信頼性が大幅に向上する。
て作製したものである。第１図は、本装置の断面構造を
示す模式図である。ここで、31は半絶縁性InAs基板、3
2,33,34,35は順にノンドープInAs,Siドープｎ形GaSb,ノ
ンドープGaSb,Mgドープｐ形InAsで、MBE法により、１μ
m,0.1μm,0.5μm,0.1μｍの厚さで形成したものであ
る。ここで、33のｎ形GaSb層におけるSi濃度は５×1017
cm-3,35のｐ形InAs層におけるMg濃度は２×1018cm-3で
ある。MBE法によるエピタキシヤル膜形成後、ノンドー
プGaSb34とｐ−InAs35の２つのエピタキシヤル層を部分
的にエツチングして、33のｎ−GaSbの層まで除去し、除
去した部分に、既述の方法により、ｎ−FETを、また、
エツチングで除去せず残した部分にｐ−FTEを形成し
た。本実施例に示すように、同一基板上に、ｎ−FETと
ｐ−FETを集積化することにより、コンプリメンタリFET
としての小型化が実現し、信頼性が大幅に向上する。
以上の実施例で説明したように、本発明によれば、高速
動作可能なコンプリメンタリ型FETが作製できるので、
コンピユータの論理回路など、高速，低消費電力が要求
される装置への適用が可能となり、高速コンピユータの
性能向上という技術的，経済的効果が大である。
動作可能なコンプリメンタリ型FETが作製できるので、
コンピユータの論理回路など、高速，低消費電力が要求
される装置への適用が可能となり、高速コンピユータの
性能向上という技術的，経済的効果が大である。
第１図は、本発明の一実施例のコンプリメンタリ型FET
の断面構造を示す模式図、第２図は、InAs/GaSbヘテロ
接合における接合界面付近のエネルギーバンドの様子を
示す模式図、第３図（ａ）及び（ｂ）はInAsとGaSbヘテ
ロ接合において、InAsまたはGaSbの一方に不純物をドー
プした場合のバンドの様子を示す模式図、第４図，第５
図は、InAs/GaSbヘテロ接合ｎ−FET、およびｐ−FETの
断面構造を示す模式図、第６図は、コンプリメンタリ型
FETの等価回路図である。 １……２次元ホールガス、２……２次元電子ガス、３…
…フエルミエネルギー、４……EC1（InAsの伝導帯エネ
ルギー）、５……EV1（InAsの価電子帯エネルギー）、
６……EC2（GaSbの伝導帯エネルギー）,7……EV2（GaSb
の価電子帯エネルギー）、８……ドナー、９……アクセ
プター、10……半絶縁性InAs基板、11,32……ノンドー
プInAs,12,33……ｎ形GaSb（ｎ−GaSb）、13……n+GaS
b、14,21,36,43……合金化領域、15,23,38,41……ゲー
ト電極、16,24,39,42……ソース電極、17,22,37,40……
ドレイン電極、18,34……ノンドープGaSb、19,35……ｐ
形InAs（ｐ−InAs）、20……p+InAs、25,29……ソース
（Ｓ）、26,28……ドレイン（Ｄ）、27,30……ゲート
（Ｇ）。
の断面構造を示す模式図、第２図は、InAs/GaSbヘテロ
接合における接合界面付近のエネルギーバンドの様子を
示す模式図、第３図（ａ）及び（ｂ）はInAsとGaSbヘテ
ロ接合において、InAsまたはGaSbの一方に不純物をドー
プした場合のバンドの様子を示す模式図、第４図，第５
図は、InAs/GaSbヘテロ接合ｎ−FET、およびｐ−FETの
断面構造を示す模式図、第６図は、コンプリメンタリ型
FETの等価回路図である。 １……２次元ホールガス、２……２次元電子ガス、３…
…フエルミエネルギー、４……EC1（InAsの伝導帯エネ
ルギー）、５……EV1（InAsの価電子帯エネルギー）、
６……EC2（GaSbの伝導帯エネルギー）,7……EV2（GaSb
の価電子帯エネルギー）、８……ドナー、９……アクセ
プター、10……半絶縁性InAs基板、11,32……ノンドー
プInAs,12,33……ｎ形GaSb（ｎ−GaSb）、13……n+GaS
b、14,21,36,43……合金化領域、15,23,38,41……ゲー
ト電極、16,24,39,42……ソース電極、17,22,37,40……
ドレイン電極、18,34……ノンドープGaSb、19,35……ｐ
形InAs（ｐ−InAs）、20……p+InAs、25,29……ソース
（Ｓ）、26,28……ドレイン（Ｄ）、27,30……ゲート
（Ｇ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/095 29/812 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｅ
Claims (4)
- 【請求項１】ノンドープInAsとｎ形GaSbとのヘテロ接合
界面のInAs側に生じる２次元電子ガスをチャネルとする
ｎ形電界効果トランジスタと、ノンドープGaSbとｐ形In
Asとのヘテロ接合界面のGaSb側に生じる２次元正孔ガス
をチャネルとするｐ形電界効果トランジスタとの少なく
とも一方を有することを特徴とする半導体装置。 - 【請求項２】上記ｎ形電界効果トランジスタと上記ｐ形
電界効果トランジスタとが相補型に接続されている特許
請求の範囲第１項記載の半導体装置。 - 【請求項３】上記ｎ形電界効果トランジスタと上記ｐ形
電界効果トランジスタとが同一の基板上に形成されてい
る特許請求の範囲第２項記載の半導体装置。 - 【請求項４】上記基板は半絶縁性InAsから成り、該基板
上に上記ｎ形電界効果トランジスタを構成する上記ノン
ドープInAsの層と上記ｎ形GaSbの層がこの順序で形成さ
れており、上記ｎ形GaSb層の上記ｎ形電界効果トランジ
スタ形成部以外の領域上に上記ｐ形電界効果トランジス
タを構成する上記ノンドープGaSbの層と上記ｐ形InAsの
層がこの順序で形成されている特許請求の範囲第３項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140037A JPH0795598B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140037A JPH0795598B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298181A JPS62298181A (ja) | 1987-12-25 |
| JPH0795598B2 true JPH0795598B2 (ja) | 1995-10-11 |
Family
ID=15259491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140037A Expired - Lifetime JPH0795598B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795598B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187668A (ja) * | 1987-01-20 | 1988-08-03 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 電界効果トランジスタ |
| JP2822547B2 (ja) * | 1990-03-06 | 1998-11-11 | 富士通株式会社 | 高電子移動度トランジスタ |
| US5940695A (en) | 1996-10-11 | 1999-08-17 | Trw Inc. | Gallium antimonide complementary HFET |
| US7429747B2 (en) * | 2006-11-16 | 2008-09-30 | Intel Corporation | Sb-based CMOS devices |
| JP2013207020A (ja) * | 2012-03-28 | 2013-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
-
1986
- 1986-06-18 JP JP61140037A patent/JPH0795598B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298181A (ja) | 1987-12-25 |
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