KR910009029B1 - 반금속이 있는 반도체장치 - Google Patents

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Abstract

내용 없음.

Description

반금속이 있는 반도체장치
제1도는 종래의 MBT(metal base transistor)의 요부 단면도와 대응하는 MBT의 에너지 대역도.
제2도는 전압이 제1도에 도시된 MBT에 인가되었을때의 에너지 대역도.
제3도는 전압이 종래의 HET에 인가되었을 때의 에너지 대역도.
제4도는 반도체 상태에 있는 종래의 InAS-GaSB초격자의 에너지 대역도.
제5도는 반금속 상태에 있는 종래의 iNaS-GaSb초격자의 에너지 대역도.
제6도는 반도체-반금속 천이를 설명하기 위해서 캐리어 농도와 층두께 사이의 상호관계를 나타낸 그래프.
제7도는 본 발명의 원리를 설명하기 위한 에너지 대역도.
제8도 내지 제12도는 본 발명의 실시예 제조를 설명하기 위한 주요 제조공정에서의 반도체 장치의 요부단면도.
제13도는 본 발명의 다른 실시예를 설명하기 위한 반도체 장치의 요부 단면도.
제14도는 제13도에 도시된 실시예의 에너지 대역도.
제15도는 본 발명의 또 다른 실시예를 설명하기 위한 반도체 장치의 요부 단면도.
제16도는 제15도에 도시된 실시예의 에너지 대역도.
제17도는 제15도에 도시된 실시예에서의 미니밴드들의 에너지들을 설명하기 위한 도.
제18도는 제15도에 도시된 실시예가 부성저항(negative resistance)을 갖는 것을 설명하기 위한 도.
본 발명은 높은 스위칭 속도, 마이크로웨이브 영역에서 높은 전류이득 등등의 우수한 특성을 갖는 반금속이 있는 반도체 장치에 관한 것이다.
일반적으로, 페르미 에너지보다 2-3kT(k:볼쯔만 상수, T:격자온도)만큼 큰 높은 에너지를 갖는 전자들은 핫 전자들(hot electrons)이라 부른다. 핫 전자들이 바이폴라 트랜지스터와 유사한 3-단자 트랜지스터에서의 한 단자와 다른 단자 사이의 전송을 위하여 사용되는 몇몇의 반도체 장치는 이미 공지되어 있다.
이러한 반도체 장치들에서는 높은 전류이득과 우수한 마이크로웨이브 특성을 갖는 금속 베이스 트랜지스터(MBT)(참조:S.M.Sze and H.K.Gummel ″Appraisal of Semiconductor-Metal-Semiconductor Transistors″, Solid State Electronics, vol.9, P.751(1966))만이 공지되어 있다.
그러나, MBT에서는 반도체 에미터 또는 콜렉터와 금속 베이스 사이의 쇼트키 장벽이 너무 높기 때문에, 반도체층과 금속층 사이의 공유영역에서 리어들의 반사율이 크며, 따라서 에미터로부터 베이스로의 주입 효율이 낮아진다. 더욱이, 금속 베이스층에서는 주입된 캐리어들이 전자들에 의하여 분산됨에 따라, 캐리어들의 상당량의 에너지가 베이스층에서 손실되며, 따라서 베이스 전류가 커지고 전류 증폭율이 작아진다. MBT의 상술된 첫번째 결점이 제거된 반도체 장치로서, 핫-전자 트랜지스터(HET)가 공지되어 있다.(참조:M.Heiblum ″Tunneling Hot Electron Transfer Amplifiers(THETA):A.proposal for Novel Amplifiers operating in the Subpicosecond Range″, International Electron Device Meeting, P.629(1980)).
HET에서는 고밀도 n-형 반도체가 베이스 물질로서 사용됨에 따라, 에미터 또는 콜렉터와 베이스 사이의 전위 장벽이 MBT에서 보다 작아진다. 그러나, HET는 MBT보다 큰 베이스 저항을 갖는 단점이 있으며, 최대 발진 주파수의 저하를 야기시킨다. HET에서 최대 발진 주파수를 저하시키기 위해서는 베이스의 길이를 길게할 수 있다. 그러나, 베이스의 길이가 길면 최대 발진 주파수가 저하되기 때문에, 베이스 저항을 저하시키기 위해서 베이스 길이를 길게하는 것은 HET에서 바람직하지 않다.
상술된 MBT 또는 HET는 그렇다 하고, 1987년 2월 27일에 공개된 일본 미심사 특허 공개소 62-45064는 헤테로접합의 4-단자 반도체 장치를 나타내고 있다. 이 장치에서는 단지 바이어스 전압이 그 장치에 인가되는 경우에만 반금속이 얻어진다.
더욱이, InAs-GaSb초격자의 반도체-반금속 트랜지스터가 1979년 12월 15일에 발행된 문헌(App.Phys.lett.35(12))의 페이지 939-942에 나타나 있다.
본 발명의 목적은 상술된 종래 기술에 비추어 보다 작은 베이스 길이와 보다 낮은 베이스 저항을 갖는 반금속 베이스를 갖는 반도체 장치를 제공함에 있다. 따라서, 상기 반도체 장치는 고주파수 범위에서의 주파수 특성이 향상된다.
본 발명에 따라, 제1반도체층, 제2반도체층, 제1반도체층과 제2반도체층 사이에 샌드위치된 제3반도체층, 제1반도체층과 오음성 접촉된 제1전극, 제2반도체층과 오음성 접촉된 제2전극, 적어도 제3반도체층과 오음성 접촉된 제3전극 등으로 구성되는 반도체 장치가 제공된다.
제1과 제2반도체층들은 바이어스 전압이 인가되지 않는 경우에 실제로 동일한 전도대역과 가전자 대역을 갖는다. 제1과 제3반도체층 사이와, 제2와 제3반도체층 사이의 공유 영역에서는 제3반도체층의 전도대역 에지의 에너지 준위가 제1 또는 제2반도체층의 가전자 대역 에지의 에너지 준위 보다 낮다.
제3반도체층은 제1과 제3반도체층 사이와, 제2와 제3반도체층 사이의 공유영역에 충분히 얇게 형성된 반금속층을 갖는다. 본 발명에 따른 상술된 반도체 장치에서는 반금속층을 갖는 3-단자 장치가 얻어지며, 거기에서는 높은 스위칭 속도, 양자역학에서 낮은 반사율, 작은 베이스 저항들이 실현된다.
본 발명의 이해를 쉽게하기 위해서, 먼저 종래 기술과 그의 문제점을 제1도 내지 제6도에 의거하여 서술하기로 한다.
제1도는 종래의 MBT의 요부 단면도와 대응하는 MBT(S.M.Sze and H.K.Gummel ″Appraisal of Semiconductor-Metal-Semiconductor Transistors″, Solid State Electronics, Vol.9,P.751(1966))의 에너지 대역도이다.
도면에서, 11은 Si로 이루어진 에미터층(E), 12는 Au로 이루어진 베이스층(B), 13은 Ge로 이루어진 콜렉터층(C)를 각각 나타낸다. 대역도에서의 수평축은 거리를 나타내며, 수직축은 에너지를 나타낸다. EC는 전도대의 하부, EV는 가전자대의 상부, EG는 에너지갭, øB는 쇼트키 장벽높이, LB는 베이스층 12의 길이(여기서는 90[Å])를 각각 나타낸다.
상술된 MBT는 실험에 의하여 얻어진 바와 같이 매우 작은 단지 약 0.3의 공통 베이스 전류이득 αo를 갖는다. 이러한 이유는 다음과 같다.
제2도는 베이스-에미터 전압 VBE가 베이스와 에미터에 인가되고, 베이스-콜렉터 전압 VBC가 베이스와 콜렉터 사이에 인가되는 경우에 있어서의 에너지 대역도로서, 제1도에 사용된 것과 동일한 심볼은 동일 부분을 나타내거나 동일 의미를 갖는다.
도면에서, ECE는 에미터층에서의 전도대 하부, ECB는 베이스층에서의 전도대 하부, ECC는 콜렉터층에서의 전도대 하부, eVBE는 베이스-에미터 전압 VBE에 의하여 생기는 에미터층과 베이스층 사이의 페르미-준위차, eVBC는 베이스-콜렉터 전압 VBC에 의하여 생기는 베이스층과 콜렉터층 사이의 페르미 준위차, △εEB는 에미터층과 베이스층 사이의 공유영역에서, 에미터층에서의 전도대 하부 ECE사이의 에너지차, △εBC는 베이스층과 콜렉터층 사이의 공유영역에서, 베이스층에서의 전도대 하부 ECE와 콜렉터층에서의 전도대 하부 ECC사이의 차, PS는 베이스와 에미터 사이에 인가되는 전압 VBE를 발생하기 위한 전압전원, PSBC는 베이스와 콜렉터 사이에 인가되는 전압 VBC를 발생하기 위한 전압전원, e-는 전자를 각각 나타낸다.
전류이득 αo는 ic/ie, 즉 에미터층 11로부터 주입된 전자들 e-와 콜렉터층 13에 도달하는 전자들의 비이다. 전자들 e-의 모두가 콜렉터층 13에 도달하는 경우에는 αo가 1이다. MBT에서, 전류이득 αo는 매우 작다. MBT에서 전류이득 αo를 작게하는 2가지의 주된 이유가 있다. 첫째, 전자 e-가 에미터층 11로부터 베이스층 12에 주입되는 경우에, 전자 e-의 에너지를 △ε로 도면에 나타낸 바와 같이 크게 증가된다. 이것은 에미터 영역 11과 베이스 영역 12 사이의 공유영역에서, 에미터 영역 11에서의 전도대 하부 ECE와 베이스 영역 12에서의 전도대 하부 ECB사이의 에너지차 △εEB가 매우 크기 때문이다. 즉, 이러한 예리하고 큰 전위차는 전자 e-를 양자역학적으로 반사되게 함으로써 콜렉터층 13에 도달할 수 없는 전자들 e-의 양이 증가된다. 동일한 방법으로, 이러한 반사는 전자들이 베이스 영역 12로부터 콜렉터 영역 13에 주입되는 경우에도 △εBC에 의하여 일어난다. 즉, 반도체 에미터와 금속 베이스 사이의 공유영역과, 금속 베이스와 반도체 콜렉터 사이에서는 양자역학분야에서 널리 공지된 바와 같이 큰 에너지차에 의하여 반사율 γ가 크고, 전송율 t가 작다. 상기로부터, 전류이득 αo을 증가시키기 위해서는 비교적 작은 △εEB와 △εBC를 갖는 베이스 재료가 결정되어야만 한다는 것을 알 수 있다.
또다른 이유는 금속층에서 전자들의 밀도가 크기 때문에, 베이스층 2를 통과하는 많은 전자들 e-가 금속에서의 전자들(-1022[cm-3])에 의하여 분산되는 데에 있다. 그러므로, 상당히 많은 수의 전자들이 콜렉터층 13에 도달할 수 없다. 상기로부터, 베이스층 12에서의 전자밀도가 비교적 작아야만 한다는 것을 알 수 있다.
제3도는 베이스-에미터 전압 VBE와 베이스-콜렉터 전압 VBC가 HET에 인가되는 경우의 에너지 대역도이다. 여기서, 제2도와 제3도에 사용된 바와 같이 동일 심볼은 동일 부분을 나타내거나 동일 의미를 갖는다. 제3도의 12a는 고밀도 n-형 반도체 베이스층이다.
도면에서, RB는 베이스 저항을 나타내고, △ε1EB와 △ε1BC는 전자들이 에미터로부터 베이스에, 그리고 베이스로부터 콜렉터에 각각 주입될때의 전위차를 나타낸다. HET에서, 고주파수에서 동작하기 위해서는 베이스 저항 RB가 가능한한 작아야 좋다.
이것은 바이폴라 트랜지스터에서의 최대 발진 주파수 fmax가 다음과 같이 표현되는 것으로 부터 알 수 있다.
Figure kpo00001
베이스 저항 RB를 낮추기 위해서는 베이스층의 단면적이 증가하도록 베이스층 12a의 베이스 길이 LB를 가능한한 길게 만들 수 있다. 그러나, 베이스 길이 LB가 증가되면, 차단 주파수가 낮아져 최대 발진 주파수 fmax가 낮아진다. 그러므로, 베이스 저항을 낮추는 것과 베이스 길이 LB를 얇게 만드는 것은 모순된 필요조건이다.
더욱이, HET의 성질을 유지하기 위해서, 반도체 베이스층 12a에 n-형 불순물을 도핑하는 것은 약 1018-1019(cm-3)의 한개를 갖기 때문에, 베이스 영역 RB가 소정치보다 낮게 만들어질 수 없다.
일본 미심사 특허공고소. 62-45064에는 4단자 반도체 소자가 나타나 있다. 이 반도체 소자는 적어도 제1반도체층(InAs층)과 이것의 전도대역 에지 EC보다 큰 가전자 대역 EV를 갖는 제2반도체층(GaSb)의 헤테로접합을 구성한다. 첫번째 전압이 헤테로접합의 수직방향으로 인가되고, 한편 두번째 전압이 헤테로 접합의 평행방향으로 인가됨으로써, 제1과 제2반도체층이 반금속층으로 된다.
제4도와 제5도는 각각 상술된 종래의 반도체 상태와 반금속 상태에서 InAs-GaSb 초격자의 대역도이다.
그러나, 이러한 종래기술에서는 스위칭 동작을 인에이블 시키기 위해서 InAs층과 GaSb층의 두께를 300Å-500Å의 두께로 만들어야만 하다. 따라서, 반금속 상태는 두번째 전압이 헤테로 접합의 평행방향으로 인가되지 않는한 얻어지지 않는다.
둘째, 상술된 반도체 소자는 4개의 단자를 갖는데, 그중의 둘은 헤테로접합의 수직방향으로 바이어스 전압을 인가하기 위해서 사용되고, 다른 둘은 헤테로접합의 수평방향으로 신호전압을 인가하기 위해서 사용된다. 그러므로, 이 소자는 트랜지스터가 아니고 스위칭 소자이다.
셋째, 상기 종래의 소자의 반금속상태에서는 전류가 항상 전자에 대해서는 섭밴드(미니밴드)(sub-band)와 홀에 대해서는 에너지 준위 HE1를 통해서 흐르기 때문에, 스위칭 동작이 일어나지 않는다.
제6도는 제1979년 12월 15일에 발행된 문헌(App.Phys.Lett 35(12))의 939-942페이지에 나타나 있는 반도체-반금속 천이영역을 설명하기 위해서 캐리어 농도와 층두께의 상호관계를 나타내는 그래프이다. 그래프에 도시된 바와 같이, InAs층의 두께가 100Å과 200Å의 사이에 있는 경우에, 캐리어의 농도가 크게 증가하여 반도체-반금속 천이가 일어난다.
제1도 내지 제6도에 의거하여 상술된 종래의 기술을 고려해서, 본 발명은 에미터와 베이스의 전도대 하부사이에 작은 에너지차 △εEB를 가지며, MBT보다 베이스와 콜렉터의 전도대 하부 사이의 에너지차 △εBC더 작고, HET 보다 베이스 저항 RB가 더 작은 반금속 베이스를 갖는 3-단자 반도체 장치를 제공할 것이다.
본 발명에서, 기본 개념은 베이스층이 반금속성 재료로 구성되는, 즉 경계면에서의 반금속성 특성을 이용하여 반금속 베이스 트랜지스터(SMBT)를 실현하기 위해서, 베이스층에 특별한 반도체 재료를 사용함으로써 헤테로 접합이 만들어지는 것이다.
널리 공지된 바와 같이, 반금속에서는 전자들과 홀들이 에너지 대역 갭이 없이 존재한다. 즉, 반도체 층에서의 전도대 상부가 반도체층 부근의 가전자대 하부보다 낮은 경우에, 반금속 상태가 실현된다. 상술된 베이스 영역을 구성하기 위한 반금속 재료로서는 Hg1-xCdxTe가 제공될 수 있다. 이 경우에, X 값을 0.14로 선택하고, 온도를 77[k]로 선택함으로써, 본 발명의 반도체 장치에 대한 알맞은 조건이 실현된다.
또한, 반금속 특성이 전술된 헤테로 경계면에 이용되는 경우에는 다음과 같은 조건들의 선택으로 충분하다.
제7도는 바이어스 전압 VBE와 VBC가 반도체 장치에 인가될 때에, 실시예에 따른 반도체 장치의 에너지 대역도이며, 반도체 장치는 베이스 영역에 특별한 반도체 재료를 사용하여 만든 헤테로접합의 경계 부근에 반금속성 특성을 사용하는 SMBT이다. 여기에서, 제1도 내지 제3도에 사용된 심볼과 동일한 심볼은 동일부분을 나타내거나 동일 의미를 갖는다. 간략성을 위해서, 제7도에 있는 대역도는 절대영도에서의 상태를 도시한다.
제7도에서, 2는 콜렉터층, 4는 베이스층, 6은 에미터층, 7은 콜렉터층 2와 오음성 접촉되는 콜렉터 전극, 8은 에미터층 6과 오음성 접촉되는 에미터 전극, 9는 적어도 베이스층 4와 오음성 접촉되는 베이스 전극, e는 전자, h는 홀, △ε2EB는 에미터와 베이스층의 전도대 하부 사이의 에너지차, △ε2BC는 베이스와 콜렉터층의 전도대 하부사이의 에너지차를 각각 나타낸다. EFC, EFB, EFE는 각각 콜렉터, 베이스, 에미터 층들의 페르미 레벨들을 나타낸다.
도면에서 알 수 있는 바와 같이, 헤테로접합이 어셈블되고, 에너지 대역 갭 Eg, 전자 친화력 X 및 일 함수 ø들의 상호관계가 ø2＜ø1인 경우에, 반금속성 특성이 적어도 헤테로 접합의 경계면에서 실현된다.
상기 상호 관계식에서, Eg2는 에미터(또는 콜렉터) 영역 6(또는 7)에 사용된 반도체의 에너지 대역 갭이고, X1은 베이스 영역 4에 사용된 반도체의 전자친화력이고, X2는 에미터(또는 콜렉터) 영역 6(또는 7)에 사용된 반도체의 친화력이다.
따라서, 에미터와 베이스의 전도대 에지 사이의 에너지차 △ε2EB와, 베이스와 콜렉터의 전도대 에지 사이의 에너지차 △ε2BC가 MBT에서의 △εEB와 △εBC보다 더 작게 만들어질 수 있으며, 베이스 저항 RB가 베이스층으로 반도체를 사용하는 종래의 경우에서 보다 더 작게 만들어질 수 있다.
다시 말하면, 베이스층 4의 전도대 에지의 에너지 준위 ECB가 콜렉터 또는 에미터 2 또는 6의 가전자대 에지의 에너지 준위 EVE보다 작은 경우에, 반금속층은 도면에 점선으로 나타낸 바와 같이 베이스와 콜렉터 사이 또는 베이스와 에미터 사이의 경계면에 적어도 형성된다.
감소된 저항 RB는 반금속 베이스에 의해서 뿐만 아니라 전도대에서의 전자 e와 가전자대에서의 홀 h에 의해서 얻어진다. 베이스 저항을 크게 감소시키기 위해서는 전자와 홀이 전도되도록 베이스 전극 9가 베이스층 4의 전측면과, 공유영역 부근의 에미터층 6과 콜렉터층 2의 일부와 접촉한다.
제7도에 도시된 반도체 장치는 3단자 소자구조, 즉 콜렉터 전극 7, 에미터 전극 8 및 베이스 전극 9를 갖는다. 베이스층 4와 공유영역의 부근에는 반금속 영역을 형성한다.
제7도에 도시된 트랜지스터의 동작에서, VBE가 베이스와 에미터 사이에 인가되는 경우에는 에미터와 베이스 사이의 장벽이 낮아져서, ECE보다 큰 에너지를 갖는 에미터 영역에서의 캐리어인 전자가 베이스 영역으로 주입된다. 베이스 영역으로 주입된 전자는 핫 전자로서 콜렉터 영역에 전송된다.
상술된 구조를 사용함으로써, 높은 스위칭 속도, MBT보다 작은 에너지차 △ε은 및 HBT보다 작은 베이스 저항 RB를 갖는 반도체 장치가 실현될 수 있다.
작은 에너지차 △ε은 헤테로 접합의 경계면에서의 양자역학적으로 작은 반사율을 초래한다. 콜렉터층 2, 베이스층 4 및 에미터층 6은 바람직하게 각각 GaSb, InAs 및 GaSb이다.
제8도는 제7도에 의거하여 서술된 반도체 장치의 실시예를 설명하는 요부 단면도로서, 특별한 재료에 의하여 만들어진 헤테로접합에서의 반금속성 특성이 이용되었다.
제8도에서, 1은 반절연성 GaAs기판, 2는 n+-형 GaSb 콜렉터층, 3은 n-형 GaSb 콜렉터 장벽층, 4는 n+-형 InAs베이스층, 5는 n-형 GsSb에미터층, 6은 n+-형 GaSb에미터층, 7은 콜렉터 전극, 8은 에미터 전극, 9는 베이스 전극을 각각 나타낸다.
제8도에 도시된 실시예에서의 각 부분에 관련된 주요 데이타가 다음의 예로서 나타나 있다.
(a) 콜렉터층 2:
두께:5000[Å], 여기에서 1Å은 1x10-8cm이다.
n-형 불순물:Te
불순물 밀도:2x1018[cm-3]
(b) 콜렉터 장벽층 3:
두께:500[Å]
n-형 불순물:Te 또는 도핑하지 않음
불순물 밀도:6x1016[cm-3]
(c) 베이스층 4:
두께:150[Å]
베이스층 4의 두께는 100Å-200Å일 수 있다.
n-형 불순물:Si
불순물의 밀도:1x1019[cm-3]
(d) 에미터 장벽층 5:
두께:150[Å]
n-형 불순물:Te 또는 도핑하지 않음.
불순물 밀도:6x1016[cm-3]
(e) 에미터층 6:
두께:5000[Å]
n-형 불순물:Te
불순물 밀도:2x1018[cm-3]
(f) 콜렉터 전극 7:
재료:Au·Te
두께:1000[Å]
(g) 에미터 전극 8:
재료:Au·Te
두께:1000[Å]
(h) 베이스 전극 9:
재료:Au
두께:1000[Å]
SMBT에서, 경계면, 즉 콜렉터 장벽층 3과 베이스층 4 사이의 공유영역과 베이스층 4와 에미터 장벽층 5 사이의 경계면 또는 공유영역은 헤테로접합을 구성하며, 반금속성 특성을 나타낸다. 그러므로, △ε2EB와 △ε2BC는 작고, 베이스 저항 RB는 낮다.
베이스 전극 9는 에미터 장벽층 5와 베이스층 4 사이와 콜렉터 장벽층 3과 베이스층 4 사이의 공유영역 부근의 일부, 베이스층 4의 측면 및 에미터 장벽층 4와 콜렉터 장벽층 3의 측면의 적어도 일부에 오음성 접촉된다.
제9도 내지 제12도에는 제8도에 도시된 실시예 제조의 주요공정을 설명하기 위한 요부 단면도이다. 다음 설명은 제8도 내지 제12도에 관해서 주어져 있다. 제9도에 있어서, (1) 분자선 에피택셜(MBE)을 사용함으로써, 콜렉터층 2에서부터 에미터층 6까지의 충돌이 기판 1상에 연속적으로 성장된다.
이 경우에, 각 반도체층에 대한 여러 데이타는 전술된 바와 같다. 제10도에 있어서, (2) 일반적은 포토-리소그래피 기술에서의 레지스트 공정이 사용됨으로써, 콜렉터 영역을 형성하는 부분 이외의 부분이 덮히도록 포토 레지스트막 14이 형성된 다음에, 마스크로서 막 14을 사용하고 습식 에칭법을 적용하여, 콜렉터층 2의 일부를 선택적으로 노출시키기 위해서 에미터층 6의 표면에서부터 콜렉터층 2까지의 에칭을 수행한다. 에칭제로서는 Br2CH3OH가 사용될 수 있다.
(3) 포토-레지스터막 14를 그대로 유지시킨 조건하에서 진공증발법을 사용함으로써, Au·Te막이 형성되고, 포토-레지스터막 14를 제거하기 위하여 리프트-오프(lift-off)법을 사용함으로써, 콜렉터전극 7이 형성된다. 도면을 리프트-오프법이 수행되지 않은 상태를 도시하고 있다.
제11도에 있어서, (4) 일반적은 포토리소그래피 기술에서의 레지스트 공정이 사용됨으로써, 포토레지스트막이 에미터 영역을 형성하는 부분이외의 부분을 덮도록 형성된 다음에, 진공증발법이 사용되어 Au·Te막이 형성되고, 포토레지스트막을 제거하기 위하여 리프트-오프법을 사용함으로써, 에미터 전극 8이 형성된다.
(5) 레지어 어닐링법을 사용함으로써, 콜렉터 전극 7과 에미터 전극 8이 합금된다. 제12도와 제8도에 있어서, (6) 일반적인 포토리소그래피 기술에서의 레지스트 공정이 사용됨으로써, 포토레지스트 막 15가 베이스 영역을 형성하는 부분 이외의 부분을 덮도록 형성된 다음에, 진공증발법이 사용되어 Au막이 형성되고, 포토레지스터 막 15를 제거하기 위하여 리프트-오프법을 사용함으로써, 베이스 전극 9가 형성된다. Au로 이루어진 베이스 전극 9는 합금을 위한 어닐링을 행하지 않고 n+-형 InAs베이스층 4와 오음성 접촉을 할 수 있다. 또한, 쇼트키 장벽 접점이 n-형 GaSb콜렉터 장벽층 3 또는 n-형 GaSb에미터 장벽층 5에 대해서 제공되기 때문에, 콜렉터층 2 또는, 에미터층 6에서의 누설이 자동적으로 억제된다. Au로 이루어진 베이스 전극 9는 GaSb측의 접합면에 만들어진 개구와 오음성 접촉된다.
제13도는 본 발명이 또다른 실시예를 설명하기 위한 요부 단면도로서, 제8도 내지 제12도에 사용된 것과 같은 동일 심볼은 동일 부분을 나타내거나 동일 의미를 갖는다.
본 실시예와 제8도 내지 제12도에 의거하여 서술된 실시예의 차이는, n+-형 InAs 베이스층 4 대신에 n+-형 InAs막 4와 n-형 GaSb막 4B로 구성되는 초격자가 사용된다. 이 경우에, 반금속성 상태가 InAs막 4A와 GaSb막 4B의 각 경계면에 실현되는 것은 명백하다.
상술된 초격자에서의 주요 데이타는 다음의 예와 같다.
(1) InAs막 4A:
두께:150[Å], 100Å-200Å일 수도 있음.
n-형 불순물:Si
불순물의 농도:1x1019[cm-3]
막의 수:4
(2) GaSb막 4B:
두께:100[Å], 100Å-200Å일 수도 있음.
n-형 불순물:Te
불순물의 농도:6x1016[cm-3]
막의 수:3
제14도는 바이어스 전압 VBE와 VBC가 제13도에 도시된 실시예에 인가되는 경우의 에너지 대역도로서, 제13도 또는 제7도에 사용된 것과 같은 동일 심볼은 동일부분을 나타내거나 동일의미를 갖는다.
제14도로부터 알 수 있는 바와 같이, 홀들은 주로 각 GaSb층의 가전자대 에지와 베이스 영역의 페르미 준위 EFB사이의 영역에 있으며, 전자들은 주로 페르미 준위 EFB와 각 InAs층의 전도대 사이의 영역에 있으며, 따라서 베이스 저항이 감소된다. 에미터층 6으로부터 주입된 전자들은 핫 캐리어로서 에미터측과 콜렉터측의 InAs-GaSb의 장벽들과, InAs-GaSb교호층을 통하여 콜렉터층 2로 통과해 들어간다.
제15도는 본 발명의 또다른 실시예를 설명하기 위한 요부 단면도로서, 제8도 내지 제14도에 도시된 것과 같은 동일 심볼은 동일부분을 나타내거나 동일의미를 갖는다.
도면에서, 20은 InP기판, 21은 n+-형 InGaAs콜렉터층, 22는 i-형 AlxIn1-xAs장벽층(x의 값은 다음의 예에 있음), 23은 InxGa1-xAs경사층(x의 값은 다음의 예에 있음), 24B는 GaSb막, 25는 InxGa1-xAs경사층(x의 값은 다음의 예에 있음), 26은 i-형 AlInAs장벽층, 27은 n+-형 InGaAs층, 28은 콜렉터 전극, 29는 에미터 전극, 30은 베이스 전극을 각각 나타낸다.
본 실시예에서의 각 부분에 대한 주요 데이타가 다음의 예에 나타나 있다.
(a) 콜렉터층 21:
두께:5000[Å]
n-형 불순물:Si
불순물 밀도:1x1019[cm-3]
(b) 장벽층 22:
두께:200[Å]
(c) 경사층 23:
x값:0.47→1.0(기판→표면)
(d) InAs막 24A:
두께:180[Å], 100Å-200Å일 수 있음.
n-형 불순물:Si
불순물 밀도:1x1019[cm-3]
층의 수:4
(e) GaSb막 24B:
두께:180[Å], 100Å-200Å일 수 있음.
층의 수:5
(f) 경사층 25:
두께:300[Å]
x값:1.0→0.47(GaSb측→AlInAs측)
(g) 장벽층 26:
두께:200[Å]
n-형 불순물:Si
불순물 밀도:1x1019[cm-3]
(i) 콜렉터 전극 28:
재료:Ni·Au
두께:1000[Å]
(j) 베이스 전극 30:
재료:Au
두께:1000[Å]
또한, 본 실시예에서, 반금속성 상태가 제13도와 제14도에 의거하여 서술된 실시예에서와 같이 각 헤테로 경계면에서 실현되는 것은 명백하다. 더욱이, 터널 장벽 구조가 제16도에서와 같이 에미터층 27에서부터 콜렉터층 21까지 실현된다.
제16도는 제15도에 도시된 실시예의 에너지 대역도로서, 제8도 내지 제15도에 사용된 것과 같은 동일 심볼은 동일부분을 나타내거나 동일 의미를 갖는다. 영역 22와 26에서의 실선은 바이어스 전압들이 인가되지 않은 경우의 전위를 도시한다.
도면에서, E1, E2및 E3은 전자-공진 준위를 각각 나타내고, H1, H2및 H3은 홀-공진 준위를 각각 나타낸다. 에너지 준위 E1, E2, E3, H1, H2, H3은 미니밴드로서 칭하여진다.
바이어스 전압 VBE와 VBC가 인가되지 않는 경우에, 장벽층 22와 장벽층 26은 캐리어들에 대한 장벽들로서 작용한다. 바이어스 전압이 인가되는 경우에는 장벽층 22와 26에서의 전위가 경사를 이루기 때문에, 캐리어들이 터널링에 의하여 거기를 통하여 통과할 수 있다.
InAs/GaSb/…/GaSb/InAs 초격자 구조를 갖는 베이스층에 주입되는 캐리어들이 미니밴드들을 통하여 통과된다.
제17도는 사이-할라즈(G.A.Sai-Hal asz), 에사끼(L.Esaki) 및 해리슨(W.A.Harrison)(참조:″Phys.Rev.B 18 P.2812,1928″)등에 의하여 계산된 미니밴드 에너지를 설명하기 위한 도면으로, 제16도에 사용된 것과 같은 동일심볼은 동일부분을 나타내거나 동일의미를 갖는다.
도면에서, 수평축은 초격자의 주기를 나타내고, 수직축은 에너지를 나타낸다. 미니밴드에서의 에너지는 초격자의 주기 d의 함수인 것은 명백하다.
제15도와 제16도에 도시된 본 실시예에서, 콜렉터 전류는 전자의 주입에너지가 초격자의 주기성 구조에 따라 발생되는 미니밴드와 일치하는 경우에 흐른다. 그러므로, 부성저항은 베이스-에미터 전압 VBE에 따라 얻어진다.
제18도는 제15도 내지 제17도에 의거하여 서술된 실시예의 부성저항을 나타내는 도면으로, 수평축은 베이스-에미터 전압 VBE를 나타내고, 수직축은 콜렉터 전류 IC를 나타낸다. 제16도와 제17도에 사용된 것과 같은 동일심볼은 동일부분은 나타내거나 동일의 미를 갖는다. 도면에서는 미니-전자대역 E1에 대한 피크가 나타나지 않는다. 이것은 전압이 0인 상태에서의 미니-전자 대역 E1이 에미터측의 페르미 준위 보다 낮기 때문이다. 베이스-에미터 전압 VBE가 음인 경우에는 피크가 나타날 것이다.
본 발명에 따른 실시예에서는 반금속의 베이스 영역을 갖는 3-단자 구조가 제공된다.
상술된 구조를 선택함으로써, 높은 스위칭속도, MBT에서 보다 작은 △εEB와 △εBC및 HET에서 보다 작은 베이스 저항 RB를 갖는 반도체 장치가 실현될 수 있다.

Claims (22)

  1. 제1반도체층과, 제2반도체층과, 상기 제1과 제2반도체층들 사이에 샌드위치된 제3반도체층과, 상기 제1반도체층과 오음성 접촉된 첫번째 전극과, 상기 제2반도체층과 오음성 접촉된 두번째 전극과, 적어도 상기 제3반도체층과 오음성 접촉된 세번째 전극들로 이루어지고, 바이어스 전압이 인가되지 않는 경우에, 상기 제1과 제2반도체층이 실제로 동일한 전도대와 가전자대를 갖고, 상기 제1과 제3반도체층 사이와 상기 제2와 제3반도체층 사이의 공유영역들에서, 상기 제3반도체층의 전도대 에지(edge)의 에너지 준위가 상기 제1 또는 제2반도체층의 가전자대 에지의 에너지 준위보다 낮고, 상기 제3반도체층이 상기 제1과 제3반도체층 사이와 상기 제2와 제3반도체층 사이의 공유영역들에 적어도 반금속층이 형성되도록 충분히 얇은 두께를 갖는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1과 제3반도체층 사이와 상기 제2와 제3반도체층 사이의 공유영역들이 헤테로접합인 반도체 장치.
  3. 제1항에 있어서, 상기 제1과 제2반도체층이 GaSb층이고, 상기 제3반도체층이 InAs층이고, 상기 InAs층의 두께가 100(1x10+6cm)-200Å(2x10-6cm)인 반도체 장치.
  4. 제1항에 있어서, 상기 세번째 전극이 상기 제1반도체층과 상기 제3반도체층 사이의 공유영역 부근의 일부분에서와 상기 제2반도체층과 상기 제3반도체층 사이의 공유 영역 부근의 일부분에서, 상기 제1과 제2반도체층에서 발생된 캐리어들에 대해서 상기 제1반도체층과 상기 제2반도체층에 각각 오음성 접촉되는 반도체 장치.
  5. GaSb/InAs/GaSb 구조에서의 외부층들이 GaSb층으로 되고, GaSb/InAs/GaSb구조에서의 InAs층이 100Å(10-6cm)-200Å(2x10-6cm)의 두께를 가짐에 따라 반금속의 특성을 갖는 상기 GaSb/InAs/GaSb구조를 포함하는 적어도 3개의 층들을 갖는 베이스층과, 상기 GaSb/InAs/GaSb구조의 한 측면상에 제공된 에미터층과, 상기 GaSb/InAs/GaSb구조의 다른 한측면상에 제공된 콜렉터층과, 베이스층의 상기 GaSb/InAs/GaSb구조에서의 적어도 InAs층과 오음성 접촉되도록 제공된 베이스 전극과, 상기 에미터층 위와 안에 오음성 접촉되도록 제공된 에미터 전극과, 상기 콜렉터층 위와 안에 오음성 접촉되도록 제공된 콜렉터 전극들로 이루어지고, 상기 에미터 전극과 상기 베이스 전극 사이에 전압을 인가함으로써, 에미터층으로부터 주입된 캐리어들이 핫 캐리어로서 상기 베이스층을 통하여 상기 콜렉터층에 통과해 들어가는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 베이스 전극이 상기 GaSb/InAs/GaSb 구조에서의 모든 층들과 오음성 접촉되는 반도체 장치.
  7. 제5항에 있어서, 상기 에미터층과 상기 콜렉터층이 GaSb층인 반도체 장치.
  8. 제5항에 있어서, 상기 GaSb/InAs/GaSb구조에서의 GaSb층과 InAs층 사이의 공유영역에서, InAs층의 전도대 에지가 GaSb층의 가전자대 에지보다 낮은 반도체 장치.
  9. 제5항에 있어서, 상기 GaSb/InAs/GaSb 구조의 전도형이 n-n-n인 반도체 장치.
  10. 제5항에 있어서, 상기 GaSb/InAs/GaSb 구조의 전도형이 P-P-P인 반도체 장치.
  11. 제5항에 있어서, 상기 베이스층이 초격자 구조를 형성하는 다수의 주기성 GaSb/InAs/GaSb 구조들을 갖는 반도체 장치.
  12. InAs/GaSb/InAs 구조에서의 외부층들이 InAs층들로 되고, 상기 InAs/GaSb/InAs 구조에서의 각 InAs층이 100Å(10-6cm)-200Å(2x10-6cm)의 두께를 가짐에 따라 반금속의 특성을 갖는 상기 InAs/GaSb/InAs 구조를 포함하는 적어도 3개의 층들을 갖는 베이스층과, 상기 InAs/GaSb/InAs 구조의 한 측면에 제공된 에미터층과, 상기 InAs/GaSb/InAs 구조의 다른 한 측면에 제공된 콜렉터층과, 바이어스 전압이 상기 베이스층과 상기 에미터층 사이에 인가되지 않는 경우에, 상기 에미터층으로부터 상기 베이스층에 캐리어들이 주입되는 것을 억제하기 위하여 상기 베이스층과 상기 에미터층 사이에 제공된 첫번째 장벽층과, 바이어스 전압이 상기 베이스층과 상기 콜렉터층 사이에 인가되는 경우에, 상기 콜렉터층으로부터 상기 베이스 층에 캐리어들이 주입되는 것을 억제하기 위하여 상기 베이스층과 상기 콜렉터층 사이에 제공된 두번째 장벽층과, 베이스층의 상기 InAs/GaSb/InAs 구조에서의 적어도 InAs층과 오음성 접촉되도록 제공된 베이스 전극과, 상기 에미터층 위와 안에 오음성 접촉되도록 제공된 에미터 전극과, 상기 콜렉터층과 오음성 접촉되도록 제공된 콜렉터 전극들로 이루어지는 반도체 장치.
  13. 제12항에 있어서, 상기 베이스 전극이 상기 InAs/GaSb/InAs 에서의 모든 층과 오음성 접촉되는 반도체 장치.
  14. 제12항에 있어서, 상기 에미터층과 상기 콜렉터층이 InAs 층들인 반도체 장치.
  15. 제12항에 있어서, 상기 InAs/GaSb/InAs 구조에서의 GaSb층과 InAs층 사이의 공유영역에서, InAs층의 전도대 에지가 GaSb층의 가전자대 에지보다 낮은 반도체 장치.
  16. 제12항에 있어서, 상기 InAs/GaSb/InAs 구조의 전도형이 n-n-n인 반도체 장치.
  17. 제12항에 있어서, 상기 InAs/GaSb/InAs 구조의 전도형이 P-P-P인 반도체 장치.
  18. 제12항에 있어서, 상기 베이스층이 초격자 구조를 형성하는 다수의 주기성 InAs/GaSb/InAs 구조들을 갖는 반도체 장치.
  19. 제12항에 있어서, 전압이 상기 에미터 전극과 상기 베이스 전극 사이에 인가되는 경우에, 캐리어들이 상기 에미터층으로부터 터널링에 의하여 상기 첫번째 장벽층을 통하여 상기 베이스층에 주입되고, 베이스층에서의 미니밴드들을 통하여 통과되는 반도체 장치.
  20. 제12항에 있어서, 상기 첫번째와 두번째 장벽층이 Al In As층인 반도체 장치.
  21. 첫번째 반도체 재료/두번째 반도체 재료/첫번째 반도체 재료 구조에서의 외부층들이 첫번째 반도체 재료층들이고, 상기 구조에서의 두번째 반도체 재료층이 상기 첫번째와 두번째 재료층들 사이의 공유영역들에 적어도 반금속이 형성되도록 충분히 얇은 두께를 갖고, 상기 첫번째와 두번째 반도체 재료층들 사이의 공유영역에서, 상기 두번째 반도체 재료층의 전도대 에지의 에너지 준위가 상기 첫번째 반도체 재료층 각각의 가전자대 에지의 에너지 레벨보다 낮은 것을 특징으로 하는 첫번째 반도체 재료/두번째 반도체 재료/첫번째 반도체 재료 구조를 포함하는 적어도 3개의 층들을 갖는 베이스층과, 상기 구조의 한 측면상에 제공된 에미터층과, 상기 구조의 다른 측면상에 제공된 콜렉터층과, 상기 구조에서의 첫번째 반도체 재료층과 적어도 오음성 접촉되도록 제공된 베이스전극과, 상기 에미터층 위와 안에 오음성 접촉되도록 제공된 에미터 전극과, 상기 에미터층 위와 안에 오음성 접촉되도록 제공된 콜렉터 전극들로 이루어지고, 상기 에미터 전극과 상기 베이스 전극 사이에 전압을 인가함으로써, 상기 에미터층으로부터 주입된 캐리어들이 핫 캐리어들로서 상기 베이스층을 통하여 상기 콜렉터층에 통과해 들어가는 것을 특징으로 하는 반도체 장치.
  22. 두번째 반도체 재료/첫번째 반도체 재료/두번째 반도체 재료 구조에서의 외부층들이 두번째 반도체 재료층들이고, 상기 구조에서의 첫번째 반도체 재료층이 상기 첫번째와 두번째 재료층들 사이의 공유영역에 적어도 반금속이 형성되도록 충분히 얇은 두께를 갖고, 상기 첫번째와 두번째 반도체 재료층들 사이의 공유영역에서 상기 첫번째 반도체 재료층의 전도대 에지의 에너지 준위가 상기 두번째 반도체 재료층 각각의 가전자대 에지의 에너지 준위보다 낮은 것을 특징으로 하는 두번째 반도체 재료/첫번째 반도체 재료/두번째 반도체 재료 구조를 포함하는 적어도 3개의 층들을 갖는 베이스층과, 상기 구조의 한 측면상에 제공된 에미터층과, 상기 구조의 다른 측면상에 제공된 콜렉터층과, 바이어스 전압이 상기 베이스층과 상기 에미터층 사이에 인가되지 않는 경우에, 상기 에미터층으로부터 상기 베이스층으로 캐리어들이 주입되는 것을 억제하기 위하여 상기 베이스층과 상기 에미터층 사이에 제공된 첫번째 장벽층과, 바이어스 전압이 상기 베이스층과 상기 콜렉터층 사이에 인가되지 않는 경우에, 상기 콜렉터층으로부터 상기 베이스층으로 캐리어들이 주입되는 것을 억제하기 위하여 상기 베이스층과 상기 콜렉터층 사이에 제공된 두번째 장벽층과, 상기 구조에서 상기 두번째 반도체 재료층과 적어도 오음성 접촉되도록 제공된 베이스 전극과, 상기 에미터층 위와 안에 오음성 접촉되도록 제공된 에미터전극, 상기 콜렉터층 위와 안에 오음성 접촉되도록 제공된 콜렉터 전극들로 이루어지는 반도체 장치.
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