JPS63186479A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は超高速トランジスタ、特に基板と、該基板上に
形成された第１導電型の半導体層と、該半導体層上に形
成されたオーミック性のソース電極およびトレーン電極
と、ショットキーゲート電極とを有する電界効果トラン
ジスタに関するものである。

［従来の技術］ この種従来の電界効果トランジスタの一例として、ＩＩ
Ｉ　−Ｖ族化合物半導体、たとえばＧａＡｓを用いたＭ
ＥＳＦＥＴの構造の一例を第４図に示す。

第４図において、１１は半絶縁性のＧａＡｓ基板、１２
はこの基板１１上に形成された第１導電型（たとえばｎ
型）の半導体、たとえばＧａＡｓ能動層である。

このＧａＡｓ能動層１２中には、基板１１とは反対側の
表面から不純物を熱処理により拡散させて、ＧａＡｓ能
動層１２をはさんで対向するオーミック冗極層１３およ
び１４を形成する。１５および１６は、それぞれ、オー
ミック電極層１３および１４上に配置されたＴｉＡｕな
どによるオーミック性のソースおよびドレーン電極であ
る。１７はＧａ八へ能動層１２上に配置したショットキ
ーゲート電極である。１８は空乏層を示し、第４図では
この電界効果トランジスタがオフ状態のときの空乏層１
８の広がりを破線で示している。空乏層１８が能動層１
２を横切り電子のチャネルを閉じているので、オーミッ
ク電極層１３および１４間は導通しない。Ｒｃはオーミ
ック抵抗を示し、ＲＥはソース・ゲート間抵抗を示して
いる。

第５図は以上の構成の電界効果トランジスタがオン状態
のときの空乏層１８の広がりを破線で示している。能動
層１２においては、電子のチャネルがオーミック電極層
１３と１４との間に形成され、これら層１３と１４とが
導通する。

［発明が解決しようとする問題点］ このような電界効果トランジスタにおいて、素子特性を
制限している重要な要因として次の２つがある。

第１の要因は空乏層１８のうち、ＧａＡｓの表面空乏層
（ポテンシャル〜０．６ｅＶ）の厚さＷとゲート電極１
７の空乏層（ポテンシャル〜０．８ｅＶ）の厚さＷ′　
とがほぼ等しく、この結果、ゲート・ソース間の電子の
チャネルが狭くなってゲート・ソース間の抵抗Ｒεが増
大することである。この要因は、トランジスタの相互コ
ンダクタンスを劣化させ、特に、ＧａＡｓ集積回路で駆
動源となるノーマリ−オフ型の電界効果トランジスタで
問題となっている。

このような問題を解決するために、第６図に示すような
自己整合型のＧａＡｓ電界効果トランジスタ、あるいは
第７図に示すような深いリセス構造をもつＧａＡｓ電界
効果トランジスタが提案されている。

第６図において、１９および２０は、それぞれ、オーミ
ック電極層１３および１４に隣接して配置された高濃度
のＧａＡＳ層であり、ゲート電極１７はオーミック性の
ソースおよびドレーン電極に対して自己整合的に形成さ
れている。この電界効果トランジスタでは、このように
ゲート電極を自己整合的に形成することによって、ソー
ス・ゲート間圧ｍ　Ｌ　ｓ　ａを極力短くして、ソース
・ゲート間抵抗ＲＥを小ざくすることを意図している。

しかし、この構造では、ソース・ゲート間距離を小さく
するのと共に、ゲート・ドレーン間距離も短くなってし
まうのて、（１）　　ドレーン耐圧の低下、（２）ゲー
ト・ドレーン間の寄生容量の増大、（３）短チヤネル効
果（すなわち、チャネル長を小さくするとしきい値電圧
が低下する効果）などの問題点が新たに発生し、これに
起因した電界効果トランジスタの特性が低下する。

第７図に示す電界効果トランジスタでは、ＧａＡｓ能動
層１２の上部にリセス２１を形成する。この電界効果ト
ランジスタでは、ソース・ドレーン近傍での能動層１２
の幅が広いので、基本的にはソース・ゲート間抵抗Ｒ０
を改善でき、しかもドレーン・ゲート間圧！ｆ！ｔＬｏ
６は短くならないので、上述の問題は生じない。しかし
、リセス２１の深さ、すなわちリセス量２２は約０．５
　μｍと深く、しかもリセス量２２のばらつきは深さに
比例して大きくなるので、しきい値電圧の素子毎のばら
つきが大きい。その結果、この電界効果トランジスタで
大規模の集積回路を構成することは困難である。

第２の要因は、熱処理によってソースおよびドレーン電
極１５および１６とＧａＡｓにＧｅなどの不純物をドー
プしてなるオーミック電極層１３および１４とを合金化
してオーミックコンタクトを形成する必要があるが、こ
の場合、合金化のプロセスがあるために、第４図〜第７
図に示すように、ソースおよびドレーン電極１５および
１６の表面が平坦にならないことである。このことが、
微細化した集積回路を指向する技術において障害となっ
ていた。

この問題点を解決するために、第８図に示すようなＧｅ
／ＧａＡｓ電界効果トランジスタが提案されている。第
８図において、２３はＧｅソース電極、２４はＧｅドレ
ーン電極である。この電界効果トランジスタでは、熱処
理によってオーミックコンタクトを形成する必要はない
。しかし、Ｇｅ／ＧａＡｓへテロ接合エピタキシャル成
長とＧｅの選択エツチングの技術を必要とし、電界効果
トランジスタ製造工程が複雑である。

シュベルト（Ｓｃｈｕｂｅｒｔ）等により、八ｐｐ１．
　Ｐｈｙｓ。

Ｌｅｔｔ、、　４９．　ｐ　７４６．１９８６において
）是案された、シートドーピングを用いたオーミックコ
ンタクト形成法は、熱処理を必要とせず、この要因に対
する解決策を与えるが、電界効果トランジスタのチャネ
ルに適用して電界効果トランジスタの高性能化を実現す
ることについては何の開示も示唆もなされていない。

そこで、本発明の目的は、上記問題点を解決し、容易に
製造でき、かつ集積化に好適な高性能の電界効果トラン
ジスタを提供することにある。

［問題点を解決するための手段］ このような目的を達成するために、本発明では、ＧａＡ
ｓ能動層に原子層ドーピングを設ける。すなわち、本発
明は、基板と、基板上に配置された第１導電型の半導体
層と、半導体層の、基板とは反対側の表面から、電子の
トンネリングが可能な深さに、表面とほぼ平行にして、
第１導電型の不純物原子を面状にドープして形成したド
ーピング領域と、ドーピング領域の表面上に互いに対向
して配置したオーミック性のソースおよびドレーン電極
と、ソースおよびドレーン電極の間において、ドーピン
グ領域およびドーピング領域下に隣接する半導体層の表
面部分の一部分を除去して形成したくぼみと、くぼみ内
において、半導体層の表面上に配置したショットキーゲ
ート電極とを具えたことを特徴とする。

［イ乍　用］ 本発明では、ＧａＡｓ能動層に原子層ドーピングを設け
ることによって、従来の電界効果トランジスタでは果た
せなかった、（１）ゲート・ソース間の抵抗を低減でき
るので電界効果トランジスタの性能が向上し、それと同
時に、（２）熱処理を伴わない平坦なオーミック電極の
形成を実現することかできるので、高密度の集積化が容
易になる。

［実施例］ 以下に、図面を参照して、本発明の実施例を詳細かつ具
体的に説明する。

第１図は本発明の一実施例を示し、ここで第４図〜第８
図と対応するところには同一符号を付して詳細説明を省
略する。

図中、５３はＧａ八へ能動層１２の基板１１とは反対側
の表面から第１導電型（たとえばｎ型）の不純物原子、
たとえばｎ型の５１を面状に（たとえばＩＩＩ族副格子
面のＩＩＩ族原子をＩＶ族原子と置換するようにして）
、換言すると原子層の厚さの単位で、上記表面とほぼ平
行にドープして形成した原子層ドーピング領域を示す。

このドーピング領域５３の表面には、互いに部間して２
つの金属膜を付若させて、それぞれ、オーミック性のソ
ース電極５１およびドレーン電極５２とする。これら電
ｉ５１と５２との間において、ドーピング領域５３を含
めて能動層１２の一部分を、すなわちドーピング領域５
３およびこの領域５３の下に隣接する能動層１２のうち
の表面部分の一部分を除去してくぼみ５４を形成し、そ
のくぼみ５４に金属膜を付着させてショットキーゲート
電極１７とする。

原子層ドーピング領域５３の表面からの位置と濃度は、
ゲート・ソース間の抵抗の低減と熱処理を伴わないオー
ミック電極の形成を実現する上で重要なパラメータであ
る。原子層ドーピング５３の表面からの位置と２０度は
エピタキシャル膜の品質を損なわない程度に浅くかつ高
濃度であるのが望ましく、しかもまた電子のトンネル機
構が可能な厚さでなければならない。このため表面から
の深さは１〜２０ｎｍ、面密度は１　ｘ　１０′２〜５
　ｘ　１０′３／ｃｍ２が可能であるが、１　ｘ　１ｇ
１３／　Ｃｍ２程度の原子層ドーピングの場合、本発明
の電界効果トランジスタを実現するためには、ドーピン
グ領域５３の表面からの深さは５０〜１００人が好適と
見積られる。

ゲート電極１７の下方については、第１図に示すように
、ショットキー接合形成のために、エツチングにより、
原子層ドーピング領域５３を除去するが、それにより形
成するくぼみ５４のエツチング量としては、第７図のリ
セス２１のような深さは要求されず、原子層ドーピング
領域５３を除去するのに必要でかつ最小限の量でよく、
ここでは１１００ｎ以下とした。従って、この場合には
、電界効果トランジスタのしきい値電圧のばらつきはほ
とんどない。ノーマリ−オフの電界効果トランジスタの
場合では、能動層１２の厚さおよびドーピング量は、標
準的には、それぞれ、約０．１μｍおよびＩ×１０”７
ｃｍ３である。

ここで、本実施例におけるゲート・ソース間の抵抗の低
減について述べる。第１図および第４図における断面Ａ
のポテンシャルの空間変化を第２図に示す。ここで、横
軸は表面からの深さである。実線６２が本発明による原
子層ドーピングの場合、破線６３が従来例、すなわち第
４図の場合の、それぞれ、伝導帯の空間変化である。６
４は電子を示す。本発明による原子層ドーピングの場合
には電気力線が原子層ドーピング領域５３に終端し、空
乏層重８が原子層ドーピング領域５３の下には広がらな
いため、電子のチャネルは広く、ゲート・ソース抵抗Ｒ
６の増加は生じないことがわかる。

次に、本実施例における熱処理を伴わないオーミックの
形成について述べる。第１図および第４図の断面Ｂ、Ｃ
におけるポテンシャルの空間変化を第３図に示す。破線
７２は第１図および第４図の双方における金属／ＧａＡ
Ｓ接合の場合の伝導帯のポテンシャルである。この接合
は、伝導帯に対応してショットキー接合の電流／電圧特
性を示し、重恩効果トランジスタのゲートとして作用す
る。他方、実線７１は本発明による原子層ドーピングの
場合、すなわち第１図の断面Ｃ伝導帯のポテンシャルを
示し、空乏層幅Ｗが狭く、金属中の電子は、電圧を印加
するとトンネル機構でＧａＡｓ中に注入され、このため
電流／電圧特性は接合のみでオーミックとなる。従って
、本発明による原子層ドーピング電界効果トランジスタ
ではオーミックコンタクトを形成するのに熱処理を必要
としない。

［発明の効果］ 以上説明したように、本発明では、原子層ドーピングを
ＧａＡｓ能勅層に設けることにより、（１）ソース・ゲ
ート間抵抗を低減でき、その結果、電界効果トランジス
タ性能が向上する。（２）熱処理を伴わずに平坦なオー
ミックを形成できるので、高密度の集積化が容易である
。

なお、上述の実施例では、第１導電型をｎ型としたが、
これに代えて能動層１２の導電型をｐ型とし、領域５３
を形成するためにドープする不純物の導電型をｐ型とし
てもよい。基板力筒ＩＴ　−Ｖ族化合物のときは、不純
物としては、ＩＶ族原子を用い、基板がＩＶ族半導体の
ときは、不純物としては、Ｖ族原子を用いることができ
る。基板としては、たとえば、Ｓ、、　Ｇｅ、　ＧａＡ
ｓ、　ＩｎＰ、　ＩｎＡｓ、　ＩｎＳｂなどがある。

また、本発明は、ＧａＡｓ電界効果トランジスタなどの
ＩＩＩ　−Ｖ族化舎、物半導体電界効果トランジスタに
限られるものではなく、たとえば能動層１２をＩＩＩ−
Ｖ族化合物半導体以外のＳ、などで形成し、基板１１を
サファイアで形成することもできる。

その他、本発明は、その主旨を逸脱しない範囲内で種々
の変更を加え得ることは勿論である。

【図面の簡単な説明】

第１図は本発明の一実施例を模式断面図、第２図は第１
図の断面Ａのポテンシャルの空間変化の説明図、 第３図は第１図の断面ＢとＣのポテンシャルの空間変化
の説明図、 第４図および第５図は従来のＧａＡｓ電界効果トランジ
スタの一例を示す模式断面図、 第６図は従来の自己整合型のＧａＡｓ電界効果トランジ
スタの一例を示す模式断面図、 第７図は従来の深いリセス構造を持つＧａＡｓ電界効果
トランジスタの一例を示す模式断面図、第８図は従来の
Ｇｅ／ＧａＡｓ電界効果トランジスタの一例を示す模式
断面図である。 １１・・・半絶縁性ＧａＡｓ基板、 １２・・・Ｇａ八へ能動層、 １３、１４・・・オーミック電極層、 １５・・・オーミック性ソース電極、 １６・・・オーミック性ドレーンＺｈ、１７・・・ゲー
ト電極、 １８・・・空乏層、 Ｒｃ・・・オーミック抵抗、 Ｒｏ・・・ソース・ゲート間抵抗、 １９、２０・・・高濃度のＧａＡｓ層、Ｌｓａ・・・ソ
ース・ゲート間距離、 ＬＤＧ・・・ゲート・ドレーン間距離、２１・・・リセ
ス、 ２２・・・リセス量、 ２３・・・Ｇｅソース電極、 ２４・・・Ｇｅドレーン電極、 ５１・・・熱処理を伴わないオーミック性ソース電極、 ５２・・・熱処理を伴わないオーミック性ドレーン電極
、 ５３・・・原子層ドーピング領域、 ５４・・・くぼみ、 ６１・・・フェルミレベル、 ６２・−・本発明による原子層ドーピングの場合の伝導
帯（第１図の断面Ａ） ６３・・・第４図の従来例の場合の伝導帯（第４図の断
面Ａ） ６４・・・電子、 ７１・・・第１図の断面Ｂ（本発明による原子層ドーピ
ングの場合）の伝導帯、 ７２・・・第１図、第４図の断面Ｃ（ショットキー接合
の場合）の伝導帯。

Claims (1)

1. 【特許請求の範囲】 １）基板と、 該基板上に配置された第１導電型の半導体層と、 該半導体層の、前記基板とは反対側の表面から、電子の
   トンネリングが可能な深さに、前記表面とほぼ平行にし
   て、第１導電型の不純物原子を面状にドープして形成し
   たドーピング領域と、 該ドーピング領域の表面上に互いに対向して配置したオ
   ーミック性のソースおよびドレーン電極と、 該ソースおよびドレーン電極の間において、前記ドーピ
   ング領域および該ドーピング領域下に隣接する前記半導
   体層の表面部分の一部分を除去して形成したくぼみと、 該くぼみ内において、前記半導体層の表面上に配置した
   ショットキーゲート電極と を具えたことを特徴とする電界効果トランジスタ。 ２）前記基板をIII−Ｖ族化合物半導体の半絶縁性結晶
   基板で構成し、前記半導体層をIII−Ｖ族化合物半導体
   で構成したことを特徴とする特許請求の範囲第１項記載
   の電界効果トランジスタ。 ３）前記不純物原子をIV族原子またはＶ族原子としたこ
   とを特徴とする特許請求の範囲第１項または第２項に記
   載の電界効果トランジス タ。 ４）前記半導体層におけるIII族副格子面のIII族原子を
   IV族原子と置換することによって、前記不純物原子をド
   ーピングすることを特徴とする特許請求の範囲第２項ま
   たは第３項に記載の電界効果トランジスタ。 ５）前記ドーピング領域における前記不純物原子の面密
   度を１×１０＾１＾２〜５×１０＾１＾３／ｃｍ＾２と
   なしたことを特徴とする特許請求の範囲第４項に記載の
   電界効果トランジスタ。 ６）前記ドーピング領域の深さを１〜２０ｎｍとなした
   ことを特徴とする特許請求の範囲第４項または第５項に
   記載の電界効果トランジスタ。 ７）前記くぼみの深さを前記ドーピング領域の表面から
   １００ｎｍ以下としたことを特徴とする特許請求の範囲
   第１項ないし第７項のいずれかの項に記載の電界効果ト
   ランジスタ。