JP6352243B2 - 論理演算素子 - Google Patents

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Description

本発明は、三以上のゲートを備えた論理演算素子に関する。
本発明者らは、単電子トランジスタの製造技術の確立のために、単電子デバイスにおけるクーロン島として金ナノ粒子に注目し、ＳＴＭ（Scanning Tunneling Microscope）を用いて１．８ｎｍの粒径の金ナノ粒子が常温でクーロン島として機能していることを明らかにしてきた。また、固体基板上へ電子デバイスの構築に向けて、無電解メッキを用いて５ｎｍのギャップ長を有するナノギャップ電極を一度に高歩留まりで作製する技術を確立してきた。さらに、ナノギャップ電極間に金ナノ粒子を化学吸着法により導入した単電子トランジスタの動作について報告してきた（非特許文献１乃至６）。
S. Kano, Y. Azuma, M. Kanehara, T. Teranishi, Y. Majima, Appl. Phys. Express, 3, 105003 (2010) Y. Yasutake, K. Kono, M. Kanehara, T. Teranishi, M. R. Buitelaar, C. G. Smith, Y. Majima, Appl. Phys. Lett., 91, 203107 (2007) Victor M. Serdio V., Yasuo Azuma, Shuhei Takeshita, Taro Muraki, Toshiharu Teranishi and Yutaka Majima, Nanoscale, 4, 7161 (2012) N. Okabayashi, K. Maeda, T. Muraki, D. Tanaka, M. Sakamoto, T. Teranishi, Y. Majima, Appl. Phys. Lett., 100, 033101 (2012) Kosuke Maeda, Norio Okabayashi, Shinya Kano, Shuhei Takeshita, Daisuke Tanaka, Masanori Sakamoto, Toshiharu Teranishi, and Yutaka Majima, ACS Nano, 6, 2798 (2012) 猪川洋、藤原聡、高橋庸夫、信学技報、ＥＤ２００１−２４１、ＳＤＭ２００１−２５０、１５−２０頁
しかしながら、このような単電子トランジスタを用いた３入力以上の論理演算素子については未だ実現されていない。
そこで、本発明の目的は、上記課題に鑑み、３入力以上の論理演算を一つのユニークなデバイスで実現することができる論理演算素子を提供することにある。
上記目的を達成するために、本発明は次の構成を採用する。
［１］ボトムゲート電極となる領域の部分の厚みが高く、導電性を有する基板と、
前記基板上に設けられ前記基板を平坦化する絶縁層と、
ナノギャップを有するように前記絶縁層上に設けられた一方の電極及び他方の電極と、
前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
前記ボトムゲート電極を含む、前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
を備え、
前記金属ナノ粒子と前記一方の電極との間、前記金属ナノ粒子と前記他方の電極との間には単分子膜が存在し、
前記複数のゲート電極のうち三つ以上のゲート電極に「０」、「１」の何れかに相当する電圧が印加され、前記三つ以上のゲート電極への各入力に従って前記金属ナノ粒子の電荷が変化して論理演算が行われ、前記一方の電極と前記他方の電極との間に流れる電流が「０」、「１」の何れかに相当する値に制御される、論理演算素子。
［２］前記複数のゲート電極がサイドゲート電極とトップゲート電極を含み、
前記トップゲート電極の配設方向が、前記一方の電極と前記他方の電極との配設方向、前記サイドゲート電極の配設方向の何れの方向とも異なる、前記［１］に記載の論理演算素子。
［３］ナノギャップを有するように設けられた一方の電極及び他方の電極と、
前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
サイドゲート電極とトップゲート電極を含む、前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
を備え、
前記トップゲート電極の配設方向が、前記一方の電極と前記他方の電極との配設方向、
前記サイドゲート電極の配設方向の何れの方向とも異なり、
前記金属ナノ粒子と前記一方の電極との間、前記金属ナノ粒子と前記他方の電極との間には単分子膜が存在し、
前記複数のゲート電極のうち三つ以上のゲート電極に「０」、「１」の何れかに相当する電圧が印加され、前記三つ以上のゲート電極への各入力に従って前記金属ナノ粒子の電荷が変化して論理演算が行われ、前記一方の電極と前記他方の電極との間に流れる電流が「０」、「１」の何れかに相当する値に制御される、論理演算素子。
［４］ナノギャップを有するように設けられた一方の電極及び他方の電極と、
前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
を備え、
前記金属ナノ粒子と前記一方の電極との間、前記金属ナノ粒子と前記他方の電極との間には単分子膜が存在し、
前記複数のゲート電極のうち三つ以上のゲート電極に印加される電圧のＨｉｇｈとＬｏｗの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と隣のピーク電流を与えるゲート電圧の電圧差ΔＶを三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定されていることにより、前記複数のゲート電極のうち三つ以上のゲート電極に「０」、「１」の何れかに相当する電圧が印加され、前記三つ以上のゲート電極への各入力に従って前記金属ナノ粒子の電荷が変化して論理演算が行われ、前記一方の電極と前記他方の電極との間に流れる電流が「０」、「１」の何れかに相当する値に制御される、論理演算素子。
［５］前記一方の電極、前記他方の電極及び前記サイドゲート電極が第１絶縁層である前記絶縁層上に設けられ、
第２絶縁層が前記第１絶縁層上において、前記一方の電極、前記他方の電極、前記サイドゲート電極、前記単分子膜及び前記金属ナノ粒子を埋設するように設けられ、
前記トップゲート電極が、前記第２絶縁層上で前記金属ナノ粒子の上に設けられている、前記［２］に記載の論理演算素子。
［６］ 基板上に第１絶縁層が設けられ、
前記一方の電極、前記他方の電極及び前記サイドゲート電極が前記第１絶縁層上に設けられ、
第２絶縁層が前記第１絶縁層上において、前記一方の電極、前記他方の電極、前記サイドゲート電極、前記単分子膜及び前記金属ナノ粒子を埋設するように設けられ、
前記トップゲート電極が、前記第２絶縁層上で前記金属ナノ粒子の上に設けられている、前記［３］に記載の論理演算素子。
［７］前記ボトムゲート電極が存在する面と、前記サイドゲート電極が存在する面と、前記トップゲート電極が存在する面とが、上下方向に分離されており、
前記金属ナノ粒子及び前記単分子膜が前記ボトムゲート電極上で前記トップゲート電極下であって絶縁層に埋設するように設けられている、前記［２］に記載の論理演算素子。
［８］前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に前記金属ナノ粒子を介して流れる電流の出力との関係が、ＸＯＲ又はＸＮＯＲとなる、前記［１］、［３］又は［４］に記載の論理演算素子。
［９］前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に流れる電流の出力が、下記の全ての関係を有する、前記［１］、［３］又は［４］に記載の論理演算素子。
第１の関係:三つのゲート電極に何れも、「０」に相当する電圧、「１」に相当する電圧の何れかが印加されたとき、「１」に相当する電流が出力される関係。
第２の関係:三つのゲート電極に何れも、「０」に相当する電圧、「１」に相当する電圧の何れかが印加されたとき、「０」に相当する電流が出力される関係。
第３の関係:三つのゲート電極のうち、二つ又は三つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第４の関係:三つのゲート電極のうち、二つ又は三つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第５の関係:三つのゲート電極のうち、二つ若しくは三つのゲート電極に「１」に相当する電圧が印加されたとき、又は何れのゲート電極にも「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第６の関係:三つのゲート電極のうち、一つ若しくは三つのゲート電極に「１」に相当する電圧が印加されたとき、又は何れのゲート電極にも「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第７の関係:三つのゲート電極のうち、一つ又は二つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
［９］前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に流れる電流の出力が、下記の全ての関係を有する、前記［１］、［３］又は［４］に記載の論理演算素子。
第１の関係:四つのゲート電極のうち、奇数個のゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第２の関係:四つのゲート電極のうち、偶数個のゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第３の関係:四つのゲート電極のうち、一つ又は二つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第４の関係:四つのゲート電極のうち、一つ又は四つのゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第５の関係:四つのゲート電極のうち三つ又は四つのゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第６の関係:四つのゲート電極のうち、二つ又は三つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第７の関係:四つのゲート電極のうち、一つ、二つ又は四つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第８の関係:四つのゲート電極のうち、一つ、三つ又は四つのゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
第９の関係:四つのゲート電極のうち、二つ又は三つのゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
本発明によれば、一方の電極と他方の電極とがナノギャップを有するように設けられ、その間に金属ナノ粒子が絶縁して配置され、複数のゲート電極が金属ナノ粒子の電荷を変化させる位置に設けられるため、複数のゲート電極のうち３つ以上のゲート電極に印加される電圧に従って一方の電極と他方の電極との間に流れる電流を制御することができる。特に、三つ以上のゲート電極が、二つのサイドゲートと一つのトップゲートとで構成されている場合、または、一つのサイドゲートと一つのトップゲートと一つのボトムゲートとで構成されている場合には、ゲート電極に印加される電圧に応じて、クーロン島としての金属ナノ粒子の電荷を変化させることができ、ＸＯＲやＸＮＯＲなどの各種の論理演算を、一つの素子で行うことができる。
本発明の実施形態に係る論理演算素子の構成を示しており、（Ａ）は断面図、（Ｂ）は平面図である。 図１とは異なる論理演算素子の断面図である。 ナノギャップ長を有する電極に対し、例えばジチオール分子を用いた化学結合による単電子島を設置する工程を模式的に示す図である。 ３入力における真理値表を示し、各論理動作をさせるためのゲート電圧の設定の仕方についても併せて示した図である。 或るドレイン電圧において各ゲート電圧に応じて流れるドレイン電流の波形を模式的に示す図である。 ドレイン電圧Ｖｄと各ゲート電圧Ｖｇ１，Ｖｇ２，Ｖｔｏｐ−ｇａｔｅを各値に設定したときの微分コンダクタンスを模式的に示す図である。 本発明の実施形態に係る論理演算素子の構成を示しており、（Ａ）は断面図、（Ｂ）は平面図である。 ４入力における真理値表を示し、各論理動作をさせるためのゲート電圧の設定の仕方についても併せて示した図である。 実施例１で作製した論理演算素子のＳＥＭ像を示す図である。 実施例１で作製したサンプルにおいて、ドレイン電圧に対するドレイン電流を示す図である。 トップゲート電圧及びドレイン電圧をそれぞれ掃引した際の微分コンダクタンスのマッピング（スタビリティダイアグラム）を示す図である。 ドレイン電圧に対するドレイン電流依存性を示す図である。 （Ａ）は第１のサイドゲート電圧に対するドレイン電流依存性、（Ｂ）は第２のサイドゲート電圧に対するドレイン電流依存性、（Ｃ）はトップゲート電圧に対するドレイン電流依存性、（Ｄ）は第１のサイドゲート電圧とドレイン電圧を変化させた際の微分コンダクタンス特性、（Ｅ）は第２のサイドゲート電圧とドレイン電圧を変化させた際の微分コンダクタンス特性、（Ｆ）はトップゲート電圧とドレイン電圧を変化させた際の微分コンダクタンス特性、を示す図である。 任意の二つのゲートに印加する電圧に対する微分コンダクタンス依存性を示す図であり、（Ａ）は第１のサイドゲート電圧及び第２のサイドゲート電圧に対する微分コンダクタンス依存性、（Ｂ）は第２のゲート電圧及びトップゲート電圧に対する微分コンダクタンス依存性、（Ｃ）は第１のサイドゲート電圧及びトップゲート電圧に対する微分コンダクタンス依存性、を表す。 実施例１で作製した論理演算素子の特性を示す図である。 ドレイン電圧に対するドレイン電流依存性を示す図である。 （Ａ）、（Ｂ）、（Ｃ）は、それぞれゲート電圧Ｖｇ１, Ｖｇ２, Ｖｔｏｐ−ｇａｔｅに対するクーロンオシレーション特性を、（Ｄ）、（Ｅ），（Ｆ）はそれぞれのゲート電圧に対するクーロンダイヤモンド特性を示す図である。 （Ａ）、（Ｂ）、（Ｃ）は、それぞれゲート電圧Ｖｇ１, Ｖｇ２, Ｖｔｏｐ−ｇａｔｅに対するクーロンオシレーション特性を繰り返し測定した結果を示す図である。 実施例２で作製した論理演算素子の特性を示す図である。 （Ａ）は周波数１Ｈｚでの論理演算素子の動作結果を示す図、（Ｂ）は周波数１０Ｈｚでの論理演算素子の動作結果を示す図である。
１：基板
２：第１の絶縁層
３Ａ，３Ｂ，４Ａ，４Ｂ：金属層
５Ａ：ナノギャップ電極（一方の電極）
５Ｂ：ナノギャップ電極（他方の電極）
５Ｃ，５Ｄ：ゲート電極（サイドゲート電極）
６，６Ａ，６Ｂ：自己組織化単分子膜
７：金属ナノ粒子
７Ａ：アルカンチオールで保護された金属ナノ粒子
７１：絶縁膜
７２：絶縁膜付き金属ナノ粒子
８：第２の絶縁層
９：自己組織化単分子混合膜（ＳＡＭ混合膜）
９Ａ：アルカンチオール
１０：論理演算素子
１１，１１Ｂ：ゲート電極（トップゲート電極）
１１Ａ：ゲート電極（ボトムゲート電極）
以下、図面を参照しながら本発明の実施形態について説明するが、本発明は特許請求の範囲で記載した発明の範囲において適宜変更して実施することができる。
〔論理演算素子の構造〕
図１は、本発明の実施形態に係る論理演算素子の構成を示しており、（Ａ）は断面図、（Ｂ）は平面図である。本発明の実施形態に係る論理演算素子１０は、ナノギャップを有するように配置された一方の電極５Ａ及び他方の電極５Ｂと、一方の電極５Ａ及び他方の電極５Ｂとの間に絶縁して配置される金属ナノ粒子７と、金属ナノ粒子７の電荷を調整するための複数のゲート電極５Ｃ，５Ｄ，１１と、を備える。
図１に示す具体的な形態では、基板１と、基板１上に設けた第１の絶縁層２と、第１の絶縁層２上にナノギャップ長を有するように設けた一方の電極５Ａ及び他方の電極５Ｂと、一方の電極５Ａ及び他方の電極５Ｂに設けた自己組織化単分子膜６と、自己組織化単分子膜６に吸着して一方の電極５Ａと他方の電極５Ｂとの間に配置した金属ナノ粒子７と、一方の電極５Ａ及び他方の電極５Ｂの配設方向と交差する方向に配設されたサイドゲート電極５Ｃ，５Ｄと、第１の絶縁層２、一方の電極５Ａ、他方の電極５Ｂ、サードゲート電極５Ｃ，５Ｄ上で、自己組織化単分子膜６及び金属ナノ粒子７を埋設するように設けた第２の絶縁層８と、第２の絶縁層８上に配置され、金属ナノ粒子７の上方でその真上に配置されるトップゲート電極１１と、を備える。
ここで、ナノギャップ長とは数ｎｍ、例えば０．５ｎｍ〜１２ｎｍの寸法である。金属ナノ粒子７の周囲には、自己組織化単分子（ＳＡＭ：Self-Assembled Monolayer）と有機分子との反応により形成された、絶縁膜としての自己組織化単分子混合膜が吸着している。この第１の実施形態では、第１の絶縁層２上で、一方の電極５Ａ及び他方の電極５Ｂの配設方向と交差する方向、具体的には直交する方向にゲート電極（サイドゲート電極と呼んでもよい。）５Ｃ，５Ｄが設けられている。
基板１にはＳｉ基板など各種半導体基板が用いられ得る。第１の絶縁層２は、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3などにより形成される。一方の電極５Ａ及び他方の電極５Ｂは、Ａｕ、Ａｌ、Ａｇ、Ｃｕ、Ｎｉなどにより形成される。一方の電極５Ａ及び他方の電極５Ｂは、密着層と金属層とを順に積層することにより形成されてもよい。ここで、密着層はＴｉ、Ｃｒ、Ｎｉなどで形成され、金属層は密着層上にＡｕ、Ａｌ、Ａｇ、Ｃｕ、Ｎｉなどの別の又は同一の金属で形成される。
自己組織化単分子膜６は、各種のものが用いられ得る。自己組織化単分子膜６は、第１の電極５Ａ、第２の電極５Ｂを構成する金属原子に化学吸着する第１の官能基と、第１の官能基に結合する第２の官能基とから成る。第１の官能基は、チオール基、ジチオカルバメート基、キサンテート基の何れかの基である。第２の官能基は、アルカン、アルケン、アルカン又はアルケンの水素分子の一部又は全部をフッ素に置換したもの、アミノ基、ニトロ基、アミド基の何れかの基である。
金属ナノ粒子７は、数ｎｍの直径を有する粒子で、金、銀、銅、ニッケル、鉄、コバルト、ルテニウム、ロジウム、パラジウム、イリジウム、白金などが用いられる。金属ナノ粒子７は、自己組織化単分子膜６を構成する分子の直鎖部分と結合するアルカンチオールなどの分子が周囲に結合している。
第２の絶縁層６は、ＳｉＮ、ＳｉＯ、ＳｉＯＮ、Ｓｉ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＭｇＯなど、無機絶縁物により形成される。無機絶縁物は化学量論組成のものが好ましいが、化学量論組成に近いものであってもよい。
トップゲート電極１１は、第２の絶縁層８上において平面視で金属ナノ粒子７の真上にあたる位置に、一方の電極５Ａと他方の電極５Ｂとに跨ぐように設けられる。トップゲート電極１１は、図１（Ｂ）に示すように、第１の絶縁層２上の電極５Ａ，５Ｂの配設方向，サイドゲート電極５Ｃ，５Ｄの配設方向とは異なる方向に、配設されている。これは、トップゲート電極１１とそれ以外の電極５Ａ，５Ｂ，５Ｃ，５Ｄと容量を形成しないようにするためである。
ここで、金属ナノ粒子７の周りの自己組織化単分子膜６又は自己組織化混合膜と第２の絶縁層８とにより、金属ナノ粒子７が一方の電極５Ａと他方の電極５Ｂと絶縁されて配置されていればよい。
図２は図１とは異なる論理演算素子２０の断面図である。図２に示すように、例えば、金属ナノ粒子７の周りに無機又は有機の絶縁膜７１が設けられており、絶縁膜付きの金属ナノ粒子７２が、一方の電極５Ａと他方の電極５Ｂとの間に配置されて、絶縁膜付きの金属ナノ粒子が一方の電極５Ａと他方の電極５Ｂと絶縁されていてもよい。金属ナノ粒子７の外周全面に絶縁膜７１が設けられている必要はなく、一方の電極５Ａと金属ナノ粒子７とが、例えば０．３ｎｍ〜１０ｎｍの絶縁膜で絶縁され、金属ナノ粒子７と他方の電極５Ｂとが、例えば０．３ｎｍ〜１０ｎｍの絶縁膜で絶縁されていてもよい。または、金属ナノ粒子７が一方の電極５Ａと他方の電極５Ｂの間に配置され、絶縁膜７１と第２の絶縁層８とが区別されずに、絶縁層によって金属ナノ粒子７と一方の電極５Ａと他方の電極５Ｂとが絶縁されていてもよい。
金属ナノ粒子７の位置に関する最適性について説明する。論理演算素子１０，２０において、金属ナノ粒子７の位置は、２つのサイドゲート及びトップゲートと金属ナノ粒子との間のゲートキャパシタンスが同じ値となることが好ましい。これを実現するためには、金属ナノ粒子７と各ゲート電極５Ｃ，５Ｄ，１１間の距離、ナノギャップ電極５Ａ，５Ｂの形状、金属ナノ粒子７とナノギャップ長の関係、金属ナノ粒子７のナノギャップ電極５Ａ，５Ｂの間の位置などが重要である。ゲートキャパシタンスは、各電極から電束がどれだけ金属ナノ粒子に収束するかという点で決まる。そのため、ナノギャップ電極５Ａ，５Ｂは、金属ナノ粒子７が存在する部分だけギャップ長が狭く、サイドゲート電極５Ｃ，５Ｄへの開口部が広くなり、金属ナノ粒子７への開口が広くさらにはトップゲート電極１１に対して広くなっていることが好ましく、このような好ましい形態によって、金属ナノ粒子７がナノギャップ電極５Ａ，５Ｂに埋もれない。
〔論理演算素子の製造方法〕
次に、図１に示す論理演算素子１０の製造方法について詳細に説明する。
先ず、基板１上に第１の絶縁層２を形成する。次に、分子定規無電解メッキ法によりナノギャップ電極５Ａ，５Ｂと、サイドゲート電極５Ｃ，５Ｄを形成する。
例えば、第１の絶縁層２上にナノギャップよりも広いギャップを有するように金属層３Ａ，３Ｂを間隔をあけて対を成すように形成しておき、次に、無電解メッキ液に基板１を浸漬する。無電解メッキ液は、金属イオンを含む電解液に還元剤及び界面活性剤が混入されて作製される。この無電解メッキ液に基板１を浸すと、金属イオンが還元剤により還元され、金属が金属層３Ａ，３Ｂの表面に析出して金属層４Ａと金属層４Ｂとなり、金属層４Ａと金属層４Ｂとのギャップが狭くなり、無電解メッキ液に含まれる界面活性剤がその析出により形成される金属層４Ａ，４Ｂに化学吸着する。界面活性剤はギャップの長さ（単に「ギャップ長」と呼ぶ。）をナノメートルサイズに制御する。電解液中の金属イオンが還元剤により還元されて金属が析出するため、このような手法は無電解メッキ法に分類される。金属層３Ａ、３Ｂに金属層４Ａ、４Ｂがメッキにより形成され、電極５Ａ，５Ｂの対が得られる。このように、ナノギャップ電極５Ａ，５Ｂの表面に保護基である界面活性剤分子を分子定規として用いた無電解メッキ法（以下、「分子定規無電解メッキ法」と呼ぶ。）により、ギャップ長を界面活性剤の分子によって制御する。これにより、ナノギャップ電極５Ａ，５Ｂを精度よく形成することができる。ゲート電極５Ｃ，５Ｄについても同時に形成することができる。なお、ナノギャップ電極は、上述した手法により形成したものに限らず、例えば本発明者らが非特許文献３に開示したように、ヨウ素を用いた無電解メッキにより形成してもよい。
次に、ジチオール分子によるアルカンチオールで保護された金ナノ粒子７の配位子交換を用いて、ナノギャップ電極５Ａ，５Ｂ間に金属ナノ粒子７を化学結合させる。これにより、金属ナノ粒子７を、例えば自己組織化単分子膜６に固定する。
図３は、ナノギャップ長を有する電極５Ａ，５Ｂに対し、例えばジチオール分子を用いた化学結合による単電子島を設置する工程を模式的に示す図である。図３（Ａ）に示すように、電極５Ａ，５Ｂとしての金電極表面に、自己組織化単分子膜（Self-Assembled Monolayer：SAM）６Ａ，６Ｂを形成する。次に、図３（Ｂ）に示すように、アルカンジチオール９Ａを導入することでＳＡＭ欠損部にアルカンジチオールが配位するか又はアルカンチオールとアルカンジチオールが交換するかによって、ＳＡＭとアルカンチオールとからなるＳＡＭ混合膜９が形成される。次に、アルカンチオールで保護された金属ナノ粒子７Ａを導入する。すると、図３（Ｃ）に示すように、金属ナノ粒子７の保護基であるアルカンチオールと、アルカンチオールとアルカンジチオールの混合自己組織化単分子膜６Ａ，６Ｂ中のアルカンジチオールとの配位子交換により、金属ナノ粒子７が自己組織化単分子に化学吸着する。
このようにして、ナノギャップ長を有する電極５Ａ，５Ｂの間に、自己組織化単分子膜６Ａ，６Ｂを利用し、自己組織化単分子混合膜を介在して化学吸着によって金属ナノ粒子７を単電子島として導入する。
その後、触媒ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法又はパルスレーザー堆積（ＰＬＤ）法を用いて、金属ナノ粒子７を自己組織化単分子層６Ａ，６Ｂによって化学吸着したナノギャップ電極付き基板を冷却しながら、サンプルが所定の温度を超えて昇温しないようにして、その上に第２の絶縁層８を堆積させる。
なお、第２の絶縁層８としてＡｌ２Ｏ３又はＳｉ３Ｎ４を堆積させる際には、原子層エピタキシー法や熱ＣＶＤ法を用いてガスを熱分解してもよい。その場合は、サンプル台を十分冷却する必要がある。
その後、レジストを塗布し、電子ビームリソグラフィー技術又は光リソグラフィーによりゲート電極１１のパターンを描いて、現像後、一又は二種類の金属層を形成することにより、ゲート電極１１を形成する。その際、密着層を設けた方がよい。
ゲート電極１１の形成と同時に又は相前後して、ナノギャップ電極５Ａ，５Ｂを外部接続するために、外部への取出用電極を形成する。例えば、第２の絶縁層８の上にレジストを形成し、レジスト上にマスクを配置して露光することにより、レジストにマスクパターンを形成する。その後、第２の絶縁層８にビアホールを形成する。ビアホールにある自己組織化単分子については必要に応じてアッシングにより除去する。そして、このビアホールに金属を充填させて外部取出用電極を形成する。
上述では、電極材料としては金を用いているが、金に限らず別の金属であってもよい。例えば電極材料としてイニシャル電極の材料を銅としてもよい。その際、イニシャル電極は、電子ビームリソグラフィー法又は光リソグラフィー法を用いて銅電極を形成し、その後、銅電極表面を塩化銅とする。メッキ液としてアスコルビン酸を還元剤として用いた塩化金溶液を用い、銅電極表面を金で覆う。具体的には、塩化金(III)酸水溶液に界面活性剤臭化アルキルトリメチルアンモニウムＣｎＨ２ｎ＋１〔ＣＨ３〕３Ｎ＋・Ｂｒ−を混ぜ、還元剤Ｌ（＋）−アスコルビン酸を加え、ギャップ電極上に、自己触媒型無電解金メッキを行う。そして、分子定規メッキ法により表面が金のナノギャップ電極を作製する。
以上により、本発明の実施形態に係る論理演算素子１０を作製することができる。
ここで、従来、トップゲート電極１１を配置することが難しかったことについて説明する。この困難性は、第２の絶縁層８の形成が単電子素子の製造において実現できなかったことに依拠する。
Ｓｉ３Ｎ４のような無機絶縁膜を、触媒ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法又はＰＬＤ法を用いて形成する際、一般的に、プラズマ中にサンプルが晒されたり、運動エネルギーの高い粒子がサンプル表面をスパッタしたり、主に膜質を向上させるために基板の温度が高くなる場合がある。これらの基板に対するプラズマ、高エネルギー粒子、熱等により、単電子素子は容易に破壊されるため、無機絶縁膜を堆積することがこれまで困難であった。
すなわち、自己組織化単分子膜（ＳＡＭ：Self-Assembled Monolayer）のような有機物によって表面が覆われたナノ粒子や配位子分子に無機絶縁膜を堆積させると、堆積物のソース源がＳＡＭ及び配位子分子を壊し、ナノ粒子が壊れることによって素子を破壊してしまう。素子が破壊されなくても、ギャップ間に存在するナノ粒子が無機絶縁体の堆積中に移動してしまい、単電子素子として機能しなくなる。特に、金ナノギャップ電極として用いるナノスケールの金電極は熱に対して流動性が高いために、熱を加えることで、ナノギャップの構造変化が起こり、単電子素子が壊れてしまう。
本発明者らは、鋭意研究の結果、次のような観点に着目し、第２の絶縁層８の形成などを実現させた。
１）無電解メッキによりギャップ長を制御して電極対を形成することができ、そのようなナノギャップ電極は熱に対して安定であること。
２）無機絶縁物を堆積する際、金属ナノ粒子が配位分子により覆われ、ナノギャップ電極がＳＡＭで覆われていることから電極表面を破壊しないこと。
３）単電子島（「クーロン島」とも呼ばれる。）として働く金属ナノ粒子が、ナノギャップ間にアンカー分子、例えばジチオール分子によって化学的に固定したこと。
〔論理演算素子の動作〕
次に、本発明の実施形態に係る論理演算素子の動作原理について説明する。図４は、３入力における真理値表を示す図であり、各論理動作をさせるためのゲート電圧の設定の仕方を併せて示してある。本発明の実施形態に係る論理演算素子は、単電子トランジスタの構造を有している。単電子トランジスタはＦＥＴ（Field Effect Transistor）の一種であるにも拘わらず、ゲート電圧によって金属ナノ粒子７からなる単電子島への電荷が変調し、その結果、電流が流れる状態と流れない状態の２つの状態が周期的に現れるという、所謂クーロンオシレーション現象が観察される。図５は或るドレイン電圧において、各ゲート電圧に応じて流れるドレイン電流の波形を模式的に示し、図６は、ドレイン電圧Ｖｄと各ゲート電圧Ｖｇ１，Ｖｇ２，Ｖｔｏｐ−ｇａｔｅを各値に設定したときのドレイン電流Ｉの微分コンダクタンスを模式的に示す図である。図６においては、ドレイン電流Ｉの微分コンダクタンスの大きさがメッシュの数に応じて大きくなるように示している。図５に示すように、クーロンオシレーション特性における電流波形は、ドレイン電圧Ｖｄと各ゲート電圧の２つの電圧方向に正の傾きと負の傾きを有する直線で外挿され、電流値はピークを持つ。
図５に示すように、ピーク電流を与えるゲート電圧Ｖ１と右隣のピーク電流を与えるゲート電圧Ｖ２の差ΔＶ（＝Ｖ２−Ｖ１）が、１周期分のクーロンオシレーションに相当し、ゲート容量Ｃは、Ｃ＝ｅ／ΔＶで与えられる。ここで、ｅは素電荷である。このΔＶの値は、金属ナノ粒子７と一方の電極５Ａ及び他方の電極５Ｂ、つまり金属ナノ粒子７とソース電極及びドレイン電極との配置関係、さらに、二つのサイドゲート電極５Ｃ及び５Ｄとトップゲート電極１１との配置関係に依存する。よって、ΔＶの値は、三つのゲート電極５Ｃ，５Ｄ及び１１の配置に依存するので、三つのゲート電極毎に、ドレイン電流Ｉdの１周期分のクーロンオシレーションに対応したΔＶの値が異なる。
そこで、３つのゲート電極を有する論理演算素子１０，２０に対して排他的論理和（ＸＯＲ：exclusive or）の動作をさせる場合には、各ゲート電圧の値を次のように設定すればよい。ＸＯＲ動作では、３つのゲートに印加される「０」の電圧と「１」の電圧の入力に相当する電圧の差が、ΔＶ／２（２分の１周期）に相当する電圧差となるようにドレイン電圧を調整する。そして、例えば「１」の入力に相当するトップゲート電圧を、クーロンオシレーションのピーク電流をとるゲート電圧とし、「０」の入力に相当するゲート電圧をΔＶ／２だけ小さい電圧値とする。トップゲート電圧は先に決めた「０」の入力にして、次に、一方のサイドゲート電圧は、ピーク電流をとるサイドゲート電圧を「１」の入力に相当するゲート電圧とし、「０」の入力に相当するゲート電圧をΔＶ／２だけ小さい電圧値とする。トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、さらに、他方のサイドゲート電圧は、ピーク電流をとるゲート電圧を「１」の入力に相当するゲート電圧とし、「０」の入力に相当するゲート電圧をΔＶ／２だけ小さい電圧値とする。その際、３つのゲート電圧が共に「１」の入力に相当するゲート電圧で、出力が「１」の電流ピーク値をとるように、入力のゲート電圧を設定する。
３つのゲート電圧を全て「０」の状態とすると、電流は流れず出力は「０」となる。
３つのゲート電極のいずれか１つのゲート電圧を「１」の状態とし、残りの２つのゲート電圧を「０」の状態とすると、ピーク電流が流れ、出力は「１」となる。
３つのゲート電極のなかで、いずれか２つのゲート電圧を「１」の状態とし、残り１つのゲート電圧を「０」の状態とすると、ゲート電圧による単電子島への電荷誘起の重畳が起こり、１周期分のΔＶを印加した状態となるため、出力は「０」の状態となる。
３つのゲート電圧を「１」の状態とすると、１．５周期分のΔＶを印加したことと等しいので出力は「１」となる。
図４の論理対応表のＸＯＲの列では、上述した出力電流の結果を示している。出力結果で、「０」は電流が流れない状態又は小さい状態を示し、「１」は電流が流れる状態又は大きい状態を示している。
論理対応表の最下欄には、１周期分のクーロンオシレーション（横軸はゲート電圧、縦軸がドレイン電流）を示しており、黒丸（●）印は「０」の電流出力状態、白丸（〇）印は「１」の電流出力状態を示している。ＸＯＲ動作では、ΔＶ／２の電位差を入力ゲート電圧の「０」と「１」の状態に相当する電位の差として用い、入力が「０」側で出力が「０」であることから、１周期分のクーロンオシレーションの左半分の電圧領域を各ゲート電極に印加する電圧として用いていることになる。
以上のように、ゲート電極の入力の組み合わせと出力との関係は、排他的論理和ＸＯＲ動作の出力となっている。よって、単電子トランジスタでは、クーロンオシレーション特性と、複数のゲート電極による単電子島への電荷の誘起の重畳現象とにより、論理演算を実現することができる。
次に、論理演算素子１０，２０に対して排他的論理和の否定（ＸＮＯＲ：exclusive not OR）の動作をさせる場合について説明する。この場合、各ゲート電圧の値を次のように設定すればよい。すなわち、ＸＮＯＲ動作では、ＸＯＲと同様に「０」と「１」の状態の入力電圧の差が、ΔＶ／２に相当するゲート電圧差となるようにドレイン電圧を調整するが、３つのゲート電圧が共に「０」の入力に相当するゲート電圧で、出力が「１」の電流ピーク値をとるように、入力のゲート電圧を設定する。すると、ＸＯＲと同様な動作原理により、このゲート電圧の設定で、ＸＮＯＲの論理演算を実現することができる。このことは、１周期分のクーロンオシレーションの図の右半分の電圧領域を各ゲート電極に印加する電圧として用いていることになる。
次に、論理演算素子１０，２０に対して、入力「０」と入力「１」の電圧差としてΔＶ／４（４分の１周期）を用い、ΔＶ／４の電圧差を有する２つのゲート電圧を加えた際に、クーロンオシレーションの電流ピーク手前の正のスロープとピーク後の負のスロープの途中の値で同一の電流値を示すように、ドレイン電圧を調節する。図４の４分の１周期の、クーロンオシレーション特性にあるように、ΔＶ／４ずつゲート電圧をずらすと、「０」、「１」、「１」、「０」と変化する。
演算Ａの動作又は演算Ｃの動作をさせる場合について説明する。この場合、各ゲート電圧の入力電圧値を、図４の４分の１周期のクーロンオシレーションの演算Ａに相当するゲート電圧に設定すればよい。すなわち、例えば、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるようにドレイン電圧を調節し、「０」の入力に相当するトップゲート電圧を、ピーク電流の負のスロープ上の電圧の値に設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「０」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値に設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「０」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値に設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
３つのゲート電圧が共に「１」の入力に相当するゲート電圧で、出力が「１」の電流ピーク値をとるように、入力のゲート電圧を設定する。すると、３つのゲート電圧への入力が（０，０，０）及び（１，１，１）の場合のみ出力が「１」となり、それ以外の場合には出力が「０」となって、論理演算素子１０が演算Ａの動作を行う。
逆に、演算Ｃに相当するゲート電圧を次のように設定する。すなわち、例えば「１」の入力に相当するトップゲート電圧を、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「１」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「１」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
すると、３つのゲート電圧への入力が、（０，０，０）及び（１，１，１）の場合のみ出力が「０」となり、それ以外の場合には出力が「１」となって、演算Ｃの論理演算が実現される。
次に、論理演算素子１０に対して演算Ｂの動作又は演算Ｄの動作をさせる場合について説明する。この場合も、入力「０」と入力「１」の電圧差としてΔＶ／４を用い、ドレイン電圧を調整する。これにより、ピーク電流の正のスロープと負のスロープの途中の値で同一の値をとるようにする。演算Ｂに相当するゲート電圧を次のように設定する。
例えば「１」の入力に相当するトップゲート電圧として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に対してΔＶの３／４倍高い値を設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「１」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に対してΔＶの３／４倍高い値を設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「１」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に対してΔＶの３／４倍高い値を設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
すると、入力で「０」の個数が０個又は１個の場合には出力が「０」となり、それ以外の場合には出力が「１」となって、演算Ｂの論理演算が実現される。
逆に、演算Ｄに相当するゲート電圧を次のように設定する。例えば「０」の入力に相当するトップゲート電圧として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。「１」を入力した際には、負のスロープで前記の同一の電流値と同じ電流値となる。
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「０」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「０」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
すると、入力で「０」の個数が０個又は１個の場合には出力が「１」となり、それ以外の場合には出力が「０」となって、演算Ｄの論理演算が実現される。
論理演算素子１０に対して次のような動作をさせることもできる。すなわち、入力「０」と入力「１」の電圧差としてΔＶ／３を用い、ΔＶ／３の電圧差を有する２つのゲート電圧を加えた際に、クーロンオシレーションの電流ピーク手前の正のスロープとピーク後の負のスロープの途中の値で同一の電流値を示すように、ドレイン電圧を調節する。
演算Ｅに相当するゲート電圧を次のように設定する。例えば「０」の入力に相当するトップゲート電圧として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「０」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「０」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
すると、入力で「１」の個数が２個の場合のみ出力が「０」で、それ以外の場合は出力が「１」となる論理演算Ｅが実現される。
逆に、演算Ｆに相当するゲート電圧を次のように設定する。例えば「０」の入力に相当するトップゲート電圧として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「０」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「０」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
すると、入力で「１」の個数が１個の場合のみ出力が「０」となり、それ以外の場合には出力が「１」となる、演算Ｆの論理演算が実現される。
演算Ｇに相当するゲート電圧を次のように設定する。例えば「１」の入力に相当するトップゲート電圧は次のように設定する。ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同じ値となるようにΔＶを三等分し、ピーク電流の正のスロープ上の値とする。「０」の入力に相当するトップゲート電圧をその設定した値よりもΔＶ／３だけ低い電圧値とする。
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「１」の入力に相当する一方のサイドゲート電圧の値として次のように設定する。ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同じ値となるようにΔＶを三等分し、ピーク電流の正のスロープ上の値とする。「０」の入力に相当するトップゲート電圧をその設定した値よりもΔＶ／３だけ低い電圧値とする。
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「１」の入力に相当する他方のゲート電圧の値として次のように設定する。ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同じ値となるようにΔＶを三等分し、ピーク電流の正のスロープ上の値とする。「０」の入力に相当するトップゲート電圧をその設定した値よりもΔＶ／３だけ低い電圧値とする。
すると、入力で「１」の個数が１個又は２個の場合のみ出力が「１」となり、それ以外の場合には出力が「０」となる、演算Ｇの論理演算が実現される。
以上説明したように、図１及び図２に示す論理演算素子１０，２０は、HighとLowの電位差、例えば「０」と「１」の電圧差をΔＶ／ｎとし、ｎを２以上の整数のそれぞれの値を設定することにより、３入力の論理演算素子を実現することができる。
ここで、サイドゲート電極５Ｃ，５Ｄからソース及びドレインの各電極となる一方の電極５Ａ，他方の電極５Ｂに対してリーク電流が流れると、Ｏｎ／Ｏｆｆ比が悪くなるので、好ましくない。よって、リーク電流が流れないようにギャップ長を大きくする必要がある。
本発明の実施形態は、図１に示すようにゲート電極は３つである必要はなく、ゲート電極は４つ又はそれ以上でもよい。ゲート電極は配置位置に応じて、ボトムゲート電極、トップゲート電極、サイドゲート電極に区分けされる。各電極は所定の電圧が印加されれば材質等は問わない。
三つ以上のゲート電極は、二つのサイドゲート電極と一つのトップゲート電極で構成されてもよい。三つ以上のゲート電極は、二つのサイドゲート電極と一つのボトムゲート電極で構成されてもよい。三つ以上のゲート電極は、二つのサイドゲート電極と一つのトップゲート電極と一つのボトムゲート電極で構成されてもよい。
三つ以上のゲート電極のうち、例えば四つのゲート電極、すなわち、二つのサイドゲート電極と一つのボトムゲート電極と一つのトップゲート電極のうち、任意の三つを電圧入力用に用い、残りの一つを電圧調整用の電極として用いてもよい。二つのサイドゲート電極は、図１等を参照して説明したように、一方の電極と他方の電極との配設の軸に対して対称性を有するため、ボトムゲート電極及びトップゲート電極の何れか一方を電圧調整用の電極とすることが好ましい。電圧調整用の電極を例えば０Ｖに設定し、それを基準に、他のゲート電極に印加する電圧の値を設定することができる。
〔４入力の論理演算素子〕
次に、４入力の論理演算素子について説明する。図７は、本発明の実施形態に係る４入力の論理演算素子を示し、（Ａ）は断面図、（Ｂ）は平面図である。図７に示すように、本発明の実施形態に係る論理演算素子３０は、ナノギャップを有するように配置された一方の電極５Ａ及び他方の電極５Ｂと、一方の電極５Ａと他方の電極５Ｂとの間に絶縁して配置される金属ナノ粒子７と、金属ナノ粒子７の電荷を調整するための複数のゲート電極５Ｃ，５Ｄ，１１Ａ，１１Ｂと、を備える。
ボトムゲート電極１１Ａが存在する面と、サイドゲート電極５Ｃ，５Ｄが存在する面と、トップゲート電極１１Ａとが存在する面とが、上下方向に分離されている。サイドゲート電極５Ｃ，５Ｄが存在する面を挟んで、ボトムゲート電極１１Ａが存在する面と、トップゲート電極１１Ｂが存在する面とが上下に分かれて配置されている。金属ナノ粒子７がボトムゲート電極１１Ａ上でトップゲート電極１１Ｂ下であって第２の絶縁層８に埋設されている。
図７に示す形態では、Ｓｉ基板等の導電性を有する基板１の所定の領域だけが高くなるように周りをエッチングなどの処理が施されて形成される。その基板１上に第１の絶縁層２がその基板１上に形成され表面が必要により平坦化される。その後は、図１の論理演算素子１０の場合と同様にして、一方の電極５Ａ及び他方の電極５Ｂが形成され、金属ナノ粒子７がその所定の領域の上でナノギャップの間に配置され、第２の絶縁層８が形成され、トップゲート電極１１Ｂが形成される。
よって、基板１に電圧を印加することにより、基板１の高くなっている部分をボトムゲート電極１１Ａとして機能させることができる。
なお、基板１の部分を導電性層に置き換えることにより、複数の論理演算素子の集積化や、金属ナノ粒子を用いた論理演算素子と他の一又は複数の素子と集積化することも実現される。
〔四入力による論理演算素子の動作〕
図８は４入力における真理値表を示し、各論理動作をさせるためのゲート電圧の設定の仕方についても併せて示した図である。
演算ＨとＩは、論理演算素子３０に対して、入力「０」と入力「１」の電圧差としてΔＶ／２（２分の１周期）を用い、ΔＶ／２の電圧差を有する２つのゲート電圧を加えた際に、クーロンオシレーションの電流ピークを示すように、ドレイン電圧を調節する。図８の２分の１周期の、クーロンオシレーション特性にあるように、ΔＶ／２ずつゲート電圧をずらすと、「０」、「１」、「０」、「１」と変化する。よって、演算Ｈでは、入力で「１」の個数が奇数個の場合のみ出力が「１」であり、それ以外の場合は出力が「０」となる論理演算を行う。演算Ｉでは、入力で「１」の個数が偶数個の場合のみ出力が「１」となり、それ以外の場合は出力が「０」となる論理演算を行う。
演算Ｊ，Ｋ，Ｌ，Ｍは、論理演算素子３０に対して、入力「０」と入力「１」の電圧差としてΔＶ／４（４分の１周期）を用い、ΔＶ／４の電圧差を有する２つのゲート電圧を加えた際に、クーロンオシレーションの電流ピーク手前の正のスロープとピーク後の負のスロープの途中の値で同一の電流値を示すように、ドレイン電圧を調節する。図４の４分の１周期の、クーロンオシレーション特性にあるように、ΔＶ／４ずつゲート電圧をずらすと、「０」、「１」、「１」、「０」と変化する。
よって、演算Jでは入力で「１」の個数が１個又は２個の場合のみ出力が「１」であり、それ以外の場合は出力が「０」となる論理演算を行う。演算Ｋでは、入力で「１」の個数が0個、１個、４個の場合のみ出力が「１」であり、それ以外の場合は出力が「０」となる論理演算を行う。演算Ｌでは、入力で「１」の個数が0個、３個、４個の場合のみ出力が「１」であり、それ以外の場合は出力が「０」となる論理演算を行う。演算Ｍでは、入力で「１」の個数が２個、３個の場合のみ出力が「１」となり、それ以外の場合は出力が「０」となる論理演算を行う。
演算Ｎ、Ｏ、Ｐは、論理演算素子３０に対して次のような動作をさせることもできる。すなわち、入力「０」と入力「１」の電圧差としてΔＶ／３を用い、ΔＶ／３の電圧差を有する２つのゲート電圧を加えた際に、クーロンオシレーションの電流ピーク手前の正のスロープとピーク後の負のスロープの途中の値で同一の電流値を示すように、ドレイン電圧を調節する。
演算Ｎに相当するゲート電圧に設定すると、入力で「１」の個数が１個、２個、４個の場合のみ出力が「１」となり、それ以外の場合は出力が「０」となる論理演算Ｎを行う。演算Ｏに相当するゲート電圧に設定すると、入力で「１」の個数が０個、１個、３個、４個の場合のみ出力が「１」となり、それ以外の場合には出力が「０」となる論理演算Ｏを行う。
演算Ｐに相当するゲート電圧に設定すると、入力で「１」の個数が０個、２個、３個の場合のみ出力が「１」となり、それ以外の場合には出力が「０」となる論理演算Ｐを行う。
なお、図８の最下欄に示す、各論理動作をさせるためのゲート電圧の設定の仕方については、図４のそれと同様であるので、説明を省略する。
実施例１として、図１に示す論理演算素子１０を次の要領で作製した。図９は実施例１で作製した論理演算素子１０のＳＥＭ像である。Ｓｉ基板１の上に第１の絶縁層２としてＳｉＯ2膜を熱ＣＶＤ法で作製し、その上に、ギャップ長９ｎｍの金ナノギャップ電極５Ａ，５Ｂを形成し、コア直径６．２ｎｍの金ナノ粒子７を金ナノギャップ電極間に配置した。そして、金ナノギャップ電極５Ａ，５Ｂ及びＳｉＯ2膜２上に、第２の絶縁層８としてＳｉＮのパッシベーション層を形成した。
Ｓｉ３Ｎ４のパッシベーション層の形成は次の要領で行った。作製した単電子トランジスタを真空チャンバー内に導入し、水冷により単電子トランジスタの温度が６５℃以上にならないように温度制御を行った。この条件の下で、真空チャンバー内にシランガス、アンモニアガス及び水素ガスを導入し、触媒ＣＶＤ法にてＳｉＮｘ層を堆積した。実施例１では、加熱により単電子トランジスタが破壊されることを防止するため、ＳｉＮｘのパッシベーション層を形成する時、サンプル温度が６５℃を超えないように冷却した。もっとも、パッシベーション層の堆積は１７０℃以下であればよいが、出来るだけ堆積の際の温度が低くなるよう、好ましくは６５℃以下になるよう、サンプルを冷却する。ＳｉＮｘのパッシベーション層の厚みをエリプソメトリー法及び走査電子顕微鏡でそれぞれ測定したところ、いずれも５０ｎｍであった。
その後、サンプルにレジストを塗布し、電子ビームリソグラフィー法によって、金ナノギャップ部の直上に電極パターンを描画した。現像後、電子ビーム蒸着によりＴｉ層３０ｎｍ，Ａｕ層７０ｎｍを順に蒸着した。これにより、金ナノギャップの直上に第２の絶縁層８としてのＳｉ３Ｎ４層を介してトップゲート電極２１を配置した。
図１０は、実施例１で作製したサンプルにおいて、ドレイン電圧に対するドレイン電流を示す図である。測定温度は９Ｋとした。横軸はドレイン電圧Ｖｄ（ｍＶ）、左縦軸はドレイン電流Ｉｄ（ｐＡ）、右縦軸はドレイン電流Ｉｄ（ｎＡ）である。パッシベーション膜としてのＳｉＮｘを堆積する前のドレイン電流は±約百ｐＡの範囲であるが、ＳｉＮｘを堆積した後のドレイン電流は±４００ｐＡの範囲で大きくなっており、ドレイン電流Ｉｄが流れないドレイン電圧Ｖｄの幅も大きくなっている。さらに、トップゲートを堆積させた後は、ドレイン電流は±４ｎＡとなっている。
図１１は、トップゲート電圧及びドレイン電圧をそれぞれ掃引した際の微分コンダクタンスのマッピング（スタビリティダイアグラム）を示す図である。横軸はトップゲートに印加する電圧（Ｖ）、縦軸はドレイン電圧Ｖｄ（Ｖ）であり、濃淡がドレイン電流（Ａ）の微分コンダクタンスを示す。測定温度は９Ｋとした。ドレインとソースとの間のクーロン島を介した電流の抑制(クーロンブロッケード)に起因した、いわゆるクーロンダイヤモンドと呼ばれる平行四辺形状の電圧領域が観察される。このことから、単電子トランジスタとして動作していることが分かる。また、理論計算値と一致していることを確認している。
図１２は、ドレイン電圧に対するドレイン電流依存性を示す図である。横軸はドレイン電圧Ｖｄ（Ｖ）であり、縦軸はドレイン電流Ｉｄ（ｐＡ）である。図から、ドレイン電圧の増減に対してドレイン電流が流れていない領域があることから、クーロンステアケース特性が明瞭に観察されており、実施例１で作製したサンプルが単電子トランジスタとして動作していることが分かる。また、これは理論計算と一致している。
図１３（Ａ）は第１のサイドゲート電圧に対するドレイン電流依存性（クーロンオシレーション特性）、（Ｂ）は第２のサイドゲート電圧に対するドレイン電流依存性（クーロンオシレーション特性）、（Ｃ）はトップゲート電圧に対するドレイン電流依存性（クーロンオシレーション特性）、（Ｄ）は第１のサイドゲート電圧とドレイン電圧を変化させた際の微分コンダクタンス（ｄＩｄ／ｄＶｄ）特性、（Ｅ）は第２のサイドゲート電圧とドレイン電圧を変化させた際の微分コンダクタンス（ｄＩｄ/ｄＶｄ）特性、（Ｆ）はトップゲート電圧とドレイン電圧を変化させた際の微分コンダクタンス（ｄＩｄ／ｄＶｄ）特性を示す図である。測定温度は９Ｋである。
図１３（Ａ）〜（Ｃ）の縦軸はドレイン電流Ｉｄ（ｐＡ）で、（Ｄ）〜（Ｆ）の縦軸はドレイン電圧Ｖｄ（Ｖ）で、（Ａ）及び（Ｄ）の横軸は第１のサイドゲート電圧Ｖｇ１（Ｖ）で、（Ｂ）及び（Ｅ）の横軸は第２のサイドゲート電圧Ｖｇ２（Ｖ）で、（Ｃ）及び（Ｆ）の横軸はトップゲート電圧Ｖｔｏｐ−ｇａｔｅ（Ｖ）である。
図１３（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、ゲート電圧Ｖｇ１,Ｖｇ２，Ｖｔｏｐ−ｇａｔｅに対応するクーロンオシレーション特性である。電流が流れない領域と正と負の傾きを持つスロープによりピーク電流が観察されている。図１３（Ａ）及び（Ｃ）ではピーク電流が複数観察されており、ピーク間の電圧差ΔＶより、ゲート容量Ｃが、Ｃ＝ｅ／ΔＶで与えられる。図１３（Ｂ）では、ゲート容量が小さいために、１周期分のクーロンオシレーションは観察できていないが、ほぼ１周期分は観察されている。
図１３（Ｄ）、（Ｅ），（Ｆ）はそれぞれのゲート電圧に対応するクーロンダイヤモンド特性である。ゲート電圧方向で、Ｖｄ＝０Ｖ近傍の平行四辺形で囲まれた領域内では電流がクーロンブロッケードにより流れない。クーロンオシレーション特性に呼応して、平行四辺形は、ゲート電圧方向に頂点を共有して連なっている。
図１４は任意の二つのゲートに印加する電圧に対する微分コンダクタンス依存性を示す図であり、（Ａ）は第１のサイドゲート電圧及び第２のサイドゲート電圧に対する微分コンダクタンス依存性、（Ｂ）は第２のゲート電圧及びトップゲート電圧に対する微分コンダクタンス依存性、（Ｃ）は第１のサイドゲート電圧及びトップゲート電圧に対する微分コンダクタンス依存性を示す。αで示す部分はピーク電流に対応し、βで示す領域では電流がクーロンブロッケードにより流れていない。任意の２つのゲート電圧に対してαで示すピーク電流が平行な線の集まりとして観察されていることから、一つのデバイスで同時に３つのゲートで論理演算をすることができることが予測される。
図１５は、実施例１で作製した論理演算素子の特性を示す図である。前記したようにΔＶ／２に相当するゲート電圧を、３つのゲート電圧の「０」と「１」の入力に相当する値とするため、Ｖｔｏｐ−ｇａｔｅの−１Ｖ、０．８５Ｖをそれぞれ「０」、「１」の入力に相当する値とし、Ｖｇ１の−４Ｖ，４Ｖをそれぞれ「０」、「１」の入力に相当する値とし、Ｖｇ２の‐２Ｖ，０．６Ｖをそれぞれ「０」、「１」の入力に相当する値とした。
図１５から、第１のサイドゲート電圧、第２のサイドゲート電圧及びトップゲート電圧のパルス電圧波形の入力に応じて、ドレイン電流がＸＯＲの出力となっていることが分かる。ＯＮ／ＯＦＦ比は１０であった。なお、動作温度は９Ｋとした。
実施例２では、第２の絶縁層８として、パルスレーザー堆積法を用いて５０ｎｍのＡｌ２Ｏ３とした以外は実施例１と同様に作製した。以下、測定環境は９Ｋとした。
図１６は、ドレイン電圧に対するドレイン電流依存性を示す図である。横軸はドレイン電圧Ｖｄ（Ｖ）であり、縦軸はドレイン電流Ｉｄ（ｎＡ）である。図から、ドレイン電圧の増減に対してドレイン電流が流れていない領域があることから、クーロンステアケース特性が明瞭に観察されており、実施例２で作製したサンプルが単電子トランジスタとして動作していることが分かった。また、理論計算と一致していることが分かった。
図１７（Ａ）、（Ｂ）、（Ｃ）は、それぞれゲート電圧Ｖｇ１, Ｖｇ２，Ｖｔｏｐ−ｇａｔｅに対するクーロンオシレーション特性を示し、（Ｄ）、（Ｅ），（Ｆ）はそれぞれのゲート電圧に対するクーロンダイヤモンド特性を示す。図１７（Ａ）〜（Ｃ）の縦軸はドレイン電流Ｉd（ｎＡ）、（Ｄ）〜（Ｆ）の縦軸はドレイン電圧Ｖd（Ｖ）であり、（Ａ）及び（Ｄ）の横軸は第１のサイドゲート電圧Ｖｇ１（Ｖ）、（Ｂ）及び（Ｅ）の横軸は第２のサイドゲート電圧Ｖｇ２（Ｖ）、（Ｃ）及び（Ｆ）の横軸はトップゲート電圧Ｖｔｏｐ−ｇａｔｅ（Ｖ）である。
図１７（Ａ）乃至（Ｃ）から、電流が流れない領域と正と負の傾きを持つスロープによりピーク電流が観察されている。図１７ （Ａ）、（Ｂ）及び（Ｃ）では、ピーク電流が複数観察されており、ピーク間の電圧差ΔＶから、ゲート容量Ｃが、Ｃ＝ｅ／ΔＶで与えられる。
図１７（Ｄ）乃至（Ｆ）から、ゲート電圧方向で、Ｖd＝０Ｖ近傍の平行四辺形で囲まれた領域内では、電流がクーロンブロッケードにより流れない。クーロンオシレーション特性に呼応して、平行四辺形は、ゲート電圧方向に頂点を共有して連なっている。このように、クーロンオシレーション特性及びクーロンダイヤモンド特性が明瞭に観察されている。
図１８（Ａ）、（Ｂ）、（Ｃ）は、それぞれゲート電圧Ｖｇ１，Ｖｇ２，Ｖｔｏｐ−ｇａｔｅに対するクーロンオシレーション特性を繰り返し測定した結果を示す。なお、Ｖdは１０ｍＶとした。図の縦軸及び横軸は図１７（Ａ）、（Ｂ）、（Ｃ）のものと同じである。図から、クーロンオシレーションが安定して観測できていることが分かった。また、再現性よくクーロンダイヤモンドの特性を観測することができた。
実施例１と比べて、ドレイン電流がｐＡのオーダーではなくｎＡのオーダーであった。また、実施例１と比べて、クーロン振動がより安定していた。単電子トランジスタでは、単電子島近傍に存在するトラップ電荷が変化すると、出力電流（ドレイン）電流が乱れることとなる。パッシベーション膜としてＡｌ2Ｏ3を用いた場合、電流のばらつきがＳｉＮxを用いた場合と比較して小さいことから、パルスレーザー堆積法により作製したＡｌ２Ｏ３絶縁膜は、単電子トランジスタのパッシベーション層として、トラップ電荷が変化しにくいという観点で適している。Ａｌ２Ｏ３、ＳｉＮｘに留まらず、ＳｉＯ2層、ＨｆＯｘなどの高誘電率絶縁層といったトラップ電荷が変化しにくい膜が適している。
図１９は、実施例２で作製した論理演算素子の特性を示す図である。前述したようにΔＶ／２に相当するゲート電圧を、３つのゲート電圧の「０」と「１」の入力に相当する値とするため、Ｖｔｏｐ−ｇａｔｅの−０．９Ｖ、０．５Ｖをそれぞれ「０」、「１」の入力に相当する値とし、Ｖｇ１の−７．５Ｖ，０．５Ｖをそれぞれ「０」、「１」の入力に相当する値とし、Ｖｇ２の−７．５Ｖ，−１Ｖをそれぞれ「０」、「１」の入力に相当する値とした。
図１９から、第１のサイドゲート電圧、第２のサイドゲート電圧及びトップゲート電圧のパルス電圧波形の入力に応じて、ドレイン電流がＸＯＲの出力となっていることが分かる。ＯＮ／ＯＦＦ比は９．４であった。なお、動作温度は９Ｋとした。
また、図１９では、出力が「０」に相当する電流値は、０．１ｎＡ程度であり、出力が「１」に相当する電流は０．９ｎＡ程度であることから、ＯＮ／ＯＦＦ比が約９である。出力が「０」の際の電流値が０．１ｎＡであるのは、ソース電極とドレイン電極との間にリーク電流が流れているためである。図１９ではＸＯＲ特性を示したが、前述したように、ゲート電圧を半周期ずらすことにより、ＸＮＯＲの特性を示すことを確認した。さらに、ΔＶ／２ではなく、ΔＶ／３やΔＶ／４の電圧差を用いると、図４に示す真理値表のように様々な論理動作が可能である。
次に、周波数を１Ｈｚ、１０Ｈｚと増加させて、実施例２で作製した論理演算素子の動作を確かめた。図２０（Ａ）（Ｂ）は、それぞれ周波数１Ｈｚ，１０Ｈｚでの論理演算素子の動作結果を示すものである。周波数を上げても、論理演算素子の特性を維持していることが確認された。
本発明は上述の実施形態及び実施例に限定されるものではなく、特許請求の範囲に記載した発明の範囲において種々変更して適用することが可能である。
本発明の実施形態により、金属ナノ粒子や機能性粒子を用いた単電子トランジスタを応用して、二つのサイドゲート、トップゲート、ボトムゲートの何れかの三つ以上のゲートを組み合わせた論理演算素子を提供することができる。さらに、本発明の実施形態に係る論理演算素子をＣＭＯＳ回路と組み合わせることにより、集積度が高くより高機能な論理演算回路が提供される。

Claims (10)

  1. ボトムゲート電極となる領域の部分の厚みが高く、導電性を有する基板と、
    前記基板上に設けられ前記基板の表面を平坦化する絶縁層と、
    ナノギャップを有するように前記絶縁層上に設けられた一方の電極及び他方の電極と、
    前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
    前記ボトムゲート電極を含む、前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
    を備え、
    前記金属ナノ粒子と前記一方の電極との間、前記金属ナノ粒子と前記他方の電極との間には単分子膜が存在し、
    前記複数のゲート電極のうち三つ以上のゲート電極に「０」、「１」の何れかに相当する電圧が印加され、前記三つ以上のゲート電極への各入力に従って前記金属ナノ粒子の電荷が変化して論理演算が行われ、前記一方の電極と前記他方の電極との間に流れる電流が「０」、「１」の何れかに相当する値に制御される、論理演算素子。
  2. 前記複数のゲート電極がサイドゲート電極とトップゲート電極を含み、
    前記トップゲート電極の配設方向が、前記一方の電極と前記他方の電極との配設方向、前記サイドゲート電極の配設方向の何れの方向とも異なる、請求項１に記載の論理演算素子。
  3. ナノギャップを有するように設けられた一方の電極及び他方の電極と、
    前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
    サイドゲート電極とトップゲート電極を含む、前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
    を備え、
    前記トップゲート電極の配設方向が、前記一方の電極と前記他方の電極との配設方向、前記サイドゲート電極の配設方向の何れの方向とも異なり、
    前記金属ナノ粒子と前記一方の電極との間、前記金属ナノ粒子と前記他方の電極との間には単分子膜が存在し、
    前記複数のゲート電極のうち三つ以上のゲート電極に「０」、「１」の何れかに相当する電圧が印加され、前記三つ以上のゲート電極への各入力に従って前記金属ナノ粒子の電荷が変化して論理演算が行われ、前記一方の電極と前記他方の電極との間に流れる電流が「０」、「１」の何れかに相当する値に制御される、論理演算素子。
  4. ナノギャップを有するように設けられた一方の電極及び他方の電極と、
    前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
    前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
    を備え、
    前記金属ナノ粒子と前記一方の電極との間、前記金属ナノ粒子と前記他方の電極との間には単分子膜が存在し、
    前記複数のゲート電極のうち三つ以上のゲート電極に印加される電圧のＨｉｇｈとＬｏｗの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と隣のピーク電流を与えるゲート電圧の電圧差ΔＶを三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定されることにより、前記複数のゲート電極のうち三つ以上のゲート電極に「０」、「１」の何れかに相当する電圧が印加され、前記三つ以上のゲート電極への各入力に従って前記金属ナノ粒子の電荷が変化して論理演算が行われ、前記一方の電極と前記他方の電極との間に流れる電流が「０」、「１」の何れかに相当する値に制御される、論理演算素子。
  5. 前記一方の電極、前記他方の電極及び前記サイドゲート電極が第１絶縁層である前記絶縁層上に設けられ、
    第２絶縁層が前記第１絶縁層上において、前記一方の電極、前記他方の電極、前記サイドゲート電極、前記単分子膜及び前記金属ナノ粒子を埋設するように設けられ、
    前記トップゲート電極が、前記第２絶縁層上で前記金属ナノ粒子の上に設けられている、請求項２に記載の論理演算素子。
  6. 基板上に第１絶縁層が設けられ、
    前記一方の電極、前記他方の電極及び前記サイドゲート電極が前記第１絶縁層上に設けられ、
    第２絶縁層が前記第１絶縁層上において、前記一方の電極、前記他方の電極、前記サイドゲート電極、前記単分子膜及び前記金属ナノ粒子を埋設するように設けられ、
    前記トップゲート電極が、前記第２絶縁層上で前記金属ナノ粒子の上に設けられている、請求項３に記載の論理演算素子。
  7. 前記ボトムゲート電極が存在する面と、前記サイドゲート電極が存在する面と、前記トップゲート電極が存在する面とが、上下方向に分離されており、
    前記金属ナノ粒子及び前記単分子膜が前記ボトムゲート電極上で前記トップゲート電極下であって絶縁層に埋設するように設けられている、請求項２に記載の論理演算素子。
  8. 前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に前記金属ナノ粒子を介して流れる電流の出力との関係が、ＸＯＲ又はＸＮＯＲとなる、請求項１、３又は４に記載の論理演算素子。
  9. 前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に流れる電流の出力が、下記の全ての関係を有する、請求項１、３又は４に記載の論理演算素子。
    第１の関係:三つのゲート電極に何れも、「０」に相当する電圧、「１」に相当する電圧の何れかが印加されたとき、「１」に相当する電流が出力される関係。
    第２の関係:三つのゲート電極に何れも、「０」に相当する電圧、「１」に相当する電圧の何れかが印加されたとき、「０」に相当する電流が出力される関係。
    第３の関係:三つのゲート電極のうち、二つ又は三つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第４の関係:三つのゲート電極のうち、二つ又は三つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第５の関係:三つのゲート電極のうち、二つ若しくは三つのゲート電極に「１」に相当する電圧が印加されたとき、又は何れのゲート電極にも「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第６の関係:三つのゲート電極のうち、一つ若しくは三つのゲート電極に「１」に相当する電圧が印加されたとき、又は何れのゲート電極にも「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第７の関係:三つのゲート電極のうち、一つ又は二つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
  10. 前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に流れる電流の出力が、下記の全ての関係を有する、請求項１、３又は４に記載の論理演算素子。
    第１の関係:四つのゲート電極のうち、奇数個のゲート電極に「１」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
    第２の関係:四つのゲート電極のうち、偶数個のゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第３の関係:四つのゲート電極のうち、一つ又は二つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第４の関係:四つのゲート電極のうち、一つ又は四つのゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第５の関係:四つのゲート電極のうち三つ又は四つのゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、
    「１」に相当する電流が出力される関係。
    第６の関係:四つのゲート電極のうち、二つ又は三つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第７の関係:四つのゲート電極のうち、一つ、二つ又は四つのゲート電極に「１」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第８の関係:四つのゲート電極のうち、一つ、三つ又は四つのゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
    第９の関係:四つのゲート電極のうち、二つ又は三つのゲート電極に「１」に相当する電圧が印加されたとき、又は四つのゲート電極に「０」に相当する電圧が印加されたとき、「１」に相当する電流が出力される関係。
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