KR20150130439A - 논리 연산 소자 - Google Patents

논리 연산 소자 Download PDF

Info

Publication number
KR20150130439A
KR20150130439A KR1020157028291A KR20157028291A KR20150130439A KR 20150130439 A KR20150130439 A KR 20150130439A KR 1020157028291 A KR1020157028291 A KR 1020157028291A KR 20157028291 A KR20157028291 A KR 20157028291A KR 20150130439 A KR20150130439 A KR 20150130439A
Authority
KR
South Korea
Prior art keywords
electrode
voltage
gate
quot
value
Prior art date
Application number
KR1020157028291A
Other languages
English (en)
Other versions
KR102162267B1 (ko
Inventor
유타카 마지마
도시하루 데라니시
가즈히코 마쓰모토
겐조 마에하시
도모후미 스사키
야스히데 오노
고스케 마쓰자키
기욤 휴벨 프레드릭 하켄베르제
Original Assignee
고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 filed Critical 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
Publication of KR20150130439A publication Critical patent/KR20150130439A/ko
Application granted granted Critical
Publication of KR102162267B1 publication Critical patent/KR102162267B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/127—Quantum box structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

3개 이상의 입력의 논리 연산을 1개의 유닉한 디바이스로 실현하는 논리 연산 소자를 제공한다. 논리 연산 소자(30)는, 나노 갭을 가지도록 형성된 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)과, 한쪽의 전극(5A)과 다른 쪽의 전극(5B)과의 사이에 절연되어 배치된 금속 나노 입자(7)와, 금속 나노 입자(7)의 전하를 조정하기 위한 복수개의 게이트 전극(5C, 5D, 11, 11A, 11B)을 구비하고, 3개 이상의 게이트 전극(5C, 5D, 11, 11A, 11B)에 인가되는 전압에 따라 한쪽의 전극(5A)과 다른 쪽의 전극(5B) 사이에 흐르는 전류가 제어된다.

Description

논리 연산 소자{LOGICAL OPERATION ELEMENT}
본 발명은, 3개 이상의 게이트(gate)를 구비한 논리 연산 소자에 관한 것이다.
본 발명자들은, 단전자(單電子) 트랜지스터의 제조 기술의 확립을 위해, 단전자 디바이스에서의 쿨롱 섬(coulomb island)으로서 금 나노 입자에 주목하고, STM(Scanning Tunneling Microscope)을 사용하여 1.8㎚의 입자 직경의 금 나노 입자가 상온(常溫)에서 쿨롱 섬으로서 기능하고 있는 것을 명백히 해 왔다. 또한, 고체 기판 상에 전자 디바이스의 구축을 향해, 무전해 도금을 사용하여 5㎚의 갭길이를 가지는 나노 갭(nano gap) 전극을 한번에 고수율로 제작하는 기술을 확립하여 왔다. 또한, 나노 갭 전극 간에 금 나노 입자를 화학 흡착법에 의해 도입한 단전자 트랜지스터의 동작에 대하여 보고하여 왔다(비특허 문헌 1 내지 6).
S. Kano, Y. Azuma, M. Kanehara, T. Teranishi, Y. Majima, Appl. Phys. Express, 3, 105003 (2010) Y. Yasutake, K. Kono, M. Kanehara, T. Teranishi, M. R. Buitelaar, C. G. Smith, Y. Majima, Appl. Phys. Lett., 91, 203107 (2007) Victor(M). Serdio V., Yasuo Azuma, Shuhei Takeshita, Taro Muraki, Toshiharu Teranishi and Yutaka Majima, Nanoscale, 4, 7161 (2012) N. Okabayashi, K. Maeda, T. Muraki, D. Tanaka, M. Sakamoto, T. Teranishi, Y. Majima, Appl. Phys. Lett., 100, 033101 (2012) Kosuke Maeda, Norio Okabayashi, Shinya Kano, Shuhei Takeshita, Daisuke Tanaka, Masanori Sakamoto, Toshiharu Teranishi, and Yutaka Majima, ACS Nano, 6, 2798 (2012) 이노카와 히로시, 후지와라 사토시, 타카하시 야스오, 신학 기술보, ED2001―241, SDM2001―250, 15―20 페이지
그러나, 이와 같은 단전자 트랜지스터를 사용한 3입력 이상의 논리 연산 소자에 대해서는 아직도 실현되고 있지 않다.
그래서, 본 발명의 목적은, 상기 문제점을 해결하기 위해, 3입력 이상의 논리 연산을 1개의 유닉(unique)한 디바이스로 실현할 수 있는 논리 연산 소자를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은 다음의 구성을 채용한다.
[1] 나노 갭을 가지도록 형성된 한쪽의 전극 및 다른 쪽의 전극;
상기 한쪽의 전극과 상기 다른 쪽의 전극과의 사이에 절연되어 배치된 금속 나노 입자; 및
상기 금속 나노 입자의 전하를 조정하기 위한 복수개의 게이트 전극;
을 포함하고,
상기 복수개의 게이트 전극 중 3개 이상의 게이트 전극에 인가되는 전압에 따라 상기 한쪽의 전극과 상기 다른 쪽의 전극과의 사이에 흐르는 전류가 제어되는, 논리 연산 소자.
[2] 상기 3개 이상의 게이트 전극은, 2개의 사이드 게이트 전극과 1개의 탑 게이트 전극으로 구성되는, 상기 [1]에 기재된 논리 연산 소자.
[3] 상기 3개 이상의 게이트 전극은, 2개의 사이드 게이트 전극과 1개의 보텀 게이트 전극으로 구성되는, 상기 [1]에 기재된 논리 연산 소자.
[4] 상기 3개 이상의 게이트 전극은, 2개의 사이드 게이트 전극과 1개의 탑 게이트 전극과 1개의 보텀 게이트 전극으로 구성되는, 상기 [1]에 기재된 논리 연산 소자.
[5] 상기 한쪽의 전극, 상기 다른 쪽의 전극 및 상기 2개의 사이드 게이트 전극이 제1 절연층 상에 형성되고,
제2 절연층이 상기 제1 절연층 상에서, 상기 한쪽의 전극, 상기 다른 쪽의 전극, 상기 2개의 사이드 게이트 전극 및 상기 금속 나노 입자를 매설하도록 형성되고,
상기 탑 게이트 전극이, 상기 제2 절연층 상에서 상기 금속 나노 입자 상에 형성되어 있는, 상기 [2] 또는 [4]에 기재된 논리 연산 소자.
[6] 상기 3개 이상의 게이트 전극은, 1개의 사이드 게이트 전극과 1개의 보텀 게이트 전극과 1개의 탑 게이트 전극으로 구성되며,
상기 보텀 게이트 전극이 존재하는 면과, 상기 사이드 게이트 전극이 존재하는 면과, 상기 탑 게이트 전극이 존재하는 면이, 상하 방향으로 분리되어 있고,
상기 금속 나노 입자가 상기 보텀 게이트 전극 상에서 상기 탑 게이트 전극 아래로서 절연층에 매설되도록 형성되어 있는, 상기 [1]에 기재된 논리 연산 소자.
[7] 상기 3개 이상의 게이트 전극에 인가되는 전압의 입력과, 상기 한쪽의 전극과 상기 다른 쪽의 전극과의 사이에 상기 금속 나노 입자를 통하여 흐르는 전류의 출력의 관계가, XOR 또는 XNOR로 되는, 상기 [1]에 기재된 논리 연산 소자.
[8] 상기 3개 이상의 게이트 전극에 인가되는 전압의 하이(High)와 로우(Low)의 입력에 상당하는 전위차로서, 1주기분(周期分)의 쿨롱 오실레이션(coulomb oscillation)에서의 피크 전류를 부여하는 게이트 전압과, 인접한 피크 전류를 부여하는 게이트 전압의 전압차 ΔV를 2등분, 3등분 또는 4등분하거나 또는 1개의 전압 구간의 양단에 상당하는 값이 설정되어 있는, 상기 [1]에 기재된 논리 연산 소자.
본 발명에 의하면, 한쪽의 전극과 다른 쪽의 전극이 나노 갭을 가지도록 형성되고, 그 사이에 금속 나노 입자가 절연되어 배치되고, 복수개의 게이트 전극이 금속 나노 입자의 전하를 변화시키는 위치에 형성되므로, 복수개의 게이트 전극 중 3개 이상의 게이트 전극에 인가되는 전압에 따라 한쪽의 전극과 다른 쪽의 전극과의 사이에 흐르는 전류를 제어할 수 있다. 특히, 3개 이상의 게이트 전극이, 2개의 사이드 게이트와 1개의 탑 게이트로 구성되어 있는 경우, 또는 1개의 사이드 게이트와 1개의 탑 게이트와 1개의 보텀 게이트로 구성되어 있는 경우에는, 게이트 전극에 인가되는 전압에 따라, 쿨롱 섬으로서의 금속 나노 입자의 전하를 변화시킬 수 있어, XOR나 XNOR 등의 각종 논리 연산을, 1개의 소자로 행할 수 있다.
도 1은 본 발명의 실시형태에 관한 논리 연산 소자의 구성을 나타내고, (A)는 단면도(斷面圖), (B)는 평면도이다.
도 2는 도 1과는 상이한 논리 연산 소자의 단면도이다.
도 3은 나노 갭 길이를 가지는 전극에 대하여, 예를 들면, 디티올 분자를 사용한 화학 결합에 의한 단전자 섬을 형성하는 단계를 모식적으로 나타낸 도면이다.
도 4는 3입력에서의 진리값표를 나타내고, 각 논리 동작을 행하게 하기 위한 게이트 전압의 설정의 방법에 대해서도 병행하여 나타낸 도면이다.
도 5는 어떤 드레인 전압에 있어서 각 게이트 전압에 따라 흐르는 드레인 전류의 파형(波形)을 모식적으로 나타낸 도면이다.
도 6은 드레인 전압 Vd와 각 게이트 전압 Vg1, Vg2, Vtop ―gate를 각 값으로 설정했을 때의 미분(微分) 컨덕턴스를 모식적으로 나타낸 도면이다.
도 7은 본 발명의 실시형태에 관한 논리 연산 소자의 구성을 나타내고, (A)는 단면도, (B)는 평면도이다.
도 8은 4입력에서의 진리값표를 나타내고, 각 논리 동작을 행하게 하기 위한 게이트 전압의 설정의 방법에 대해서도 병행하여 나타낸 도면이다.
도 9는 실시예 1에 의해 제작한 논리 연산 소자의 SEM 상(像)을 나타낸 도면이다.
도 10은 실시예 1에 의해 제작한 샘플에 있어서, 드레인 전압에 대한 드레인 전류를 나타낸 도면이다.
도 11은 탑 게이트 전압 및 드레인 전압을 각각 소인(掃引; sweep)했을 때의 미분 컨덕턴스의 매핑[스터빌리티(stability) 다이어그램]을 나타낸 도면이다.
도 12는 드레인 전압에 대한 드레인 전류 의존성을 나타낸 도면이다.
도 13의 (A)는 제1 사이드 게이트 전압에 대한 드레인 전류 의존성, (B)는 제2 사이드 게이트 전압에 대한 드레인 전류 의존성, (C)는 탑 게이트 전압에 대한 드레인 전류 의존성, (D)는 제1 사이드 게이트 전압과 드레인 전압을 변화시켰을 때의 미분 컨덕턴스 특성, (E)는 제2 사이드 게이트 전압과 드레인 전압을 변화시켰을 때의 미분 컨덕턴스 특성, (F)는 탑 게이트 전압과 드레인 전압을 변화시켰을 때의 미분 컨덕턴스 특성을 나타낸 도면이다.
도 14는 임의의 2개의 게이트에 인가하는 전압에 대한 미분 컨덕턴스 의존성을 나타낸 도면으로서, (A)는 제1 사이드 게이트 전압 및 제2 사이드 게이트 전압에 대한 미분 컨덕턴스 의존성, (b)는 제2 게이트 전압 및 탑 게이트 전압에 대한 미분 컨덕턴스 의존성, (c)는 제1 사이드 게이트 전압 및 탑 게이트 전압에 대한 미분 컨덕턴스 의존성을 나타낸다.
도 15는 실시예 1에 의해 제작한 논리 연산 소자의 특성을 나타낸 도면이다.
도 16은 드레인 전압에 대한 드레인 전류 의존성을 나타낸 도면이다.
도 17의 (A), (B), (C)는, 각각 게이트 전압 Vg1, Vg2, Vtop ―gate에 대한 쿨롱 오실레이션 특성을, (D), (E), (F)는 각각의 게이트 전압에 대한 쿨롱 다이아몬드 특성을 나타낸 도면이다.
도 18의 (A), (B), (C)는, 각각 게이트 전압 Vg1, Vg2, Vtop ―gate에 대한 쿨롱 오실레이션 특성을 반복 측정한 결과를 나타낸 도면이다.
도 19는 실시예 2에 의해 제작한 논리 연산 소자의 특성을 나타낸 도면이다.
도 20의 (A)는 주파수 1Hz에서의 논리 연산 소자의 동작 결과를 나타낸 도면, (B)는 주파수 10Hz에서의 논리 연산 소자의 동작 결과를 나타낸 도면이다.
이하, 도면을 참조하면서 본 발명의 실시형태에 대하여 설명하지만, 본 발명은 특허 청구의 범위에서 기재한 발명의 범위에 있어서 적절히 변경하여 실시할 수 있다.
[논리 연산 소자의 구조]
도 1은, 본 발명의 실시형태에 관한 논리 연산 소자의 구성을 나타내고, (A)는 단면도, (B)는 평면도이다. 본 발명의 실시형태에 관한 논리 연산 소자(10)는, 나노 갭을 가지도록 배치된 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)과, 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)과의 사이에 절연되어 배치되는 금속 나노 입자(7)와, 금속 나노 입자(7)의 전하를 조정하기 위한 복수개의 게이트 전극(5C, 5D, 11)을 구비한다.
도 1에 나타낸 구체적인 형태에서는, 기판(1)과, 기판(1) 상에 형성한 제1 절연층(2)과, 제1 절연층(2) 상에 나노 갭 길이를 가지도록 형성한 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)과, 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)에 형성한 자기 조직화 단분자막(Self―Assembled Monolayer: SAM)(6)과, 자기 조직화 단분자막(6)에 흡착되어 한쪽의 전극(5A)과 다른 쪽의 전극(5B)과의 사이에 배치된 금속 나노 입자(7)와, 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)의 형성 방향과 교차하는 방향으로 형성된 사이드 게이트 전극(5C, 5D)과, 제1 절연층(2), 한쪽의 전극(5A), 다른 쪽의 전극(5B), 사이드 게이트 전극(5C, 5D) 상에서, 자기 조직화 단분자막(6) 및 금속 나노 입자(7)를 매설하도록 형성된 제2 절연층(8)과, 제2 절연층(8) 상에 배치되고, 금속 나노 입자(7)의 상방에서 그 바로 위에 배치되는 탑 게이트 전극(11)을 구비한다.
여기서, 나노 갭 길이는 수㎚, 예를 들면, 0.5㎚∼12㎚의 치수이다. 금속 나노 입자(7)의 주위에는, 자기 조직화 단분자(SAM: Self―Assembled Monolayer)와 유기 분자와의 반응에 의해 형성된, 절연막으로서의 자기 조직화 단분자 혼합막이 흡착되어 있다. 이 제1 실시형태에서는, 제1 절연층(2) 상에서, 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)의 형성 방향과 교차하는 방향, 구체적으로는 직교하는 방향으로 게이트 전극(사이드 게이트 전극이라고도 함)(5C, 5D)이 형성되어 있다.
기판(1)에는 Si 기판 등 각종 반도체 기판이 사용될 수 있다. 제1 절연층(2)은, SiO2, Si3N4, Al2O3 등에 의해 형성된다. 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)은, Au, Al, Ag, Cu, Ni 등에 의해 형성된다. 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)은, 밀착층과 금속층을 순차로 적층함으로써 형성되어도 된다. 여기서, 밀착층은 Ti, Cr, Ni 등으로 형성되고, 금속층은 밀착층 상에 Au, Al, Ag, Cu, Ni 등의 다른 또는 동일한 금속으로 형성된다.
자기 조직화 단분자막(6)은, 각종의 것이 사용될 수 있다. 자기 조직화 단분자막(6)은, 제1 전극(5A), 제2 전극(5B)을 구성하는 금속 원자에 화학 흡착하는 제1 관능기와, 제1 관능기에 결합되는 제2 관능기로 이루어진다. 제1 관능기는, 티올기, 디티오카르바메이트기, 크산테이트기 중 어느 하나의 기이다. 제2 관능기는, 알칸, 알켄, 알칸 또는 알켄의 수소 분자의 일부 또는 전부를 불소로 치환한 것, 아미노기, 니트로기, 아미드기 중 어느 하나의 기이다.
금속 나노 입자(7)는, 수㎚의 직경을 가지는 입자로, 금, 은, 구리, 니켈, 철, 코발트, 루테늄, 로듐, 팔라듐, 이리듐, 백금 등이 사용된다. 금속 나노 입자(7)는, 자기 조직화 단분자막(6)을 구성하는 분자의 직쇄 부분과 결합하는 알칸티올 등의 분자가 주위에 결합되어 있다.
제2 절연층(6)은, SiN, SiO, SiON, Si2O3 , SiO2, Si3N4, Al2O3, MgO 등, 무기 절연물에 의해 형성된다. 무기 절연물은 화학량론 조성(組成)의 것이 바람직하지만, 화학량론 조성에 가까운 것이라도 된다.
탑 게이트 전극(11)은, 제2 절연층(8) 상에서 평면에서 볼 때 금속 나노 입자(7)의 바로 위에 닿는 위치에, 한쪽의 전극(5A)과 다른 쪽의 전극(5B)에 걸쳐지도록 형성된다. 탑 게이트 전극(11)은, 도 1의 (B)에 나타낸 바와 같이, 제1 절연층(2) 상의 전극(5A, 5B)의 형성 방향, 사이드 게이트 전극(5C, 5D)의 형성 방향과는 상이한 방향으로, 형성되어 있다. 이것은, 탑 게이트 전극(11)과 그 이외의 전극(5A, 5B, 5C, 5D)과 용량을 형성하지 않도록 하기 위해서이다.
여기서, 금속 나노 입자(7) 주위의 자기 조직화 단분자막(6) 또는 자기 조직화 혼합막과 제2 절연층(8)에 의해, 금속 나노 입자(7)가 한쪽의 전극(5A)과 다른 쪽의 전극(5B)과 절연되어 배치되어 있으면 된다.
도 2는 도 1과는 상이한 논리 연산 소자(20)의 단면도이다. 도 2에 나타낸 바와 같이, 예를 들면, 금속 나노 입자(7)의 주위에 무기 또는 유기의 절연막(71)이 형성되어 있고, 절연막을 가지는 금속 나노 입자(72)가, 한쪽의 전극(5A)과 다른 쪽의 전극(5B)과의 사이에 배치되어, 절연막을 가지는 금속 나노 입자가 한쪽의 전극(5A)과 다른 쪽의 전극(5B)과 절연되어 있어도 된다. 금속 나노 입자(7)의 외주(外周) 전체면에 절연막(71)이 형성되어 있을 필요는 없고, 한쪽의 전극(5A)과 금속 나노 입자(7)가, 예를 들면, 0.3㎚∼10㎚의 절연막으로 절연되어 금속 나노 입자(7)와 다른 쪽의 전극(5B)이, 예를 들면, 0.3㎚∼10㎚의 절연막으로 절연되어 있어도 된다. 또는, 금속 나노 입자(7)가 한쪽의 전극(5A)과 다른 쪽의 전극(5B)의 사이에 배치되고, 절연막(71)과 제2 절연층(8)이 구별되지 않고, 절연층에 의해 금속 나노 입자(7)와 한쪽의 전극(5A)과 다른 쪽의 전극(5B)이 절연되어 있어도 된다.
금속 나노 입자(7)의 위치에 관한 최적성에 대하여 설명한다. 논리 연산 소자(10, 20)에 있어서, 금속 나노 입자(7)의 위치는, 2개의 사이드 게이트 및 탑 게이트와 금속 나노 입자와의 사이의 게이트 커패시턴스가 같은 값으로 되는 것이 바람직하다. 이것을 실현하기 위해서는, 금속 나노 입자(7)와 각 게이트 전극(5C, 5D, 11) 사이의 거리, 나노 갭 전극(5A, 5B)의 형상, 금속 나노 입자(7)와 나노 갭 길이와의 관계, 금속 나노 입자(7)의 나노 갭 전극(5A, 5B)의 사이의 위치 등이 중요하다. 게이트 커패시턴스는, 각 전극으로부터 전속이 얼마나 금속 나노 입자에 수속할 것인가 하는 점에서 정해진다. 그러므로, 나노 갭 전극(5A, 5B)은, 금속 나노 입자(7)가 존재하는 부분만 갭길이가 좁고, 사이드 게이트 전극(5C, 5D)으로의 개구부가 넓어지고, 금속 나노 입자(7)에 대한 개구가 넓고 또한 탑 게이트 전극(11)에 대하여 넓게 되어 있는 것이 바람직하고, 이와 같은 바람직한 형태에 의해, 금속 나노 입자(7)가 나노 갭 전극(5A, 5B)에 매립되지 않는다.
[논리 연산 소자의 제조 방법]
다음에, 도 1에 나타낸 논리 연산 소자(10)의 제조 방법에 대하여 상세하게 설명한다.
먼저, 기판(1) 상에 제1 절연층(2)을 형성한다. 다음에, 분자 정규(定規) 무전해 도금법에 의해 나노 갭 전극(5A, 5B)과, 사이드 게이트 전극(5C, 5D)을 형성한다.
예를 들면, 제1 절연층(2) 상에 나노 갭보다 넓은 갭을 가지도록 금속층(3A, 3B)을 간격을 두고 쌍을 이루도록 형성하여 두고, 다음에, 무전해 도금액에 기판(1)을 침지(浸漬)한다. 무전해 도금액은, 금속 이온을 포함하는 전해액에 환원제(還元劑) 및 계면활성제가 혼입되어 제작된다. 이 무전해 도금액에 기판(1)을 담그면, 금속 이온이 환원제에 의해 환원(還元)되어 금속이 금속층(3A, 3B)의 표면으로 석출(析出)하여 금속층(4A)과 금속층(4B)으로 되고, 금속층(4A)과 금속층(4B)과의 갭이 좁아져, 무전해 도금액에 포함되는 계면활성제가 그 석출에 의해 형성되는 금속층(4A, 4B)에 화학 흡착된다. 계면활성제는 갭의 길이(단지 「갭길이」라고 함)를 나노미터 사이즈로 제어한다. 전해액 중의 금속 이온이 환원제에 의해 환원되어 금속이 석출하므로, 이와 같은 방법은 무전해 도금법으로 분류된다. 금속층(3A, 3B)에 금속층(4A, 4B)이 도금에 의해 형성되고, 전극(5A, 5B)의 쌍이 얻어진다. 이와 같이, 나노 갭 전극(5A, 5B)의 표면에 보호기인 계면활성제 분자를 분자 정규로서 사용한 무전해 도금법(이하, 「분자 정규 무전해 도금법」이라고 함)에 의해, 갭길이를 계면활성제의 분자에 의해 제어한다. 이로써, 나노 갭 전극(5A, 5B)을 양호한 정밀도로 형성할 수 있다. 게이트 전극(5C, 5D)에 대해서도 동시에 형성할 수 있다. 그리고, 나노 갭 전극은, 전술한 방법에 의해 형성한 것에 한정되지 않고, 예를 들면, 본 발명자들이 비특허 문헌 3에 개시한 것처럼, 옥소를 사용한 무전해 도금에 의해 형성해도 된다.
다음에, 디티올 분자에 의한 알칸티올로 보호된 금 나노 입자(7)의 배위자(配位子; ligand) 교환을 이용하여, 나노 갭 전극(5A, 5B) 사이에 금속 나노 입자(7)를 화학 결합시킨다. 이로써, 금속 나노 입자(7)를, 예를 들면, 자기 조직화 단분자막(6)에 고정시킨다.
도 3은, 나노 갭 길이를 가지는 전극(5A, 5B)에 대하여, 예를 들면, 디티올 분자를 사용한 화학 결합에 의한 단전자 섬을 형성하는 단계를 모식적으로 나타낸 도면이다. 도 3의 (A)에 나타낸 바와 같이, 전극(5A, 5B)으로서의 금 전극 표면에, 자기 조직화 단분자막(6A, 6B)을 형성한다. 다음에 도 3의 (B)에 나타낸 바와 같이, 알칸디티올(9A)을 도입함으로써 SAM 결손부(缺損部)에 알칸디티올이 배위(配位)하거나 또는 알칸티올과 알칸디티올이 교환되는지에 따라, SAM과 알칸티올로 이루어지는 SAM 혼합막(9)이 형성된다. 다음에, 알칸티올로 보호된 금속 나노 입자(7A)를 도입한다. 그러면, 도 3의 (C)에 나타낸 바와 같이, 금속 나노 입자(7)의 보호기인 알칸티올과, 알칸티올과 알칸디티올의 혼합 자기 조직화 단분자막(6A, 6B) 중의 알칸디티올과의 배위자 교환에 의해, 금속 나노 입자(7)가 자기 조직화 단분자에 화학 흡착한다.
이와 같이 하여, 나노 갭 길이를 가지는 전극(5A, 5B)의 사이에, 자기 조직화 단분자막(6A, 6B)을 이용하고, 자기 조직화 단분자 혼합막을 개재하여 화학 흡착에 의해 금속 나노 입자(7)를 단전자 섬으로서 도입한다.
그 후, 촉매 CVD법, 플라즈마 CVD법, 광 CVD법 또는 펄스레이저 퇴적(PLD) 법을 이용하여, 금속 나노 입자(7)를 자기 조직화 단분자층(單分子層)(6A, 6B)에 의해 화학 흡착한 나노 갭 전극이 부착된 기판을 냉각하면서, 샘플이 소정의 온도를 넘어 승온(昇溫)하지 않도록 하여, 그 위에 제2 절연층(8)을 퇴적시킨다.
그리고, 제2 절연층(8)으로서 Al2O3 또는 Si3N4를 퇴적시킬 때는, 원자층 에피택시법이나 열CVD법을 이용하여 가스를 열분해해도 된다. 이 경우에는, 샘플대를 충분히 냉각시킬 필요가 있다.
그 후, 레지스트를 도포하고, 전자빔 리소그래피 기술 또는 광 리소그래피에 의해 게이트 전극(11)의 패턴을 그리고, 현상 후, 1 또는 2종류의 금속층을 형성함으로써, 게이트 전극(11)을 형성한다. 이 때, 밀착층을 형성한 쪽이 바람직하다.
게이트 전극(11)의 형성과 동시에 또는 전후로, 나노 갭 전극(5A, 5B)을 외부 접속하기 위해, 외부로의 인출용 전극을 형성한다. 예를 들면, 제2 절연층(8) 상에 레지스트를 형성하고, 레지스트 상에 마스크를 배치하여 노광함으로써, 레지스트에 마스크 패턴을 형성한다. 그 후, 제2 절연층(8)에 비어 홀(via hole)을 형성한다. 비어 홀에 있는 자기 조직화 단분자에 대해서는 필요에 따라 애싱에 의해 제거한다. 그리고, 이 비어 홀에 금속을 충전시켜 외부 인출용 전극을 형성한다.
전술에서는, 전극 재료로서는 금을 사용하고 있지만, 금에 한정되지 않고 다른 금속이라도 된다. 예를 들면, 전극 재료로서 이니셜 전극의 재료를 구리로 해도 된다. 이 때, 이니셜 전극은, 전자빔 리소그래피법 또는 광 리소그래피법을 이용하여 구리 전극을 형성하고, 그 후, 구리 전극 표면을 염화 구리로 한다. 도금액으로서 아스코르브산(ascorbic acid)을 환원제로서 사용한 염화 금 용액을 사용하고, 구리 전극 표면을 금으로 덮는다. 구체적으로는, 염화 금(III) 산 수용액에 계면활성제 브롬화 알킬 트리메틸암모늄 CnH2n ＋1[CH3]3 N＋·Br―를 혼합하여, 환원제 L(＋)―아스코르브산을 더하고, 갭 전극 상에, 자기 촉매형 무전해 금 도금을 행한다. 그리고, 분자 정규 도금법에 의해 표면이 금인 나노 갭 전극을 제작한다.
이로써, 본 발명의 실시형태에 관한 논리 연산 소자(10)를 제작할 수 있다.
여기서, 종래, 탑 게이트 전극(11)을 배치하는 것이 어려웠던 것에 대하여 설명한다. 이 곤란성은, 제2 절연층(8)의 형성이 단전자 소자의 제조에 있어서 실현할 수 없었던 것에 의거한다.
Si3N4와 같은 무기 절연막을, 촉매 CVD법, 플라즈마 CVD법, 광 CVD법 또는 PLD법을 이용하여 형성할 때, 일반적으로, 플라즈마 중에 샘플이 노출되거나 운동 에너지가 높은 입자가 샘플 표면을 스퍼터하거나, 주로 막질(膜質)을 향상시키기 위해 기판의 온도가 높아지는 경우가 있다. 이들 기판에 대한 플라즈마, 고에너지 입자, 열 등에 의해, 단전자 소자는 용이하게 파괴되므로, 무기 절연막을 퇴적되는 것이 지금까지 곤란했다.
즉, 자기 조직화 단분자막(SAM: Self―Assembled Monolayer)과 같은 유기물에 의해 표면이 덮힌 나노 입자나 배위자 분자에 무기 절연막을 퇴적시키면, 퇴적물의 소스원이 SAM 및 배위자 분자를 부수어, 나노 입자가 파괴되는 것에 의해 소자를 파괴하여 버린다. 소자가 파괴되지 않아도, 갭 사이에 존재하는 나노 입자가 무기 절연체의 퇴적 중에 이동해 버려, 단전자 소자로서 기능하지 않게 된다. 특히, 금 나노 갭 전극으로서 사용하는 나노 스케일의 금 전극은 열에 대하여 유동성(流動性)이 높으므로, 열을 가함으로써, 나노 갭의 구조 변화가 일어나, 단전자 소자가 망가져 버린다.
본 발명자들은, 예의(銳意) 연구의 결과, 다음과 같은 관점에 주목하고, 제2 절연층(8)의 형성 등을 실현시켰다.
1) 무전해 도금에 의해 갭길이를 제어하여 전극 쌍을 형성할 수 있고, 그와 같은 나노 갭 전극은 열에 대하여 안정되는 것.
2) 무기 절연물이 퇴적될 때, 금속 나노 입자가 배위 분자에 의해 덮히고, 나노 갭 전극이 SAM으로 덮혀져 있으므로, 전극 표면을 파괴하지 않는 것.
3) 단전자 섬(「쿨롱 섬」이라고도 함)으로서 작용하는 금속 나노 입자가, 나노 갭 사이에 앵커 분자, 예를 들면, 디티올 분자에 의해 화학적으로 고정된 것.
[논리 연산 소자의 동작]
다음에, 본 발명의 실시형태에 관한 논리 연산 소자의 동작 원리에 대하여 설명한다. 도 4는, 3입력에서의 진리값표를 나타낸 도면이며, 각 논리 동작을 행하게 하기 위한 게이트 전압의 설정의 방법을 병행하여 나타내고 있다. 본 발명의 실시형태에 관한 논리 연산 소자는, 단전자 트랜지스터의 구조를 구비하고 있다. 단전자 트랜지스터는 FET(Field Effect Transistor)의 일종임에도 불구하고, 게이트 전압에 의해 금속 나노 입자(7)로 이루어지는 단전자 섬에 대한 전하가 변조되고, 그 결과, 전류가 흐르는 상태와 흐르지 않는 상태의 2가지 상태가 주기적으로 나타나는, 이른바 쿨롱 오실레이션 현상이 관찰된다. 도 5는 어떤 드레인 전압에 있어서, 각 게이트 전압에 따라 흐르는 드레인 전류의 파형을 모식적으로 나타내고, 도 6은, 드레인 전압 Vd와 각 게이트 전압 Vg1, Vg2, Vtop ―gate를 각 값으로 설정했을 때의 드레인 전류 I의 미분 컨덕턴스를 모식적으로 나타낸 도면이다. 도 6에 있어서는, 드레인 전류 I의 미분 컨덕턴스의 크기가 메쉬의 수에 따라 커지도록 나타내고 있다. 도 5에 나타낸 바와 같이, 쿨롱 오실레이션 특성에서의 전류 파형은, 드레인 전압 Vd와 각 게이트 전압의 2개의 전압 방향으로 플러스의 경사와 마이너스의 경사를 가지는 직선으로 외부 삽입되어 전류값은 피크를 가진다.
도 5에 나타낸 바와 같이, 피크 전류를 부여하는 게이트 전압 V1과 우측 인접한 피크 전류를 부여하는 게이트 전압 V2의 차 ΔV(=V2―V1)가, 1주기분의 쿨롱 오실레이션에 상당하여, 게이트 용량 C는, C=e/ΔV로 부여된다. 여기서, e는 소전하이다. 이 ΔV의 값은, 금속 나노 입자(7)와 한쪽의 전극(5A) 및 다른 쪽의 전극(5B), 즉 금속 나노 입자(7)와 소스 전극 및 드레인 전극과의 배치 관계, 또한 2개의 사이드 게이트 전극(5C 및 5D)과 탑 게이트 전극(11)과의 배치 관계에 의존한다. 따라서, ΔV의 값은, 3개의 게이트 전극(5C, 5D 및 11)의 배치에 의존하므로, 3개의 게이트 전극마다, 드레인 전류 Id의 1주기분의 쿨롱 오실레이션에 대응한 ΔV의 값이 상이하다.
그래서, 3개의 게이트 전극을 가지는 논리 연산 소자(10, 20)에 대하여 배타적(排他的) 논리합(XOR: exclusive or)의 동작을 행하게 하는 경우에는, 각 게이트 전압의 값을 다음과 같이 설정하면 된다. XOR 동작에서는, 3개의 게이트에 인가되는 「0」의 전압과 「1」의 전압의 입력에 상당하는 전압의 차이가, ΔV/2(2분의 1주기)에 상당하는 전압차로 되도록 드레인 전압을 조정한다. 그리고, 예를 들면, 「1」의 입력에 상당하는 탑 게이트 전압을, 쿨롱 오실레이션의 피크 전류를 취하는 게이트 전압으로 하고, 「0」의 입력에 상당하는 게이트 전압을 ΔV/2만큼 작은 전압값으로 한다. 탑 게이트 전압은 먼저 결정한 「0」의 입력으로 하고, 다음에, 한쪽의 사이드 게이트 전압은, 피크 전류를 취하는 사이드 게이트 전압을 「1」의 입력에 상당하는 게이트 전압으로 하고, 「0」의 입력에 상당하는 게이트 전압을 ΔV/2만큼 작은 전압값으로 한다. 탑 게이트 전압과 한쪽의 사이드 게이트 전압을 「0」의 입력으로 하여, 또 다른 쪽의 사이드 게이트 전압은, 피크 전류를 취하는 게이트 전압을 「1」의 입력에 상당하는 게이트 전압으로 하고, 「0」의 입력에 상당하는 게이트 전압을 ΔV/2만큼 작은 전압값으로 한다. 이 때, 3개의 게이트 전압이 함께 「1」의 입력에 상당하는 게이트 전압으로, 출력이 「1」의 전류 피크값을 취하도록, 입력의 게이트 전압을 설정한다.
3개의 게이트 전압을 모두 「0」의 상태로 하면, 전류는 흐르지 않고 출력은 「0」으로 된다.
3개의 게이트 전극 중 어느 하나의 게이트 전압을 「1」의 상태로 하고, 나머지의 2개의 게이트 전압을 「0」의 상태로 하면, 피크 전류가 흘러 출력은 「1」로 된다.
3개의 게이트 전극 속에서, 어느 2개의 게이트 전압을 「1」의 상태로 하고, 나머지 1개의 게이트 전압을 「0」의 상태로 하면, 게이트 전압에 의한 단전자 섬에 대한 전하 유기(誘起)의 중첩이 일어나, 1주기분의 ΔV를 인가한 상태로 되므로, 출력은 「0」의 상태로 된다.
3개의 게이트 전압을 「1」의 상태로 하면, 1.5 주기분의 ΔV를 인가한 것과 동등하므로, 출력은 「1」로 된다.
도 4의 논리 대응표의 XOR의 열에서는, 전술한 출력 전류의 결과를 나타내고 있다. 출력 결과에서, 「0」은 전류가 흐르지 않는 상태 또는 작은 상태를 나타내고, 「1」은 전류가 흐르는 상태 또는 큰 상태를 나타내고 있다.
논리 대응표의 최하란에는, 1주기분의 쿨롱 오실레이션(가로축은 게이트 전압, 세로축이 드레인 전류)을 나타내고, 검은 원(●)은 「0」의 전류 출력 상태, 흰원(○)은 「1」의 전류 출력 상태를 나타내고 있다. XOR 동작에서는, ΔV/2의 전위차를 입력 게이트 전압의 「0」과「1」의 상태에 상당하는 전위의 차로서 사용하고, 입력이 「0」측에서 출력이 「0」이므로, 1주기분의 쿨롱 오실레이션의 좌측 절반의 전압 영역을 각 게이트 전극에 인가하는 전압으로서 사용하고 있는 것으로 된다.
이상과 같이, 게이트 전극의 입력의 조합과 출력의 관계는, 배타적 논리합 XOR 동작의 출력으로 되어 있다. 따라서, 단전자 트랜지스터에서는, 쿨롱 오실레이션 특성과, 복수개의 게이트 전극에 의한 단전자 섬에 대한 전하의 유기의 중첩 현상에 의해, 논리 연산을 실현할 수 있다.
다음에, 논리 연산 소자(10, 20)에 대하여 배타적 논리합의 부정(XNOR: exclusive not OR)의 동작을 행하게 하는 경우에 대하여 설명한다. 이 경우, 각 게이트 전압의 값을 다음과 같이 설정하면 된다. 즉, XNOR 동작에서는, XOR과 마찬가지로 「0」과「1」의 상태의 입력 전압의 차이가, ΔV/2에 상당하는 게이트 전압차로 되도록 드레인 전압을 조정하지만, 3개의 게이트 전압이 모두 「0」의 입력에 상당하는 게이트 전압으로, 출력이 「1」의 전류 피크값을 취하도록, 입력의 게이트 전압을 설정한다. 그러면, XOR과 같은 동작 원리에 의해, 이 게이트 전압의 설정으로, XNOR의 논리 연산을 실현할 수 있다. 이것은, 1주기분의 쿨롱 오실레이션의 도면 우측 절반의 전압 영역을 각 게이트 전극에 인가하는 전압으로서 사용하고 있는 것으로 된다.
다음에, 논리 연산 소자(10, 20)에 대하여, 입력 「0」과 입력 「1」의 전압차로서 ΔV/4(4분의 1주기)를 사용하고, ΔV/4의 전압차를 가지는 2개의 게이트 전압을 가했을 때, 쿨롱 오실레이션의 전류 피크 바로 앞의 플러스의 슬로프(slope)와 피크 후의 마이너스의 슬로프의 도중의 값에서 동일한 전류값을 나타낸 바와 같이, 드레인 전압을 조절한다. 도 4의 4분의 1주기의, 쿨롱 오실레이션 특성에 있도록, ΔV/4씩 게이트 전압을 어긋나게 하면, 「0」, 「1」, 「1」, 「0」로 변화한다.
연산 A의 동작 또는 연산 C의 동작을 행하게 하는 경우에 대하여 설명한다. 이 경우, 각 게이트 전압의 입력 전압값을, 도 4의 4분의 1주기의 쿨롱 오실레이션의 연산 A에 상당하는 게이트 전압으로 설정하면 된다. 즉, 예를 들면, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록 드레인 전압을 조절하고, 「0」의 입력에 상당하는 탑 게이트 전압을, 피크 전류의 마이너스의 슬로프 상의 전압의 값으로 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 높은 전압값으로 설정한다.
다음에, 한쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압을 먼저 결정한 「0」의 입력으로 하여, 「0」의 입력에 상당하는 한쪽의 사이드 게이트 전압의 값으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 마이너스의 슬로프 상의 전압의 값으로 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 높은 전압값으로 설정한다.
또한, 다른 쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압과 한쪽의 사이드 게이트 전압을 「0」의 입력으로 하여, 「0」의 입력에 상당하는 다른 쪽의 사이드 게이트 전압의 값으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 마이너스의 슬로프 상의 전압의 값으로 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 높은 전압값으로 설정한다.
3개의 게이트 전압이 함께 「1」의 입력에 상당하는 게이트 전압으로, 출력이 「1」의 전류 피크값을 취하도록, 입력의 게이트 전압을 설정한다. 그러면, 3개의 게이트 전압에 대한 입력이(0, 0, 0) 및 (1, 1, 1)의 경우에만 출력이 「1」로 되고, 그 이외의 경우에는 출력이 「0」으로 되어, 논리 연산 소자(10)가 연산 A의 동작을 행한다.
반대로, 연산 C에 상당하는 게이트 전압을 다음과 같이 설정한다. 즉, 예를 들면, 「1」의 입력에 상당하는 탑 게이트 전압을, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값으로 설정하고, 「0」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 낮은 전압값으로 설정한다.
다음에, 한쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압을 먼저 결정한 「0」의 입력으로 하여, 「1」의 입력에 상당하는 한쪽의 사이드 게이트 전압의 값으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값으로 설정하고, 「0」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 낮은 전압값으로 설정한다.
또한, 다른 쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압과 한쪽의 사이드 게이트 전압을 「0」의 입력으로 하여, 「1」의 입력에 상당하는 다른 쪽의 사이드 게이트 전압의 값으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값으로 설정하고, 「0」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 낮은 전압값으로 설정한다.
그러면, 3개의 게이트 전압에 대한 입력이, (0, 0, 0) 및 (1, 1, 1)의 경우에만 출력이 「0」으로 되고, 그 이외의 경우에는 출력이 「1」로 되어, 연산 C의 논리 연산이 실현된다.
다음에, 논리 연산 소자(10)에 대하여 연산 B의 동작 또는 연산 D의 동작을 행하게 하는 경우에 대하여 설명한다. 이 경우도, 입력 「0」과 입력 「1」의 전압차로서 ΔV/4를 사용하고, 드레인 전압을 조정한다. 이로써, 피크 전류의 플러스의 슬로프와 마이너스의 슬로프의 도중의 값에서 동일한 값을 취하도록 한다. 연산 B에 상당하는 게이트 전압을 다음과 같이 설정한다.
예를 들면, 「1」의 입력에 상당하는 탑 게이트 전압으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값에 대하여 ΔV의 3/4배 높은 값을 설정하고, 「0」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 낮은 전압값으로 설정한다.
다음에, 한쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압을 먼저 결정한 「0」의 입력으로 하여, 「1」의 입력에 상당하는 한쪽의 사이드 게이트 전압의 값으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값에 대하여 ΔV의 3/4배 높은 값을 설정하고, 「0」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 낮은 전압값으로 설정한다.
또한, 다른 쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압과 한쪽의 사이드 게이트 전압을 「0」의 입력으로 하여, 「1」의 입력에 상당하는 다른 쪽의 사이드 게이트 전압의 값으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값에 대하여 ΔV의 3/4배 높은 값을 설정하고, 「0」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 낮은 전압값으로 설정한다.
그러면, 입력에 의해 「0」의 개수가 0개 또는 1개인 경우에는 출력이 「0」으로 되고, 그 이외의 경우에는 출력이 「1」로 되어, 연산 B의 논리 연산이 실현된다.
반대로, 연산 D에 상당하는 게이트 전압을 다음과 같이 설정한다. 예를 들면, 「0」의 입력에 상당하는 탑 게이트 전압으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값을 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 높은 전압값으로 설정한다. 「1」을 입력했을 때는, 마이너스의 슬로프에 의해 전술한 동일한 전류값과 같은 전류값으로 된다.
다음에, 한쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압을 먼저 결정한 「0」의 입력으로 하여, 「0」의 입력에 상당하는 한쪽의 사이드 게이트 전압의 값으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값을 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 높은 전압값으로 설정한다.
또한, 다른 쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압과 한쪽의 사이드 게이트 전압을 「0」의 입력으로 하여, 「0」의 입력에 상당하는 다른 쪽의 사이드 게이트 전압의 값으로서, ΔV를 4등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값을 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/4만큼 높은 전압값으로 설정한다.
그러면, 입력에 의해 「0」의 개수가 0개 또는 1개인 경우에는 출력이 「1」로 되고, 그 이외의 경우에는 출력이 「0」으로 되어, 연산 D의 논리 연산이 실현된다.
논리 연산 소자(10)에 대하여 다음과 같은 동작을 행하게 할 수도 있다. 즉, 입력 「0」과 입력 「1」의 전압차로서 ΔV/3을 사용하고, ΔV/3의 전압차를 가지는 2개의 게이트 전압을 가했을 때, 쿨롱 오실레이션의 전류 피크 바로 앞의 플러스의 슬로프와 피크 후의 마이너스의 슬로프의 도중의 값에서 동일한 전류값을 나타낸 바와 같이, 드레인 전압을 조절한다.
연산 E에 상당하는 게이트 전압을 다음과 같이 설정한다. 예를 들면, 「0」의 입력에 상당하는 탑 게이트 전압으로서, ΔV를 3등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값을 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/3만큼 높은 전압값으로 설정한다.
다음에, 한쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압을 먼저 결정한 「0」의 입력으로 하여, 「0」의 입력에 상당하는 한쪽의 사이드 게이트 전압의 값으로서, ΔV를 3등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값을 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/3만큼 높은 전압값으로 설정한다.
또한, 다른 쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압과 한쪽의 사이드 게이트 전압을 「0」의 입력으로 하여, 「0」의 입력에 상당하는 다른 쪽의 사이드 게이트 전압의 값으로서, ΔV를 3등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 플러스의 슬로프 상의 전압의 값을 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/3만큼 높은 전압값으로 설정한다.
그러면, 입력에 의해 「1」의 개수가 2개인 경우에만 출력이 「0」이며, 그 이외의 경우에는 출력이 「1」로 되는 논리 연산 E이 실현된다.
반대로, 연산 F에 상당하는 게이트 전압을 다음과 같이 설정한다. 예를 들면, 「0」의 입력에 상당하는 탑 게이트 전압으로서, ΔV를 3등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 마이너스의 슬로프 상의 전압의 값을 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/3만큼 높은 전압값으로 설정한다.
다음에, 한쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압을 먼저 결정한 「0」의 입력으로 하여, 「0」의 입력에 상당하는 한쪽의 사이드 게이트 전압의 값으로서, ΔV를 3등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 마이너스의 슬로프 상의 전압의 값을 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/3만큼 높은 전압값으로 설정한다.
또한, 다른 쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압과 한쪽의 사이드 게이트 전압을 「0」의 입력으로 하여, 「0」의 입력에 상당하는 다른 쪽의 사이드 게이트 전압의 값으로서, ΔV를 3등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 동일한 전류값으로 되도록, 피크 전류의 마이너스의 슬로프 상의 전압의 값을 설정하고, 「1」의 입력에 상당하는 탑 게이트 전압을, 그 설정한 전압의 값보다도 ΔV/3만큼 높은 전압값으로 설정한다.
그러면, 입력에 의해 「1」의 개수가 1개인 경우에만 출력이 「0」으로 되고, 그 이외의 경우에는 출력이 「1」로 되는, 연산 F의 논리 연산이 실현된다.
연산 G에 상당하는 게이트 전압을 다음과 같이 설정한다. 예를 들면, 「1」의 입력에 상당하는 탑 게이트 전압은 다음과 같이 설정한다. ΔV를 3등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 같은 값으로 되도록 ΔV을 3등분하고, 피크 전류의 플러스의 슬로프 상의 값으로 한다. 「0」의 입력에 상당하는 탑 게이트 전압을 그 설정한 값보다도 ΔV/3만큼 낮은 전압값으로 한다.
다음에, 한쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압을 먼저 결정한 「0」의 입력으로 하여, 「1」의 입력에 상당하는 한쪽의 사이드 게이트 전압의 값으로서 다음과 같이 설정한다. ΔV를 3등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 같은 값으로 되도록 ΔV을 3등분하고, 피크 전류의 플러스의 슬로프 상의 값으로 한다. 「0」의 입력에 상당하는 탑 게이트 전압을 그 설정한 값보다도 ΔV/3만큼 낮은 전압값으로 한다.
또한, 다른 쪽의 사이드 게이트 전압의 설정에 대해서는, 탑 게이트 전압과 한쪽의 사이드 게이트 전압을 「0」의 입력으로 하여, 「1」의 입력에 상당하는 다른 쪽의 게이트 전압의 값으로서 다음과 같이 설정한다. ΔV를 3등분한 값이 쿨롱 오실레이션의 피크 전류의 플러스 마이너스의 슬로프 상에서 같은 값으로 되도록 ΔV을 3등분하고, 피크 전류의 플러스의 슬로프 상의 값으로 한다. 「0」의 입력에 상당하는 탑 게이트 전압을 그 설정한 값보다도 ΔV/3만큼 낮은 전압값으로 한다.
그러면, 입력에 의해 「1」의 개수가 1개 또는 2개인 경우에만 출력이 「1」로 되고, 그 이외의 경우에는 출력이 「0」으로 되는, 연산 G)의 논리 연산이 실현된다.
이상 설명한 바와 같이, 도 1 및 도 2에 나타낸 논리 연산 소자(10, 20)는, 항(High)와 로우(Low)의 전위차, 예를 들면, 「0」과「1」의 전압차를 ΔV/n로 하고, n을 2 이상의 정수(整數)의 각각의 값을 설정함으로써, 3입력의 논리 연산 소자를 실현할 수 있다.
여기서, 사이드 게이트 전극(5C, 5D)으로부터 소스 및 드레인의 각각의 전극으로 되는 한쪽의 전극(5A), 다른 쪽의 전극(5B)에 대하여 리크 전류(leak current)가 흐르면, On/Off비가 악화되므로, 바람직하지 않다. 따라서, 리크 전류가 흐르지 않도록 갭길이를 크게 할 필요가 있다.
본 발명의 실시형태는, 도 1에 나타낸 바와 같이, 게이트 전극은 3개일 필요는 없고, 게이트 전극은 4개 또는 그 이상이라도 된다. 게이트 전극은 배치 위치에 따라, 보텀 게이트 전극, 탑 게이트 전극, 사이드 게이트 전극으로 구분된다. 각 전극은 소정의 전압이 인가되면 재질 등은 상관없다.
3개 이상의 게이트 전극은, 2개의 사이드 게이트 전극과 1개의 탑 게이트 전극으로 구성되어도 된다. 3개 이상의 게이트 전극은, 2개의 사이드 게이트 전극과 1개의 보텀 게이트 전극으로 구성되어도 된다. 3개 이상의 게이트 전극은, 2개의 사이드 게이트 전극과 1개의 탑 게이트 전극과 1개의 보텀 게이트 전극으로 구성되어도 된다.
3개 이상의 게이트 전극 중, 예를 들면, 4개의 게이트 전극, 즉 2개의 사이드 게이트 전극과 1개의 보텀 게이트 전극과 1개의 탑 게이트 전극 중, 임의의 3 개를 전압 입력용으로 사용하고, 나머지 1개를 전압 조정용의 전극으로서 사용해도 된다. 2개의 사이드 게이트 전극은, 도 1 등을 참조하여 설명한 바와 같이, 한쪽의 전극과 다른 쪽의 전극과의 형성의 축에 대하여 대칭성을 가지므로, 보텀 게이트 전극 및 탑 게이트 전극 중 어느 한쪽을 전압 조정용의 전극으로 하는 것이 바람직하다. 전압 조정용의 전극을 예를 들면, 0V로 설정하고, 그것을 기준으로, 다른 게이트 전극에 인가하는 전압의 값을 설정할 수 있다.
[4입력의 논리 연산 소자]
다음에, 4입력의 논리 연산 소자에 대하여 설명한다. 도 7은, 본 발명의 실시형태에 관한 4입력의 논리 연산 소자를 나타내고, (A)는 단면도, (B)는 평면도이다. 도 7에 나타낸 바와 같이, 본 발명의 실시형태에 관한 논리 연산 소자(30)는, 나노 갭을 가지도록 배치된 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)과, 한쪽의 전극(5A)과 다른 쪽의 전극(5B)과의 사이에 절연되어 배치되는 금속 나노 입자(7)와, 금속 나노 입자(7)의 전하를 조정하기 위한 복수개의 게이트 전극(5C, 5D, 11A, 11B)을 구비한다.
보텀 게이트 전극(11A)가 존재하는 면과 사이드 게이트 전극(5C, 5D)이 존재하는 면과 탑 게이트 전극(11B)이 존재하는 면이, 상하 방향으로 분리되어 있다. 사이드 게이트 전극(5C, 5D)이 존재하는 면을 협지(sandwich)하여, 보텀 게이트 전극(11A)이 존재하는 면과 탑 게이트 전극(11B)이 존재하는 면이 상하로 나뉘어 배치되어 있다. 금속 나노 입자(7)가 보텀 게이트 전극(11A) 상에서 탑 게이트 전극(11B) 아래로서 제2 절연층(8)에 매설되어 있다.
도 7에 나타낸 형태에서는, Si 기판 등의 도전성(導電性)을 가지는 기판(1)의 소정의 영역만이 높아지도록 주위가 에칭 등의 처리가 행해져 형성된다. 그 기판(1) 상에 제1 절연층(2)이 그 기판(1) 상에 형성되고 표면이 필요에 따라 평탄화된다. 그 후에는, 도 1의 논리 연산 소자(10)의 경우와 마찬가지로 하여, 한쪽의 전극(5A) 및 다른 쪽의 전극(5B)이 형성되고, 금속 나노 입자(7)가 그 소정의 영역의 상에서 나노 갭의 사이에 배치되고, 제2 절연층(8)이 형성되고, 탑 게이트 전극(11B)이 형성된다.
따라서, 기판(1)에 전압을 인가함으로써, 기판(1)의 높아져 있는 부분을 보텀 게이트 전극(11A)으로서 기능하게 할 수 있다.
그리고, 기판(1)의 부분을 도전성 층으로 치환함으로써, 복수의 논리 연산 소자의 집적화나, 금속 나노 입자를 사용한 논리 연산 소자와 다른 1 또는 복수의 소자와 집적화하는 것도 실현된다.
[4입력에 의한 논리 연산 소자의 동작]
도 8은 4입력에서의 진리값표를 나타내고, 각 논리 동작을 행하게 하기 위한 게이트 전압의 설정의 방법에 대해서도 병행하여 나타낸 도면이다.
연산 H와 연산 I는, 논리 연산 소자(30)에 대하여, 입력 「0」과 입력 「1」의 전압차로서 ΔV/2(2분의 1주기)를 사용하고, ΔV/2의 전압차를 가지는 2개의 게이트 전압을 가했을 때, 쿨롱 오실레이션의 전류 피크를 나타낸 바와 같이, 드레인 전압을 조절한다. 도 8의 2분의 1주기의, 쿨롱 오실레이션 특성에 있도록, ΔV/2씩 게이트 전압을 어긋나게 하면, 「0」, 「1」, 「0」, 「1」로 변화한다. 따라서, 연산 H에서는, 입력에 의해 「1」의 개수가 홀수 개인 경우에만 출력이 「1」이며, 그 이외의 경우에는 출력이 「0」으로 되는 논리 연산을 행한다. 연산 I에서는, 입력에 의해 「1」의 개수가 짝수 개인 경우에만 출력이 「1」로 되고, 그 이외의 경우에는 출력이 「0」으로 되는 논리 연산을 행한다.
연산 J, K, L, M은, 논리 연산 소자(30)에 대하여, 입력 「0」과 입력 「1」의 전압차로서 ΔV/4(4분의 1주기)를 사용하고, ΔV/4의 전압차를 가지는 2개의 게이트 전압을 가했을 때, 쿨롱 오실레이션의 전류 피크 바로 앞의 플러스의 슬로프와 피크 후의 마이너스의 슬로프의 도중의 값으로 동일한 전류값을 나타낸 바와 같이, 드레인 전압을 조절한다. 도 4의 4분의 1주기의, 쿨롱 오실레이션 특성에 있도록, ΔV/4씩 게이트 전압을 어긋나게 하면, 「0」, 「1」, 「1」, 「0」로 변화된다.
따라서, 연산 J에서는 입력에 의해 「1」의 개수가 1개 또는 2개인 경우에만 출력이 「1」이며, 그 이외의 경우에는 출력이 「0」으로 되는 논리 연산을 행한다. 연산 K에서는, 입력에 의해 「1」의 개수가 0개, 1개, 4개인 경우에만 출력이 「1」이며, 그 이외의 경우에는 출력이 「0」으로 되는 논리 연산을 행한다. 연산 L에서는, 입력에 의해 「1」의 개수가 0개, 3개, 4개인 경우에만 출력이 「1」이며, 그 이외의 경우에는 출력이 「0」으로 되는 논리 연산을 행한다. 연산 M에서는, 입력에 의해 「1」의 개수가 2개, 3개인 경우에만 출력이 「1」로 되고, 그 이외의 경우에는 출력이 「0」으로 되는 논리 연산을 행한다.
연산 N, O, P는, 논리 연산 소자(30)에 대하여 다음과 같은 동작을 행하게 할 수도 있다. 즉, 입력 「0」과 입력 「1」의 전압차로서 ΔV/3를 사용하고, ΔV/3의 전압차를 가지는 2개의 게이트 전압을 가했을 때, 쿨롱 오실레이션의 전류 피크 바로 앞의 플러스의 슬로프와 피크 후의 마이너스의 슬로프의 도중의 값에서 동일한 전류값을 나타낸 바와 같이, 드레인 전압을 조절한다.
연산 N에 상당하는 게이트 전압으로 설정하면, 입력에 의해 「1」의 개수가 1개, 2개, 4개인 경우에만 출력이 「1」로 되고, 그 이외의 경우에는 출력이 「0」으로 되는 논리 연산 N을 행한다. 연산 O에 상당하는 게이트 전압으로 설정하면, 입력에 의해 「1」의 개수가 0개, 1개, 3개, 4개인 경우에만 출력이 「1」로 되고, 그 이외의 경우에는 출력이 「0」으로 되는 논리 연산 O을 행한다.
연산 P에 상당하는 게이트 전압으로 설정하면, 입력에 의해 「1」의 개수가 0개, 2개, 3개인 경우에만 출력이 「1」로 되고, 그 이외의 경우에는 출력이 「0」으로 되는 논리 연산 P를 행한다.
그리고, 도 8의 최하란에 나타낸, 각 논리 동작을 행하게 하기 위한 게이트 전압의 설정의 방법에 대해서는, 도 4의 그것과 동일하므로, 설명을 생략한다.
실시예 1
실시예 1로서, 도 1에 나타낸 논리 연산 소자(10)를 다음의 요령으로 제작하였다. 도 9는 실시예 1에 의해 제작한 논리 연산 소자(10)의 SEM 상이다. Si 기판(1) 상에 제1 절연층(2)으로서 SiO2막을 열법으로 제작하고, 그 위에, 갭길이 9㎚의 금 나노 갭 전극(5A, 5B)을 형성하고, 코어 직경 6.2㎚의 금 나노 입자(7)를 금 나노 갭 전극 간에 배치하였다. 그리고, 금 나노 갭 전극(5A, 5B) 및 SiO2막(2) 상에, 제2 절연층(8)으로서 SiN의 패시베이션(passivation)층을 형성하였다.
Si3N4의 패시베이션층의 형성은 다음의 요령으로 행하였다. 제작한 단전자 트랜지스터를 진공 챔버 내에 도입하고, 수냉에 의해 단전자 트랜지스터의 온도가 65℃ 이상으로 되지 않도록 온도 제어를 행하였다. 이 조건 하에서, 진공 챔버 내에 실란 가스, 암모니아 가스 및 수소 가스를 도입하고, 촉매 CVD법에 의해 SiNx층을 퇴적하였다. 실시예 1에서는, 가열에 의해 단전자 트랜지스터가 파괴되는 것을 방지하기 위해서, SiNx의 패시베이션층을 형성할 때, 샘플 온도가 65℃를 초과하지 않도록 냉각하였다. 무엇보다도, 패시베이션층의 퇴적은 170℃ 이하인 것이 바람직하지만, 가능한 한 퇴적 시의 온도가 낮게 되도록, 바람직하게는 65℃ 이하로 되도록, 샘플을 냉각시킨다. SiNx의 패시베이션층의 두께를 에리프소메트리법 및 주사 전자 현미경으로 각각 측정한 바, 모두 50㎚였다.
그 후, 샘플에 레지스트를 도포하고, 전자빔 리소그래피법에 의해, 금 나노 갭 부의 바로 위에 전극 패턴을 묘화(描畵)했다. 현상 후, 전자빔 증착(蒸着)에 의해 Ti층 30㎚, Au층 70㎚를 순차로 증착하였다. 이로써, 금 나노 갭의 바로 위에 제2 절연층(8)으로서의 Si3N4층을 통하여 탑 게이트 전극(21)을 배치하였다.
도 10은, 실시예 1에 의해 제작한 샘플에 있어서, 드레인 전압에 대한 드레인 전류를 나타낸 도면이다. 측정 온도는 9K로 하였다. 가로축은 드레인 전압 Vd(mV), 좌측 세로축은 드레인 전류 Id(pA), 우측 세로축은 드레인 전류 Id(nA)이다. 패시베이션막으로서의 SiNx를 퇴적하기 전의 드레인 전류는 ±약 100pA의 범위인이지만, SiNx를 퇴적한 후의 드레인 전류는±400pA의 범위로 크게 되어 있고, 드레인 전류 Id가 흐르지 않는 드레인 전압 Vd의 폭도 크게 되어 있다. 또한, 탑 게이트를 퇴적시킨 후에는, 드레인 전류는±4nA로 되어 있다.
도 11은, 탑 게이트 전압 및 드레인 전압을 각각 소인했을 때의 미분 컨덕턴스의 매핑(스터빌리티 다이어그램)을 나타낸 도면이다. 가로축은 탑 게이트에 인가하는 전압(V), 세로축은 드레인 전압 Vd(V)이며, 농담(濃淡)이 드레인 전류 A의 미분 컨덕턴스를 나타낸다. 측정 온도는 9K로 하였다. 드레인과 소스와의 사이의 쿨롱 섬을 통한 전류의 억제(쿨롱 차폐)에 기인한, 이른바 쿨롱 다이아몬드라는 평행사변형상의 전압 영역이 관찰된다. 이로부터, 단전자 트랜지스터로서 동작하고 있는 것을 알 수 있다. 또한, 이론 계산값과 일치하고 있는 것을 확인하고 있다.
도 12는, 드레인 전압에 대한 드레인 전류 의존성을 나타낸 도면이다. 가로축은 드레인 전압 Vd(V)이며, 세로축은 드레인 전류 Id(pA)이다. 도면으로부터, 드레인 전압의 증감에 대하여 드레인 전류가 흐르고 있지 않은 영역이 있으므로, 쿨롱 스테어 케이스 특성이 명료하게 관찰되고 있고, 실시예 1에 의해 제작한 샘플이 단전자 트랜지스터로서 동작하고 있는 것을 알 수 있다. 또한, 이것은 이론 계산과 일치하고 있다.
도 13의 (A)는 제1 사이드 게이트 전압에 대한 드레인 전류 의존성(쿨롱 오실레이션 특성), (B)는 제2 사이드 게이트 전압에 대한 드레인 전류 의존성(쿨롱 오실레이션 특성), (C)는 탑 게이트 전압에 대한 드레인 전류 의존성(쿨롱 오실레이션 특성), (D)는 제1 사이드 게이트 전압과 드레인 전압을 변화시켰을 때의 미분 컨덕턴스(dId/dVd) 특성, (E)은 제2 사이드 게이트 전압과 드레인 전압을 변화시켰을 때의 미분 컨덕턴스(dId/dVd) 특성, (F)는 탑 게이트 전압과 드레인 전압을 변화시켰을 때의 미분 컨덕턴스(dId/dVd) 특성을 나타낸 도면이다. 측정 온도는 9K이다.
도 13의 (A)∼(C)의 세로축은 드레인 전류 Id(pA)이며, (D)∼(F)의 세로축은 드레인 전압 Vd(V)이며, (A) 및 (D)의 가로축은 제1 사이드 게이트 전압 Vg1(V)이며, (B) 및 (E)의 가로축은 제2 사이드 게이트 전압 Vg2(V)이며, (C) 및 (F)의 가로축은 탑 게이트 전압 Vtop―gate(V)이다.
도 13의 (A), (B), (C)는 각각, 게이트 전압 Vg1, Vg2, Vtop ―gate에 대응하는 쿨롱 오실레이션 특성이다. 전류가 흐르지 않는 영역과 플러스와 마이너스의 경사를 가지는 슬로프에 의해 피크 전류가 관찰되고 있다. 도 13의 (A) 및 (C)에서는 피크 전류가 복수 관찰되고 있고, 피크 사이의 전압차 ΔV보다, 게이트 용량 C가, C=e/ΔV로 부여된다. 도 13의 (B)에서는, 게이트 용량이 작으므로, 1주기분의 쿨롱 오실레이션은 관찰되고 있지 않지만, 대략 1주기분은 관찰되고 있다.
도 13의 (D), (E), (F)는 각각의 게이트 전압에 대응하는 쿨롱 다이아몬드 특성이다. 게이트 전압 방향에서, Vd= 0V 근방의 평행 사변형으로 에워싸인 영역 내에서는 전류가 쿨롱 차폐에 의해 흐르지 않는다. 쿨롱 오실레이션 특성에 호응하여, 평행 사변형은, 게이트 전압 방향으로 정상점(頂点)을 공유하여 연속되어 있다.
도 14는 임의의 2개의 게이트에 인가하는 전압에 대한 미분 컨덕턴스 의존성을 나타낸 도면이며, (A)는 제1 사이드 게이트 전압 및 제2 사이드 게이트 전압에 대한 미분 컨덕턴스 의존성, (B)는 제2 게이트 전압 및 탑 게이트 전압에 대한 미분 컨덕턴스 의존성, (C)는 제1 사이드 게이트 전압 및 탑 게이트 전압에 대한 미분 컨덕턴스 의존성을 나타낸다. α로 나타내는 부분은 피크 전류에 대응하고, β로 나타내는 영역에서는 전류가 쿨롱 차폐에 의해 흐르고 있지 않다. 임의의 2개의 게이트 전압에 대하여 α로 나타내는 피크 전류가 평행한 선의 모임으로서 관찰되고 있으므로, 1개의 디바이스로 동시에 3개의 게이트로 논리 연산을 할 수 있는 것이 예측된다.
도 15는, 실시예 1에 의해 제작한 논리 연산 소자의 특성을 나타낸 도면이다. 상기한 바와 같이 ΔV/2에 상당하는 게이트 전압을, 3개의 게이트 전압의 「0」과「1」의 입력에 상당하는 값으로 하기 위해, Vtop ―gate의 ―1V, 0.85V를 각각 「0」, 「1」의 입력에 상당하는 값으로 하고, Vg1의 ―4V, 4V를 각각 「0」, 「1」의 입력에 상당하는 값으로 하고, Vg2의 ―2V, 0.6V를 각각 「0」, 「1」의 입력에 상당하는 값으로 하였다.
도 15로부터, 제1 사이드 게이트 전압, 제2 사이드 게이트 전압 및 탑 게이트 전압의 펄스 전압 파형의 입력에 따라, 드레인 전류가 XOR의 출력으로 되어 있는 것을 알 수 있다. ON/OFF비는 10이었다. 그리고, 동작 온도는 9K로 하였다.
실시예 2
실시예 2에서는, 제2 절연층(8)으로서, 펄스레이저 퇴적법을 이용하여 50㎚의 Al2O3로 한 것 이외에는 실시예 1과 마찬가지로 제작하였다. 이하, 측정 환경은 9K로 하였다.
도 16은, 드레인 전압에 대한 드레인 전류 의존성을 나타낸 도면이다. 가로축은 드레인 전압 Vd(V)이며, 세로축은 드레인 전류 Id(nA)이다. 도면으로부터, 드레인 전압의 증감에 대하여 드레인 전류가 흐르고 있지 않은 영역이 있으므로, 쿨롱 스테어 케이스 특성이 명료하게 관찰되고 있고, 실시예 2에서 제작한 샘플이 단전자 트랜지스터로서 동작하고 있는 것을 알 수 있었다. 또한, 이론 계산과 일치하고 있는 것을 알 수 있었다.
도 17의 (A), (B), (C)는, 각각 게이트 전압 Vg1, Vg2, Vtop ―gate에 대한 쿨롱 오실레이션 특성을 나타내고, (D), (E), (F)는 각각의 게이트 전압에 대한 쿨롱 다이아몬드 특성을 나타낸다. 도 17의 (A)∼(C)의 세로축은 드레인 전류 Id(nA), (D)∼(F)의 세로축은 드레인 전압 Vd(V)이며, (A) 및 (D)의 가로축은 제1 사이드 게이트 전압 Vg1(V), (B) 및 (E)의 가로축은 제2 사이드 게이트 전압 Vg2(V), (C) 및 (F)의 가로축은 탑 게이트 전압 Vtop―gate(V)이다.
도 17의 (A) 내지 (C)로부터, 전류가 흐르지 않는 영역과 플러스와 마이너스의 경사를 가지는 슬로프에 의해 피크 전류가 관찰되고 있다. 도 17의 (A), (B) 및 (C)에서는, 피크 전류가 복수 관찰되고 있고, 피크 사이의 전압차 ΔV로부터, 게이트 용량 C이, C=e/ΔV로 부여된다.
도 17의 (D) 내지 (F)로부터, 게이트 전압 방향에서, Vd=0V 근방의 평행 사변형으로 에워싸인 영역 내에서는, 전류가 쿨롱 차폐에 의해 흐르지 않는다. 쿨롱 오실레이션 특성에 호응하여, 평행 사변형은, 게이트 전압 방향으로 정상점을 공유하여 연속되어 있다. 이와 같이, 쿨롱 오실레이션 특성 및 쿨롱 다이아몬드 특성이 명료하게 관찰되고 있다.
도 18의 (A), (B), (C)는, 각각 게이트 전압 Vg1, Vg2, Vtop ―gate에 대한 쿨롱 오실레이션 특성을 반복 측정한 결과를 나타낸다. 그리고, Vd는 10mV로 하였다. 도의 세로축 및 가로축은 도 17의 (A), (B), (C)의 것과 같다. 도면으로부터, 쿨롱 오실레이션이 안정적으로 관측되고 있는 것을 알 수 있었다. 또한, 재현성 양호하게 쿨롱 다이아몬드의 특성을 관측할 수 있었다.
실시예 1과 비교하여, 드레인 전류가 pA의 오더는 아니고 nA의 오더였다. 또한, 실시예 1과 비교하여, 쿨롱 진동이 더욱 안정되어 있었다. 단전자 트랜지스터에서는, 단전자 섬 근방에 존재하는 트랩 전하가 변화하면, 출력 전류(드레인) 전류가 흐트러지게 된다. 패시베이션막으로서 Al2O3를 사용한 경우, 전류의 불균일이 SiNx를 사용한 경우와 비교하여 작으므로, 펄스레이저 퇴적법에 의해 제작한 Al2O3 절연막은, 단전자 트랜지스터의 패시베이션층으로서, 트랩 전하가 변화되기 어렵다는 관점에서 적합하다. Al2O3, SiNx에 머물지 않고, SiO2층, HfOx 등의 고유전율 절연층이라는 트랩 전하가 변화되기 어려운 막이 적합하다.
도 19는, 실시예 2에서 제작한 논리 연산 소자의 특성을 나타낸 도면이다. 전술한 바와 같이 ΔV/2에 상당하는 게이트 전압을, 3개의 게이트 전압의 「0」과「1」의 입력에 상당하는 값으로 하기 위해, Vtop ―gate의 ―0.9V, 0.5V를 각각 「0」, 「1」의 입력에 상당하는 값으로 하고, Vg1의 ―7.5V, 0.5V를 각각 「0」, 「1」의 입력에 상당하는 값으로 하고, Vg2의 ―7.5V, ―1V를 각각 「0」, 「1」의 입력에 상당하는 값으로 하였다.
도 19로부터, 제1 사이드 게이트 전압, 제2 사이드 게이트 전압 및 탑 게이트 전압의 펄스 전압 파형의 입력에 따라, 드레인 전류가 XOR의 출력되어 있는 것을 알 수 있다. ON/OFF비는 9.4였다. 그리고, 동작 온도는 9K로 하였다.
또한, 도 19에서는, 출력이 「0」에 상당하는 전류값은, 0.1nA 정도이며, 출력이 「1」에 상당하는 전류는 0.9nA 정도이므로, ON/OFF비가 약 9이다. 출력이 「0」일 때의 전류값이 0.1nA인 것은, 소스 전극과 드레인 전극과의 사이에 리크 전류가 흐르고 있기 때문이다. 도 19에서는 XOR 특성을 나타냈으나, 전술한 바와 같이, 게이트 전압을 반주기 어긋나게 함으로써, XNOR의 특성을 나타내는 것을 확인하였다. 또한, ΔV/2가 아니고, ΔV/3이나 ΔV/4의 전압차를 사용하면, 도 4에 나타낸 진리값표와 같이 다양한 논리 동작이 가능하다.
다음에, 주파수를 1Hz, 10Hz로 증가시켜, 실시예 2에서 제작한 논리 연산 소자의 동작을 확인했다. 도 20의 (A), (B)는, 각각 주파수 1Hz, 10Hz에서의 논리 연산 소자의 동작 결과를 나타낸 것이다. 주파수를 올려도, 논리 연산 소자의 특성을 유지하고 있는 것이 확인되었다.
본 발명은 전술한 실시형태 및 실시예에 한정되지 않고, 특허 청구의 범위에 기재한 발명의 범위에 있어서 여러 가지 변경하여 적용할 수 있다.
본 발명의 실시형태에 의해, 금속 나노 입자나 기능성 입자를 사용한 단전자 트랜지스터를 응용하여, 2개의 사이드 게이트, 탑 게이트, 보텀 게이트 중 어느 하나의 3개 이상의 게이트를 조합한 논리 연산 소자를 제공할 수 있다. 또한, 본 발명의 실시형태에 관한 논리 연산 소자를 CMOS 회로와 조합함으로써, 집적도가 높고 보다 고기능의 논리 연산 회로가 제공된다.
1: 기판
2: 제1 절연층
3A, 3B, 4A, 4B: 금속층
5A: 나노 갭 전극(한쪽의 전극)
5B: 나노 갭 전극(다른 쪽의 전극)
5C, 5D: 게이트 전극(사이드 게이트 전극)
6, 6A, 6B: 자기 조직화 단분자막
7: 금속 나노 입자
7A: 알칸티올로 보호된 금속 나노 입자
71: 절연막
72: 절연막이 형성된 금속 나노 입자
8: 제2 절연층
9: 자기 조직화 단분자 혼합막(SAM 혼합막)
9A: 알칸티올
10: 논리 연산 소자
11, 11B: 게이트 전극(탑 게이트 전극)
11A: 게이트 전극(보텀 게이트 전극)

Claims (8)

  1. 나노 갭(nano gap)을 가지도록 형성된 한쪽의 전극 및 다른 쪽의 전극;
    상기 한쪽의 전극과 상기 다른 쪽의 전극 사이에 절연되어 배치된 금속 나노 입자; 및
    상기 금속 나노 입자의 전하를 조정하기 위한 복수개의 게이트 전극;
    을 포함하고,
    상기 복수개의 게이트 전극 중 3개 이상의 게이트 전극에 인가되는 전압에 따라 상기 한쪽의 전극과 상기 다른 쪽의 전극 사이에 흐르는 전류가 제어되는,
    논리 연산 소자.
  2. 제1항에 있어서,
    상기 3개 이상의 게이트 전극은, 2개의 사이드 게이트 전극과 1개의 탑 게이트 전극으로 구성되는, 논리 연산 소자.
  3. 제1항에 있어서,
    상기 3개 이상의 게이트 전극은, 2개의 사이드 게이트 전극과 1개의 보텀 게이트 전극으로 구성되는, 논리 연산 소자.
  4. 제1항에 있어서,
    상기 3개 이상의 게이트 전극은, 2개의 사이드 게이트 전극과 1개의 탑 게이트 전극과 1개의 보텀 게이트 전극으로 구성되는, 논리 연산 소자.
  5. 제2항 또는 제4항에 있어서,
    상기 한쪽의 전극, 상기 다른 쪽의 전극 및 상기 2개의 사이드 게이트 전극이 제1 절연층 상에 형성되고,
    제2 절연층이 상기 제1 절연층 상에서, 상기 한쪽의 전극, 상기 다른 쪽의 전극, 상기 2개의 사이드 게이트 전극 및 상기 금속 나노 입자를 매설하도록 형성되고,
    상기 탑 게이트 전극이, 상기 제2 절연층 상에서 상기 금속 나노 입자 상에 형성되어 있는, 논리 연산 소자.
  6. 제1항에 있어서,
    상기 3개 이상의 게이트 전극은, 1개의 사이드 게이트 전극과 1개의 보텀 게이트 전극과 1개의 탑 게이트 전극으로 구성되며,
    상기 보텀 게이트 전극이 존재하는 면과, 상기 사이드 게이트 전극이 존재하는 면과, 상기 탑 게이트 전극이 존재하는 면이, 상하 방향으로 분리되어 있고,
    상기 금속 나노 입자가 상기 보텀 게이트 전극 상에서 상기 탑 게이트 전극 아래로서 절연층에 매설되도록 형성되어 있는, 논리 연산 소자.
  7. 제1항에 있어서,
    상기 3개 이상의 게이트 전극에 인가되는 전압의 입력과, 상기 한쪽의 전극과 상기 다른 쪽의 전극 사이에 상기 금속 나노 입자를 통하여 흐르는 전류의 출력과의 관계가, XOR 또는 XNOR로 되는, 논리 연산 소자.
  8. 제1항에 있어서,
    상기 3개 이상의 게이트 전극에 인가되는 전압의 하이(High)와 로우(Low)의 입력에 상당하는 전위차로서, 1주기분(周期分)의 쿨롱 오실레이션(coulomb oscillation)에서의 피크 전류를 부여하는 게이트 전압과 인접한 피크 전류를 부여하는 게이트 전압의 전압차 ΔV를 2등분, 3등분 또는 4등분하거나, 또는 1개의 전압 구간의 양단에 상당하는 값이 설정되어 있는, 논리 연산 소자.
KR1020157028291A 2013-03-09 2014-03-09 논리 연산 소자 KR102162267B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2013-047421 2013-03-09
JP2013047421 2013-03-09
PCT/JP2014/056079 WO2014142039A1 (ja) 2013-03-09 2014-03-09 論理演算素子

Publications (2)

Publication Number Publication Date
KR20150130439A true KR20150130439A (ko) 2015-11-23
KR102162267B1 KR102162267B1 (ko) 2020-10-06

Family

ID=51536698

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157028291A KR102162267B1 (ko) 2013-03-09 2014-03-09 논리 연산 소자

Country Status (7)

Country Link
US (1) US9825161B2 (ko)
EP (1) EP2991118B1 (ko)
JP (1) JP6352243B2 (ko)
KR (1) KR102162267B1 (ko)
CN (1) CN105144388A (ko)
TW (1) TWI605585B (ko)
WO (1) WO2014142039A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111989775A (zh) * 2018-03-02 2020-11-24 国立研究开发法人科学技术振兴机构 纳米间隙电极、其制造方法以及具有纳米间隙电极的纳米器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070215860A1 (en) * 2004-07-09 2007-09-20 Japan Science And Technology Infrared Photodetector
US20080108227A1 (en) * 2006-02-06 2008-05-08 Matsushita Electric Industrial Co., Ltd. Method for producing single electron semiconductor element
US20100308328A1 (en) * 2007-05-16 2010-12-09 Hiroshima University Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196720A (ja) 1992-12-25 1994-07-15 Nippon Telegr & Teleph Corp <Ntt> 単一電子トランジスタ
DE19522351A1 (de) * 1995-06-20 1997-01-09 Max Planck Gesellschaft Verfahren zur Herstellung von Quantenstrukturen, insbesondere von Quantenpunkten und Tunnelbarrieren sowie Bauelemente mit solchen Quantenstrukturen
JPH11168205A (ja) * 1997-12-04 1999-06-22 Nippon Telegr & Teleph Corp <Ntt> クーロンブロッケイド型論理素子及びその製造方法
JP4873335B2 (ja) * 2000-04-28 2012-02-08 独立行政法人科学技術振興機構 情報処理構造体
JP3974429B2 (ja) * 2002-02-28 2007-09-12 株式会社東芝 乱数発生素子
US6791338B1 (en) * 2003-01-31 2004-09-14 Hewlett-Packard Development Company, L.P. Gated nanoscale switch having channel of molecular wires
JP4891550B2 (ja) * 2005-02-10 2012-03-07 独立行政法人科学技術振興機構 ｎ型トランジスタ、ｎ型トランジスタセンサ及びｎ型トランジスタ用チャネルの製造方法
JP5141943B2 (ja) * 2006-12-13 2013-02-13 独立行政法人科学技術振興機構 分子素子
US20090130427A1 (en) * 2007-10-22 2009-05-21 The Regents Of The University Of California Nanomaterial facilitated laser transfer
CN106206685B (zh) * 2011-03-08 2019-12-24 国立研究开发法人科学技术振兴机构 具有纳米间隙长度的电极结构的制作方法、通过该方法得到的具有纳米间隙长度的电极结构和纳米器件
JP5674220B2 (ja) * 2012-02-28 2015-02-25 独立行政法人科学技術振興機構 ナノデバイス及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070215860A1 (en) * 2004-07-09 2007-09-20 Japan Science And Technology Infrared Photodetector
US20080108227A1 (en) * 2006-02-06 2008-05-08 Matsushita Electric Industrial Co., Ltd. Method for producing single electron semiconductor element
US20100308328A1 (en) * 2007-05-16 2010-12-09 Hiroshima University Semiconductor device

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
Kosuke Maeda, Norio Okabayashi, Shinya Kano, Shuhei Takeshita, Daisuke Tanaka, Masanori Sakamoto, Toshiharu Teranishi, and Yutaka Majima, ACS Nano, 6, 2798 (2012)
N. Okabayashi, K. Maeda, T. Muraki, D. Tanaka, M. Sakamoto, T. Teranishi, Y. Majima, Appl. Phys. Lett., 100, 033101 (2012)
S. Kano, Y. Azuma, M. Kanehara, T. Teranishi, Y. Majima, Appl. Phys. Express, 3, 105003 (2010)
Victor(M). Serdio V., Yasuo Azuma, Shuhei Takeshita, Taro Muraki, Toshiharu Teranishi and Yutaka Majima, Nanoscale, 4, 7161 (2012)
Y. Yasutake, K. Kono, M. Kanehara, T. Teranishi, M. R. Buitelaar, C. G. Smith, Y. Majima, Appl. Phys. Lett., 91, 203107 (2007)
이노카와 히로시, 후지와라 사토시, 타카하시 야스오, 신학 기술보, ED2001―241, SDM2001―250, 15―20 페이지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111989775A (zh) * 2018-03-02 2020-11-24 国立研究开发法人科学技术振兴机构 纳米间隙电极、其制造方法以及具有纳米间隙电极的纳米器件

Also Published As

Publication number Publication date
US20160027908A1 (en) 2016-01-28
US9825161B2 (en) 2017-11-21
KR102162267B1 (ko) 2020-10-06
TW201503363A (zh) 2015-01-16
CN105144388A (zh) 2015-12-09
EP2991118A1 (en) 2016-03-02
JP6352243B2 (ja) 2018-07-04
EP2991118A4 (en) 2017-01-25
JPWO2014142039A1 (ja) 2017-02-16
TWI605585B (zh) 2017-11-11
WO2014142039A1 (ja) 2014-09-18
EP2991118B1 (en) 2023-02-22

Similar Documents

Publication Publication Date Title
KR101985347B1 (ko) 나노 디바이스 및 그 제조 방법
US10170547B2 (en) Nanodevice
KR20100047846A (ko) 나노튜브 수직 전계 효과 트랜지스터의 형성방법
JP6917644B2 (ja) エネルギーフィルタ処理冷電子デバイスおよび方法
KR20110081683A (ko) 금속 나노입자를 이용하고 환원된 그래핀 산화물에 기반한 양쪽극 기억소자 및 이의 제조방법
US8653912B2 (en) Switching element
Iqbal et al. Ultraviolet-light-driven enhanced hysteresis effect in graphene-tungsten disulfide heterostructures
Giannazzo et al. Integration of 2D Materials for Electronics Applications
KR102162267B1 (ko) 논리 연산 소자
KR102636495B1 (ko) 단분자 트랜지스터
Hackenberger et al. Silicon–Nitride-Passivated Bottom-Up Single-Electron Transistors
Akram et al. Electrolyte‐induced modulation of electronic transport in the presence of surface charge impurities on bilayer graphene
US11985835B2 (en) Film structure, element, and multilevel element
KR20110019551A (ko) 나노와이어 트랜지스터 제작 방법
Piedra Marin Design and study of graphene twisted bilayer nanostructures
JP2007112662A (ja) カーボンナノチューブの製造方法およびカーボンナノチューブ
JP2012190859A (ja) 共鳴トンネルダイオード及びその製造方法
KR20100032990A (ko) 수직형 트랜지스터 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant