TWI605585B - 邏輯運算元件 - Google Patents

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Description

邏輯運算元件
本發明係關於一種具備三個以上之閘極(gate)的邏輯運算元件。
本發明人等係為了確立單電子電晶體之製造技術，而著眼於金奈米粒子作為單電子裝置(device)中的庫倫島(Coulomb island)，且使用STM(Scanning Tunneling Microscope：掃描式穿隧顯微鏡)表示1.8nm粒徑之金奈米粒子在常溫下發揮作為庫倫島的功能。又，為了在固體基板上構建電子裝置，已確立使用無電解電鍍並以高良率製作具有5nm之間隙長度的奈米間隙(nanogap)電極之技術。更且，已就將金奈米粒子藉由化學吸附法導入於奈米間隙電極間的單電子電晶體之動作提出文獻報告(非專利文獻1至6)。
〔先前技術文獻〕 〔非專利文獻〕
非專利文獻1：S. Kano, Y. Azuma, M. Kanehara, T. Teranishi, Y. Majima, Appl. Phys. Express, 3, 105003 (2010)
非專利文獻2：Y. Yasutake, K. Kono, M. Kanehara, T. Teranishi, M. R. Buitelaar, C. G. Smith, Y. Majima, Appl. Phys. Lett., 91, 203107 (2007)
非專利文獻3：Victor M. Serdio V., Yasuo Azuma, Shuhei Takeshita, Taro Muraki, Toshiharu Teranishi and Yutaka Majima, Nanoscale, 4, 7161 (2012)
非專利文獻4：N. Okabayashi, K. Maeda, T. Muraki, D. Tanaka, M. Sakamoto, T. Teranishi, Y. Majima, Appl. Phys. Lett., 100, 033101 (2012)
非專利文獻5：Kosuke Maeda, Norio Okabayashi, Shinya Kano, Shuhei Takeshita, Daisuke Tanaka, Masanori Sakamoto, Toshiharu Teranishi, and Yutaka Majima, ACS Nano, 6, 2798 (2012)
非專利文獻6：猪川洋、藤原聰、高橋庸夫、信學技報、ED2001-241、SDM2001-250、15-20頁
然而，關於使用此種的單電子電晶體之三個輸入以上之邏輯運算元件尚未被實現。
因此，本發明之目的係鑑於上述課題而提供一種可以一個唯一(unique)的裝置來實現三個輸入以上之邏輯運算的邏輯運算元件。
為了達成上述目的，本發明採用下述構成。
[1]一種邏輯運算元件，係具備：電極及另一電極，以具有奈米間隙之方式設置；金屬奈米粒子，絕緣配置於前述電極與前述另一電極之間；以及複數個閘極電極，用以調整前述金屬奈米粒子之電荷；按照施加於前述複數個閘極電極中的三個以上之閘極電極的電壓來控制流動至前述電極與前述另一電極之間的電流。
[2]前述[1]所記載之邏輯運算元件，其中前述三個以上之閘極電極係由二個側閘極(side gate)電極與一個頂閘極(top gate)電極所構成。
[3]前述[1]所記載之邏輯運算元件，其中前述三個以上之閘極電極係由二個側閘極電極與一個底閘極(bottom gate)電極所構成。
[4]前述[1]所記載之邏輯運算元件，其中前述三個以上之閘極電極係由二個側閘極電極、一個頂閘極電極及一個底閘極電極所構成。
[5]前述[2]或[4]所記載之邏輯運算元件，其中前述電極、前述另一電極及前述二個側閘極電極係設置於第1絕緣層上；第2絕緣層係位在前述第1絕緣層上並以埋設前述電極、前述另一電極、前述二個側閘極電極及前述金屬奈米粒子之方式所設置；前述頂閘極電極係位在前述第2絕緣層上且設置於前述金屬奈米粒子之上方。
[6]前述[1]所記載之邏輯運算元件，其中前述三個以上之閘極電極係由一個側閘極電極、一個底閘極電極及一個頂閘極電極所構成；前述底閘極電極所存在的面、前述側閘極電極所存在的面、以及前述頂閘極電極所存在的面係在上下方向分離；前述金屬奈米粒子係位在前述底閘極電極上且位在前述頂閘極電極下並以埋設於絕緣層之方式所設置。
[7]前述[1]所記載之邏輯運算元件，其中施加於前述三個以上之閘極電極的電壓之輸入、與透過前述金屬奈米粒子而流動至前述電極與前述另一電極之間的電流之輸出的關係係成為XOR(exclusive or；互斥或)或是XNOR(exclusive not OR；反互斥或)。
[8]前述1所記載之邏輯運算元件，其中與將一週期份的庫倫振盪(Coulomb oscillation)中之提供峰值電流的閘極電壓與提供相鄰之峰值電流的閘極電壓之電壓差△V予以二等分、三等分或四等分後的某一個電壓區間之兩端相 當的值係被設定作為與施加於前述三個以上之閘極電極的電壓之High(高)與Low(低)之輸入相當的電位差。
依據本發明，因電極與另一電極係以具有奈米間隙之方式設置，且在兩電極之間絕緣配置有金屬奈米粒子，複數個閘極電極設置於使金屬奈米粒子之電荷變化的位置，故而可按照施加於複數個閘極電極中的三個以上之閘極電極的電壓來控制流動至電極與另一電極之間的電流。尤其是，在三個以上之閘極電極係由二個側閘極與一個頂閘極所構成的情況、或是由一個側閘極、一個頂閘極及一個底閘極所構成的情況，可以按照施加於閘極電極的電壓，來使作為庫倫島的金屬奈米粒子之電荷變化，且以一個元件進行XOR或XNOR等的各種邏輯運算。
1‧‧‧基板
2‧‧‧第1絕緣層
3A、3B、4A、4B‧‧‧金屬層
5A‧‧‧奈米間隙電極(電極)
5B‧‧‧奈米間隙電極(另一電極)
5C、5D‧‧‧閘極電極(側閘極電極)
6、6A、6B‧‧‧自組裝單分子膜
7‧‧‧金屬奈米粒子
7A‧‧‧由烷硫醇所保護的金屬奈米粒子
71‧‧‧絕緣膜
72‧‧‧附絕緣膜的金屬奈米粒子
8‧‧‧第2絕緣層
9‧‧‧自組裝單分子混合膜(SAM混合膜)
9A‧‧‧烷烴雙硫醇
10、20、30‧‧‧邏輯運算元件
11、11B、21‧‧‧閘極電極(頂閘極電極)
11A‧‧‧閘極電極(底閘極電極)
圖1係顯示本發明之實施形態的邏輯運算元件之構成，其中圖1(A)為剖面圖，圖1(B)為俯視圖。
圖2係與圖1不同的邏輯運算元件之剖面圖。
圖3係顯示對具有奈米間隙長度的電極設置例如因使用二硫醇(dithiol)分子之化學鍵結所得的單電子島之步驟的示意圖。
圖4係顯示三個輸入之真值表(truth table)，且就用以使各邏輯動作進行的閘極電壓之設定方法一併顯示的圖。
圖5係顯示在某個汲極電壓中按照各閘極電壓所流動的汲極電流之波形的示意圖。
圖6係顯示將汲極電壓Vd與各閘極電壓Vg1、Vg2、Vtop-gate設定為各值時的微分電導(differential conductance)之示意圖。
圖7係顯示本發明之實施形態的邏輯運算元件之構成，其中圖7(A)為剖面圖，圖7(B)為俯視圖。
圖8係顯示四個輸入之真值表，且就用以使各邏輯動作進行的閘極電壓之設定方法一併顯示的圖。
圖9係顯示在實施例1所製作的邏輯運算元件之SEM(scanning electron microscope；掃描式電子顯微鏡)圖。
圖10係顯示在實施例1所製作的樣品中相對於汲極電壓之汲極電流的圖。
圖11係顯示分別掃描(sweep)頂閘極電壓及汲極電壓時的微分電導之映射(mapping)(穩定圖(stability diagram))的圖。
圖12係顯示相對於汲極電壓的汲極電流依存性之圖。
圖13(A)係顯示相對於第1側閘極電壓的汲極電流依存性的圖；圖13(B)係顯示相對於第2側閘極電壓的汲極電流依存性的圖；圖13(C)係顯示相對於頂閘極電壓的汲極電流依存性的圖；圖13(D)係顯示使第1側閘極電壓與汲極電壓變化時的微分電導特性之圖；圖13(E)係顯示使第2側閘極電壓與汲極電壓變化時的微分電導特性之圖；圖13(F)係顯示使頂閘極電壓與汲極電壓變化時的微分電 導特性之圖。
圖14係顯示相對於施加於任意二個閘極之電壓的微分電導依存性之圖；其中圖14(A)係顯示相對於第1側閘極電壓及第2側閘極電壓的微分電導依存性；圖14(B)係顯示相對於第2閘極電壓及頂閘極電壓的微分電導依存性；圖14(C)係顯示相對於第1側閘極電壓及頂閘極電壓的微分電導依存性。
圖15係顯示在實施例1所製作的邏輯運算元件之特性的圖。
圖16係顯示相對於汲極電壓的汲極電流依存性之圖。
圖17(A)至圖17(C)係顯示相對於各個閘極電壓Vg1、Vg2、Vtop-gate的庫倫振盪(Coulomb oscillation)特性之圖；圖17(D)至圖17(F)係顯示相對於各個閘極電壓的庫倫鑽石(Coulomb diamond)特性之圖。
圖18(A)至圖18(C)係顯示反覆測定分別相對於閘極電壓Vg1、Vg2、Vtop-gate的庫倫振盪特性之結果的圖。
圖19係顯示在實施例2所製作的邏輯運算元件之特性的圖。
圖20(A)係顯示頻率1Hz下的邏輯運算元件之動作結果的圖；圖20(B)係顯示頻率10Hz下的邏輯運算元件之動作結果的圖。
以下，雖然一邊參照圖式一邊就本發明之實施形態加 以說明，但是本發明係可以在申請專利範圍所記載之發明範圍內進行適當變更來實施。
[邏輯運算元件之構造]
圖1係顯示本發明之實施形態的邏輯運算元件之構成，其中圖1(A)為剖面圖，圖1(B)為俯視圖。本發明之實施形態的邏輯運算元件10係具備：電極5A及另一電極5B，以具有奈米間隙之方式配置；金屬奈米粒子7，絕緣配置於電極5A與另一電極5B之間；以及複數個閘極電極5C、5D、11，用以調整金屬奈米粒子7之電荷。
在圖1所示之具體的形態中係具備：基板1；第1絕緣層2，設置於基板1上；電極5A及另一電極5B，以具有奈米間隙長度之方式設置於第1絕緣層2上；自組裝單分子膜6(self-assembled monolayer；以下簡稱為SAM)，設置於電極5A及另一電極5B；金屬奈米粒子7，吸附於自組裝單分子膜6並配置於電極5A與另一電極5B之間；側閘極電極5C、5D，配設於與電極5A及另一電極5B之配設方向呈交叉之方向；第2絕緣層8，位在第1絕緣層2、電極5A、另一電極5B、側閘極電極5C、5D上，以埋設自組裝單分子膜6及金屬奈米粒子7之方式設置；以及頂閘極電極11，配置於第2絕緣層8上且位在金屬奈米粒子7之上方並配置於其正上方。
在此，所謂奈米間隙長度係指數nm，例如0.5nm至12nm之尺寸。在金屬奈米粒子7之周圍，吸附有藉由自組裝單分子與有機分子之反應所形成之作為絕緣膜的自組裝單分子混合膜。在該第1實施形態中，在第1絕緣層2上，於與電極5A及另一電極5B之配設方向呈交叉之方向、具體而言為呈正交之方向設置有閘極電極(亦可稱為側閘極電極)5C、5D。
在基板1係使用矽(Si)基板等各種半導體基板所得。第1絕緣層2係藉由SiO2、Si3N4、Al2O3等所形成。電極5A及另一電極5B係藉由金(Au)、鋁(Al)、銀(Ag)、銅(Cu)、鎳(Ni)等所形成。電極5A及另一電極5B亦可藉由依序積層密合層與金屬層而形成。在此，密合層係由鈦(Ti)、鉻(Cr)、鎳等所形成，而金屬層係以金、鋁、銀、銅、鎳等之不同或是相同的金屬形成於密合層上。
自組裝單分子膜6係使用各種之物所得。自組裝單分子膜6係由：第1官能基，化學吸附於構成第1電極5A、第2電極5B之金屬原子；第2官能基，結合於第1官能基所構成。第1官能基為硫醇(thiol)基、二硫胺甲酸酯(dithiocarbamate)基、黃原酸酯(xanthate)基之其中任一個基。第2官能基為烷烴(alkane)、烯烴(alkene)、將烷烴或烯烴之氫分子(hydrogen molecular)的一部分或是全部置換成氟之物、胺基(amino)、硝基(nitro group)、醯胺基(amide group)之其中任一個基。
金屬奈米粒子7為具有數nm之直徑的粒子，且可使用金、銀、銅、鎳、鐵、鈷、釕、銠、鈀、銥、鉑等。金屬奈米粒子7係在周圍結合與構成自組裝單分子膜6的分子之直鏈部分鍵結的烷硫醇(alkanethiol)等之分子。第2絕緣層8係藉由SiN、SiO、SiON、Si2O3、SiO2、Si3N4、Al2O3、MgO等無機絕緣物所形成。無機絕緣物較佳為化學計量組成(stoichiometric composition)物，但亦可為接近化學計量組成之物。
頂閘極電極11係以橫跨電極5A與另一電極5B之方式設置在第2絕緣層8上以俯視觀視到金屬奈米粒子7之正上方的位置。如圖1(B)所示，頂閘極電極11係配設於與第1絕緣層2上之電極5A、5B的配設方向、閘極電極5C、5D之配設方向不同的方向。其為，為了使頂閘極電極11與其之外的電極5A、5B、5C、5D不形成電容所致。
在此，只要是藉由金屬奈米粒子7之周圍的自組裝單分子膜6或自組裝混合膜與第2絕緣層，來使金屬奈米粒子7與電極5A及另一電極5B絕緣而配置即可。
圖2係與圖1不同的邏輯運算元件20之剖面圖。如圖2所示，例如在金屬奈米粒子7之周圍設置有無機或是有 機的絕緣膜71，而附絕緣膜的金屬奈米粒子72只要是配置於電極5A與另一電極5B之間，並使附絕緣膜的金屬奈米粒子72與電極5A和另一電極5B絕緣即可。沒有必要在金屬奈米粒子7之外周全面設置有絕緣膜71，而電極5A與金屬奈米粒子7亦可由例如0.3nm至10nm之絕緣膜所絕緣，且金屬奈米粒子7與另一電極5B亦可由例如0.3nm至10nm之絕緣膜所絕緣。或是，金屬奈米粒子7亦可配置於電極5A與另一面電極5B之間，且未區別絕緣膜71與第2絕緣層8，而藉由絕緣層來絕緣金屬奈米粒子7與電極5A和另一電極5B。
就關於金屬奈米粒子7之位置的最佳性加以說明。在邏輯運算元件10、20中，金屬奈米粒子7之位置較佳是使二個側閘極及頂閘極與金屬奈米粒子之間的閘極電容(gate capacitance)成為相同值。為了將此實現，金屬奈米粒子7與各閘極電極5C、5D、11間的距離、奈米間隙電極5A、5B的形狀、金屬奈米粒子7與奈米間隙長度的關係、金屬奈米粒子7之位於奈米間隙電極5A、5B之間的位置等是重要的。閘極電容係以電通量(electric flux)從各電極有多少收斂於金屬奈米粒子之觀點來決定。因此，奈米間隙電極5A、5B較佳是僅有金屬奈米粒子7所存在之部分的間隙長度較窄，而朝側閘極電極5C、5D的開口部變寬，且朝金屬奈米粒子7的開口較寬進而相對於頂閘極電極11變寬，藉由此種較佳形態，金屬奈米粒子7不會被埋入於 奈米間隙電極5A、5B。
[邏輯運算元件之製造方法]
其次，就圖1所示的邏輯運算元件10之製造方法加以詳細說明。
首先，在基板1上形成第1絕緣層2。其次，藉由分子尺(molecular ruler)無電解電鍍法來形成奈米間隙電極5A、5B、與側閘極電極5C、5D。
例如，在第1絕緣層2上以具有比奈米間隙還更寬的間隙之方式事先隔開間隔並成一對地形成金屬層3A、3B，其次，將基板1浸漬於無電解電鍍液中。無電解電鍍液係在包含金屬離子的電解液中混入還原劑及界面活性劑所製作。當將基板1浸入於該無電解電鍍液中時，金屬離子藉由還原劑而還原，且使金屬析出於金屬層3A、3B之表面並成為金屬層4A與金屬層4B，金屬層4A與金屬層4B之間隙會變窄，而無電解電鍍液中所含的界面活性劑則會化學吸附於藉由該析出所形成的金屬層4A、4B。界面活性劑係將間隙之長度(簡稱為「間隙長度」)控制在奈米尺寸。因電解液中的金屬離子係藉由還原劑而還原並析出金屬，故此種手法被分類為無電解電鍍法。在金屬層3A、3B藉由電鍍而形成有金屬層4A、4B，且獲得電極5A、5B之組。
如此，藉由將屬於保護基之界面活性劑分子作為分子尺而使用於奈米間隙電極5A、5B之表面的無電解電鍍法 (以下稱為「分子尺無電解電鍍法」)，利用界面活性劑之分子來控制間隙長度。藉此，可以精度佳地形成奈米間隙電極5A、5B。就閘極電極5C、5D而言亦可以同時形成。另外，奈米間隙電極並未限於藉由上述之手法所形成者，例如亦可如本發明人在非專利文獻3所揭示般，藉由使用碘之無電解電鍍來形成。
其次，使用由二硫醇分子之烷硫醇所保護的金奈米粒子7的配位基(ligand)交換，來使金屬奈米粒子7化學鍵結於奈米間隙電極5A、5B間。藉此，將金屬奈米粒子7例如固定於自組裝單分子膜6。
圖3係顯示對具有奈米間隙長度的電極5A、5B設置例如因使用二硫醇分子之化學鍵結的單電子島之步驟的圖。如圖3(A)所示，在作為電極5A、5B之金電極表面形成自組裝單分子膜6A、6B。其次，如圖3(B)所示，藉由導入烷烴雙硫醇(alkanedithiol)9A而使烷烴雙硫醇配位於SAM缺損部或使烷烴雙硫醇與烷硫醇進行交換，藉此可形成由SAM與烷硫醇所構成的SAM混合膜9。其次，導入由烷硫醇所保護的金屬奈米粒子7A。如此，如圖3(C)所示，藉由屬於金屬奈米粒子7之保護基的烷硫醇、與烷硫醇和烷烴雙硫醇之混合自組裝單分子膜6A、6B中的烷烴雙硫醇之配位基交換，而使金屬奈米粒子7化學吸附於自組裝單分子。
如此，在具有奈米間隙長度的電極5A、5B之間，利用自組裝單分子膜6A、6B，且夾設自組裝混合膜並藉由化學吸附將金屬奈米粒子7導入作為單電子島。
之後，使用觸媒CVD(chemical vapor deposition；化學氣相沉積)法、電漿CVD法、光學CVD法或脈衝雷射沉積(PLD：pulsed laser deposition)法，並以一邊冷卻藉由自組裝分子膜6A、6B而化學吸附金屬奈米粒子7後的附奈米間隙電極基板，一邊使樣品不超過預定溫度而升溫的方式，使第2絕緣層8沉積於其上方。
此外，亦可在使Al2O3或Si3N4沉積作為第2絕緣層8時，使用原子層磊晶法(atomic layer epitaxy method)或熱CVD法來熱分解氣體。在該情況，有必要充分冷卻樣品台。
之後，塗布阻劑(resist)，藉由電子束微影(electron beam lithography)技術或光微影術來描繪閘極電極11之圖案，在顯影後，形成一種或二種的金屬層，藉此形成閘極電極11。此時，設置密合層較宜。
在形成閘極電極11的同時或是前後，為了將奈米間隙電極5A、5B進行外部連接，而形成朝外部的取出用電極。例如，在第2絕緣層8之上方形成阻劑，且在阻劑上配置 遮罩(mask)並曝光，藉此在阻劑形成遮罩圖案。之後，在第2絕緣層8形成通孔(via hole)。針對位在通孔的自組裝單分子按照需要由灰化(ashing)來去除。然後，使金屬填充於該通孔而形成外部取出用電極。
在上述中，雖然是使用金作為電極材料，但是並不限於金亦可為其他的金屬。例如作為電極材料亦可將初始電極(initial electrode)的材料設為銅。此時，初始電極係使用電子束微影法或光微影法來形成銅電極，之後，將銅電極表面形成為氯化銅。作為電鍍液係使用將抗壞血酸(ascorbic acid)作為還原劑來使用的氯化金(gold chloride)溶液，且以金覆蓋銅電極表面。具體而言，在氯化金(III)酸水溶液中混合界面活性劑溴化烷基三甲基銨(alkyl trimethyl ammonium bromide)CnH2n+1[CH3]3N+‧Br-，且加上還原劑L(+)-抗壞血酸，在間隙電極上進行自觸媒型無電解金電鍍。然後，藉由分子尺電鍍法來製作表面為金的奈米間隙電極。
根據以上所述，可以製作本發明之實施形態的邏輯運算元件10。
在此，針對以往很難配置頂閘極電極11之情形加以說明。該困難性的根據係在於無法在單電子元件之製造中實現第2絕緣層8之形成。
在使用觸媒CVD法、電漿CVD法、光學CVD法或PLD法來形成如Si3N4的無機絕緣膜時，一般而言，有樣品暴露在電漿中、或運動能量較高的粒子濺鍍(sputtering)樣品表面、或主要為了提高膜質而基板之溫度變高的情況。由於單電子元件容易因這些針對基板的電漿、高能量粒子、熱等而遭破壞，故而至今很難沉積無機絕緣膜。
亦即，當使無機絕緣膜沉積於如藉由自組裝單分子膜之有機物來覆蓋表面的奈米粒子或配位基分子時，沉積物之來源就會破壞SAM及配位基分子，因奈米粒子損壞從而破壞元件。即便元件未遭破壞，存在於間隙間的奈米粒子亦會移動至無機絕緣體之沉積中，而不發揮作為單電子元件的功能。尤其是，因使用作為金奈米間隙電極的奈米尺度(nanoscale)之金電極對熱的流動性較高，故藉由加熱，會發生奈米間隙之構造變化，而使單電子元件損壞。
本發明人等經過精心研究的結果，著眼於如下的觀點，而實現第2絕緣層8之形成等。
1)可以藉由無電解電鍍來控制間隙長度而形成電極組，且此種奈米間隙電極對熱是穩定的。
2)在沉積無機絕緣膜時，由於金屬奈米粒子係由配位分子所覆蓋，且奈米間隙電極係由SAM所覆蓋所以不會破壞電極表面。
3)作為單電子島(亦稱為「庫倫島」)來動作的金屬奈米粒子係藉由錨(anchor)分子、例如二硫醇分子以化學方式固定於奈米間隙間。
[邏輯運算元件之動作]
其次，就本發明之實施形態的邏輯運算元件之動作原理加以說明。圖4係顯示三個輸入之真值表的圖，且一併顯示用以使各邏輯動作進行的閘極電壓之設定方法。本發明之實施形態的邏輯運算元件係具有單電子電晶體之構造。單電子電晶體無論是否為FET(Field Effect Transistor：場效電晶體)之一種，皆是藉由閘極電壓來調變朝由金屬奈米粒子7所構成的單電子島之電荷，其結果，可觀察電流流動之狀態與不流動之狀態的二個狀態以週期性呈現的所謂庫倫振盪現象。圖5係顯示在某個汲極電壓中按照各閘極電壓所流動的汲極電流之波形的示意圖；圖6係顯示將汲極電壓Vd與各閘極電壓Vg1、Vg2、Vtop-gate設定為各值時的汲極電流I之微分電導的示意圖。在圖6中係顯示汲極電流I之微分電導的大小按照網格(mesh)之數目而變大。如圖5所示，庫倫振盪特性中的電流波形係在汲極電壓Vd與各閘極電壓之二個電壓方向以具有正的傾斜與負的傾斜之直線外插，而電流值係具有峰值。
如圖5所示，提供峰值電流的閘極電壓V1與提供右 鄰之峰值電流的閘極電壓V2之電壓差△V(=V2-V1)，相當於1週期份的庫倫振盪，而閘極電容C係以C=e/△V來提供。在此，e為基本電荷(elementary charge)。該△V之值係依存於金屬奈米粒子7與電極5A及另一電極5B，亦即金屬奈米粒子7與源極電極及汲極電極之配置關係，進而依存於二個側閘極電極5C及5D與頂閘極電極11之配置關係。因此，△V之值係依存於三個閘極電極5C、5D及11之配置，所以在三個閘極電極之每一個閘極電極上，與汲極電流Id之1週期份的庫倫振盪對應的△V之值皆有所不同。
因此，在對具有三個閘極電極的邏輯運算元件10、20進行互斥或(XOR)之動作的情況時，只要將各閘極電壓之值設定成如下即可。在XOR動作中，以與施加於三個閘極的「0」之電壓與「1」之電壓之輸入相當的電壓之差，成為與△V/2(2分之1週期)相當的電壓差之方式來調整汲極電壓。然後，例如將相當於「1」之輸入的頂閘極電壓設為取得庫倫振盪之峰值電流的閘極電壓，且將相當於「0」之輸入的頂閘極電壓設為達至△V/2之較小的電壓值。頂閘極電壓係設為前面決定的「0」之輸入，其次，側閘極電壓係將取得峰值電流的側閘極電壓設為相當於「1」之輸入的閘極電壓，且將相當於「0」之輸入的閘極電壓設為達至△V/2之較小的電壓值。將頂閘極電壓與側閘極電壓設為「0」之輸入，更且，另一側閘極電壓係將取得峰值電流的 閘極電壓設為相當於「1」之輸入的閘極電壓，且將相當於「0」之輸入的閘極電壓設為達至△V/2之較小的電壓值。此時，以三個閘極電壓同時為相當於「1」之輸入的閘極電壓，且取得輸出為「1」之電流峰值的方式，來設定輸入之閘極電壓。
當將三個閘極電壓全部設為「0」之狀態時，電流就不會流動而輸出會變成「0」。
當將三個閘極電極之其中任一個閘極電壓設為「1」之狀態，將其餘的二個閘極電極設為「0」之狀態時，峰值電流就會流動，而輸出會變成「1」。
在三個閘極電極之中，當將其中任二個閘極電壓設為「1」之狀態，將其餘的一個閘極電極設為「0」之狀態時，就會發生藉由閘極電極而引起電荷朝單電子島之感應的重疊，且成為施加有1週期份之△V的狀態，故而輸出會變成「0」之狀態。
當三個閘極電壓設為「1」之狀態時，由於與施加1.5週期份之△V的狀態相等所以輸出會變成「1」。
在圖4之邏輯對應表的XOR之行中，係顯示上述的輸出電流之結果。輸出結果中，「0」係顯示電流未流動的狀態或是較小的狀態，「1」係顯示電流有流動的狀態或是較大的狀態。
在邏輯對應表之最下欄位係顯示1週期份的庫倫振盪(橫軸為閘極電壓，縱軸為汲極電流)，黑色圈(●)符號係顯 示「0」之電流輸出狀態，白色圈(○)符號係顯示「1」之電流輸出狀態。在XOR動作中，使用△V/2之電位差作為與輸入閘極電壓之「0」與「1」之狀態相當的電位之差，由於輸入在「0」側且輸出為「0」，所以使用1週期份的庫倫振盪之左半部的電壓區域作為施加於各閘極電極的電壓。
如上所述，閘極電極之輸入的組合與輸出之關係，係成為互斥或XOR動作的輸出。因此，在單電子電晶體中，可以藉由庫倫振盪特性、與藉由複數個閘極電極而引起電荷朝單電子島之感應的重疊現象，來實現邏輯運算。
其次，就對邏輯運算元件10、20進行反互斥或(XNOR)之動作的情況加以說明。在此情況下，只要將各閘極電壓之值設定如下即可。亦即，在XNOR動作中，雖然與XOR同樣以「0」與「1」之狀態的輸入電壓之差成為相當於△V/2的閘極電壓差之方式調整汲極電壓，但是三個閘極電壓同時為與「0」之輸入相當的閘極電壓，且以取得輸出為「1」之電流峰值的方式設定輸入之閘極電壓。如此，藉由與XOR同樣的動作原理，可以以該閘極電壓之設定實現XNOR之邏輯運算。此係使用1週期份的庫倫振盪之圖的右半部之電壓區域作為施加於各閘極電壓的電壓。
其次，在對邏輯運算元件10、20，使用△V/4(4分之1 週期)作為輸入「0」與輸入「1」之電壓差，而施加具有△V/4之電壓差的二個閘極電壓時，以顯示在庫倫振盪之電流峰值前之正的斜率(slop)與峰值後之負的斜率之途中的值成為同一電流值之方式調節汲極電壓。當以處於圖4的4分之1週期的庫倫振盪特性之方式，逐次以△V/4錯開閘極電壓時，就變化為「0」、「1」、「1」、「0」。
就進行運算A之動作或運算C之動作的情況加以說明。在此情況，只要將各閘極電壓之輸入電壓值設定成與圖4的4分之1週期的庫倫振盪之運算A相當的閘極電壓即可。亦即，例如，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式調節汲極電壓，且將與「0」之輸入相當的頂閘極電壓設定成峰值電流之負的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較高的電壓值。
其次，針對側閘極電壓之設定，頂閘極電壓係設為前面決定的「0」之輸入，而作為與「0」之輸入相當的側閘極電壓之值，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定成峰值電流之負的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較高的電壓值。
更且，針對另一側閘極電壓之設定，將頂閘極電壓與側閘極電壓設為「0」之輸入，作為與「0」之輸入相當的另一側閘極電壓之值，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定成峰值電流之負的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較高的電壓值。
三個閘極電壓同時為與「1」之輸入相當的閘極電壓，且以取得輸出為「1」之電流峰值的方式，設定輸入之閘極電壓。如此，僅有在朝三個閘極電壓之輸入為(0、0、0)及(1、1、1)的情況輸出才成為「1」，而在除此以外的情況輸出成為「0」，而邏輯運算元件10進行運算A之動作。
反之，將相當於運算C的閘極電壓設定如下。亦即，例如將與「1」之輸入相當的頂閘極電壓，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定成峰值電流之正的斜率上的電壓之值，將與「0」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較低的電壓值。
其次，針對側閘極電壓之設定，頂閘極電壓係設為前面決定的「0」之輸入，而作為與「1」之輸入相當的側閘 極電壓之值，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定成峰值電流之正的斜率上的電壓之值，且將與「0」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較低的電壓值。
更且，針對另一側閘極電壓之設定，將頂閘極電壓與側閘極電壓設為「0」之輸入，而作為與「1」之輸入相當的另一側閘極電壓之值，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定成峰值電流之正的斜率上的電壓之值，且將與「0」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較低的電壓值。
如此，僅有在朝三個閘極電壓之輸入為(0、0、0)及(1、1、1)的情況輸出才成為「0」，而在除此以外的情況輸出成為「1」，從而實現運算C之邏輯運算。
其次，就對邏輯運算元件10進行運算B之動作或運算D之動作的情況加以說明。在此情況，亦使用△V/4作為輸入「0」與輸入「1」之電壓差，來調整汲極電壓。藉此，在峰值電流之正的斜率與負的斜率之途中的值設為相同值。相當於運算B的閘極電壓設定如下。
例如作為與「1」之輸入相當的頂閘極電壓，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，對峰值電流之正的斜率上的電壓之值設定成△V之3/4倍的較高值，且將與「0」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較低的電壓值。
其次，針對側閘極電壓之設定，頂閘極電壓係設為前面決定的「0」之輸入，而作為與「1」之輸入相當的側閘極電壓之值，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，對峰值電流之正的斜率上的電壓之值設定高△V之3/4倍的值，且將與「0」之輸入相當的頂閘極電壓，設定成比該設定後的電壓之值達至△V/4之較低的電壓值。
更且，針對另一側閘極電壓之設定，將頂閘極電壓與側閘極電壓設為「0」之輸入，而作為與「1」之輸入相當的另一側閘極電壓之值，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，對峰值電流之正的斜率上的電壓之值設定成△V之3/4倍的較高值，且將與「0」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較低的電壓值。
如此，輸入為「0」之個數為0個或是1個的情況輸出 成為「0」，而在除此以外的情況輸出成為「1」，藉此實現運算B之邏輯運算。
反之，將相當於運算D的閘極電壓設定如下。例如作為與「0」之輸入相當的頂閘極電壓，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定峰值電流之正的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較高的電壓值。而在輸入「1」時，以負的斜率成為與前述同一電流值相同的電流值。
其次，針對側閘極電壓之設定，頂閘極電壓係設為前面決定的「0」之輸入，而作為與「0」之輸入相當的側閘極電壓之值，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定峰值電流之正的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較高的電壓值。
更且，針對另一側閘極電壓之設定，將頂閘極電壓與側閘極電壓設為「0」之輸入，而作為與「0」之輸入相當的另一側閘極電壓之值，以將△V予以四等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定峰值電流之正的斜率上的電壓之值，且將與「1」 之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/4之較高的電壓值。
如此，輸入為「0」之個數為0個或是1個的情況輸出成為「1」，而在除此以外的情況輸出成為「0」，藉此可實現運算D之邏輯運算。
亦可以對邏輯運算元件10進行如下動作。亦即，在使用△V/3作為輸入「0」與輸入「1」之電壓差，且施加具有△V/3之電壓差的二個閘極電壓時，以顯示在庫倫振盪之電流峰值前之正的斜率與峰值後之負的斜率之途中的值成為同一電流值之方式調節汲極電壓。
將相當於運算E的閘極電壓設定如下。例如作為與「0」之輸入相當的頂閘極電壓，以將△V予以三等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定峰值電流之正的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/3之較高的電壓值。
其次，針對側閘極電壓之設定，頂閘極電壓係設為前面決定的「0」之輸入，而作為與「0」之輸入相當的側閘極電壓之值，以將△V予以三等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定峰值 電流之正的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/3之較高的電壓值。
更且，針對另一側閘極電壓之設定，將頂閘極電壓與側閘極電壓設為「0」之輸入，而作為與「0」之輸入相當的另一側閘極電壓之值，以將△V予以三等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定峰值電流之正的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/3之較高的電壓值。
如此，實現僅有在輸入為「1」之個數為2個的情況輸出才成為「0」，而在除此以外的情況輸出成為「1」的邏輯運算E。
反之，將相當於運算F的閘極電壓設定如下。例如作為與「0」之輸入相當的頂閘極電壓，以將△V予以三等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定峰值電流之負的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/3之較高的電壓值。
其次，針對側閘極電壓之設定，頂閘極電壓係設為前 面決定的「0」之輸入，而作為與「0」之輸入相當的側閘極電壓之值，以將△V予以三等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定峰值電流之負的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/3之較高的電壓值。
更且，針對另一側閘極電壓之設定，將頂閘極電壓與側閘極電壓設為「0」之輸入，而作為與「0」之輸入相當的另一側閘極電壓之值，以將△V予以三等分後的值在庫倫振盪之峰值電流之正負的斜率上成為同一電流值之方式，設定峰值電流之負的斜率上的電壓之值，且將與「1」之輸入相當的頂閘極電壓設定成比該設定後的電壓之值達至△V/3之較高的電壓值。
如此，僅有在輸入為「1」之個數為1個的情況輸出才成為「0」，而在除此以外的情況輸出成為「1」，從而實現運算F之邏輯運算。
將相當於運算G的閘極電壓設定如下。例如與「1」之輸入相當的頂閘極電壓係設定如下。以將△V予以三等分後的值在庫倫振盪之峰值電流之正負的斜率上成為相同值之方式將△V進行三等分，且設為峰值電流之正的斜率上之值。將與「0」之輸入相當的頂閘極電壓設為比該設定 後之值達至△V/3之較低的電壓值。
其次，針對側閘極電壓之設定，頂閘極電壓係設為前面決定的「0」之輸入，而作為與「1」之輸入相當的側閘極電壓之值係設定如下。以將△V予以三等分後的值在庫倫振盪之峰值電流之正負的斜率上成為相同值之方式將△V進行三等分，且設為峰值電流之正的斜率上之值。將與「0」之輸入相當的頂閘極電壓設為比該設定後之值達至△V/3之較低的電壓值。
更且，針對另一側閘極電壓之設定，將頂閘極電壓與側閘極電壓設為「0」之輸入，而作為與「1」之輸入相當的另一側閘極電壓之值係設定如下。以將△V予以三等分後的值在庫倫振盪之峰值電流之正負的斜率上成為相同值之方式將△V進行三等分，且設為峰值電流之正的斜率上的值。將與「0」之輸入相當的頂閘極電壓設為比該設定後之值達至△V/3之較低的電壓值。
如此，僅有在輸入為「1」之個數為1個或是2個的情況輸出才成為「1」，而在除此以外的情況輸出成為「0」，從而實現運算G之邏輯運算。
如以上說明般，圖1及圖2所示的邏輯運算元件10、20係將High與Low之電位差、例如「0」與「1」之電位 差設為△V/n，且將n設定為2以上之整數的各值，藉此可以實現三個輸入的邏輯運算元件。
在此，當洩電流從側閘極電極5C、5D對成為源極及汲極之各電極的電極5A、另一電極5B流動時，由於ON(導通)/OFF(斷開)比變差，所以不佳。因此，為了使洩電流不會流動而有必要加大間隙長度。
本發明之實施形態，如圖1所示閘極電極並沒有需要三個，閘極電極亦可為四個或四個以上。閘極電極係按照配置位置而被區分為底閘極電極、頂閘極電極、側閘極電極。各電極只要是可施加預定的電壓就不問材質等。
三個以上之閘極電極亦可由二個側閘極電極與一個頂閘極電極所構成。三個以上之閘極電極亦可由二個側閘極電極與一個底閘極電極所構成。三個以上之閘極電極亦可由二個側閘極電極、一個頂閘極電極及一個底閘極電極所構成。
亦可將三個以上之閘極電極中例如四個閘極電極，亦即二個側閘極電極、一個底閘極電極及一個頂閘極電極中的任意三個用於電壓輸入用，將其餘的一個使用作為電壓調整用之電極。二個側閘極電極係如參照圖1等所說明般，因對電極與另一電極之配設的軸具有對稱性，故而較 佳是將底閘極電極及頂閘極電極之其中任一方作為電壓調整用之電極。可以將電壓調整用之電極設定成例如0V，且以此為基準設定施加於其他閘極電極的電壓之值。
[四個輸入之邏輯運算元件]
其次，就四個輸入之邏輯運算元件加以說明。圖7係顯示本發明之實施形態的四個輸入之邏輯運算元件，其中圖7(A)為剖面圖，圖7(B)為俯視圖。如圖7所示，本發明之實施形態的邏輯運算元件30係具備：電極5A及另一電極5B，以具有奈米間隙之方式配置；金屬奈米粒子7，絕緣配置於電極5A與另一電極5B之間；以及複數個閘極電極5C、5D、11A、11B，用以調整金屬奈米粒子7之電荷。
底閘極電極11A所存在的面、側閘極電極5C、5D所存在的面、以及頂閘極電極11B所存在的面係在上下方向分離。夾著側閘極電極5C、5D所存在的面，底閘極電極11A所存在的面、與頂閘極電極11B所存在的面係在上下方向分開配置。金屬奈米粒子7係位在底閘極電極11A上且位在頂閘極電極11B下而埋設於第2絕緣層8。
在圖7所示之狀態下，為了僅使具有矽基板等之導電性的基板1之預定區域變高而將周圍施予蝕刻等之處理來形成。第1絕緣層2形成於該基板1上且在該基板1上之 表面依需要而被平坦化。之後，與圖1之邏輯運算元件10的情況同樣，形成有電極5A及另一電極5B，金屬奈米粒子7位在其預定區域上且配置於奈米間隙之間，形成有第2絕緣層8，進而形成有頂閘極電極11B。
因此，藉由施加電壓於基板1，可以使基板之變高的部分發揮作為底閘極電極11A的功能。
此外，亦可藉由將基板1之部分置換成導電性層，來實現複數個邏輯運算元件之集成化、或將使用金屬奈米粒子的邏輯運算元件與其他的一個或複數個元件集成化。
[藉由四個輸入而進行的邏輯運算元件之動作]
圖8係顯示四個輸入之真值表，且就用以使各邏輯動作進行的閘極電壓之設定方法一併顯示的圖。
運算H與I係在對邏輯運算元件30使用△V/2(2分之1週期)作為輸入「0」與輸入「1」之電壓差，且施加具有△V/2之電壓差的二個閘極電壓時，調節汲極電壓以便顯示庫倫振盪之電流峰值。如處於圖8的2分之1週期的庫倫振盪特性般，當逐次以△V/2錯開閘極電壓時，就會變化為「0」、「1」、「0」、「1」。因此，在運算H中，進行僅有在輸入為「1」之個數為奇數個的情況輸出才為「1」，除此以外的情況輸出成為「0」之邏輯運算。在運算I中，進行 僅有在輸入為「1」之個數為偶數個的情況輸出才為「1」，除此以外的情況輸出成為「0」之邏輯運算。
運算J、K、L、M係對邏輯運算元件30使用△V/4(4分之1週期)作為輸入「0」與輸入「1」之電壓差，且施加具有△V/4之電壓差的二個閘極電壓時，調節汲極電壓以便顯示在庫倫振盪之電流峰值前之正的斜率與峰值後之負的斜率之途中的值成為同一電流值。如處於圖4的4分之1週期的庫倫振盪特性般，當逐次以△V/4錯開閘極電壓時，就會變化為「0」、「1」、「1」、「0」。
因而，在運算J中，進行僅有在輸入為「1」之個數為1個或2個的情況輸出才為「1」，除此以外的情況輸出成為「0」之邏輯運算。在運算K中，進行僅有在輸入為「1」之個數為0個、1個、4個的情況輸出才為「1」，除此以外的情況輸出成為「0」之邏輯運算。在運算L中，進行僅有在輸入為「1」之個數為0個、3個、4個的情況輸出才為「1」，除此以外的情況輸出成為「0」之邏輯運算。在運算M，係進行僅有在輸入為「1」之個數為2個、3個的情況輸出才為「1」，除此以外的情況輸出成為「0」之邏輯運算。
運算N、O、P亦可對邏輯運算元件30進行如下的動作。亦即，使用△V/3作為輸入「0」與輸入「1」之電壓 差，且施加具有△V/3之電壓差的二個閘極電壓時，調節汲極電壓以便顯示在庫倫振盪之電流峰值前之正的斜率與峰值後之負的斜率之途中的值成為同一電流值。
當設定成相當於運算N的閘極電壓時，就進行僅有在輸入為「1」之個數為1個、2個、4個的情況輸出才成為「1」，除此以外的情況輸出成為「0」之邏輯運算N。當設定成相當於運算O的閘極電壓時，就進行僅有在輸入為「1」之個數為0個、1個、3個、4個的情況輸出才成為「1」，除此以外的情況輸出成為「0」之邏輯運算O。
當設定成相當於運算P的閘極電壓時，就進行僅有在輸入為「1」之個數為0個、2個、3個的情況輸出才成為「1」，除此以外的情況輸出成為「0」之邏輯運算P。
此外，有關顯示於圖8之最下欄位的用以使各邏輯動作進行的閘極電壓之設定方法，由於是與圖4同樣，所以省略說明。
實施例1
以如下之要領來製作圖1所示的邏輯運算元件10作為實施例1。圖9係在實施例1所製作的邏輯運算元件10之SEM圖。在矽基板1之上方以熱CVD法製作SiO2膜作為第1絕緣層2，且在其上方形成間隙長度9nm之金奈米間 隙電極5A、5B，將核心直徑6.2nm之金奈米粒子7配置於金奈米間隙電極間。然後，在金奈米間隙電極5A、5B及SiO2膜2上，形成有作為第2絕緣層8的SiN之鈍化層(passivation layer)。
Si3N4之鈍化層的形成係以如下要領進行。將所製作的單電子電晶體導入於真空腔室內，藉由水冷方式進行溫度控制以便單電子電晶體之溫度不變成65℃以上。在此條件下，在真空腔室內導入矽烷氣體(silan gas)、氨氣(ammonia gas)及氫氣，且利用觸媒CVD法來沉積SiNx層。在實施例1中，為了防止因加熱而使單電子電晶體遭受破壞，而在形成SiNx之鈍化層時，進行冷卻以免樣品溫度超過65℃。不過，雖然鈍化層之沉積只要在170℃以下即可，但是盡量以沉積時的溫度變低、較佳是65℃以下的方式，來冷卻樣品。在以橢圓偏光法(ellipsometry method)及掃描電子顯微鏡分別測定SiNx之鈍化層的厚度時，皆為50nm。
之後，對樣品塗布阻劑，且藉由電子束微影法，在金奈米間隙部之正上方描繪電極圖案。顯影後，藉由電子束蒸鍍依順序蒸鍍鈦層30nm、金層70nm。藉此，在金奈米間隙之正上方透過作為第2絕緣層8的Si3N4層配置頂閘極電極21。
圖10係顯示在實施例1所製作的樣品中相對於汲極電 壓之汲極電流的圖。測定溫度設為9K。橫軸為汲極電壓Vd(mV)，左縱軸為汲極電流Id(pA)，右縱軸為汲極電流Id(nA)。雖然沉積作為鈍化膜之SiNx以前的汲極電流為±約百pA之範圍，但是沉積SiNx以後的汲極電流則變大至±400pA之範圍，且汲極電流Id未流動的汲極電壓Vd之振幅亦會變大。更且，沉積頂閘極之後，汲極電流係變成±4nA。
圖11係顯示分別掃描頂閘極電壓及汲極電壓時的微分電導之映射(穩定圖)的圖。橫軸為施加於頂閘極的電壓(V)，縱軸為汲極電壓Vd(V)，濃淡係顯示汲極電流(A)的微分電導。測定溫度係設為9K。可觀察起因於透過汲極與源極之間的庫倫島進行電流之抑制(庫倫障礙(Coulomb blockade))之被稱為庫倫鑽石(Coulomb diamond)的平行四邊形狀之電壓區域。由此可知作為單電子電晶體來動作。又，確認與理論計算值一致。
圖12係顯示相對於汲極電壓的汲極電流依存性之圖。橫軸為汲極電壓Vd(V)，縱軸為汲極電流Id(pA)。從圖可知由於具有汲極電流相對於汲極電壓之增減未流動的區域，所以可明瞭地觀察到庫倫階梯(Coulomb staircase)特性，且在實施例1所製作的樣品作為單電子電晶體來動作。又，此與理論計算一致。
圖13(A)係顯示相對於第1側閘極電壓的汲極電流依存性(庫倫振盪特性)的圖；圖13(B)係顯示相對於第2側閘極電壓的汲極電流依存性(庫倫振盪特性)的圖；圖13(C)係顯示相對於頂閘極電壓的汲極電流依存性(庫倫振盪特性)的圖；圖13(D)係顯示使第1側閘極電壓與汲極電壓變化時的微分電導特性(dId/dVd)之圖；圖13(E)係顯示使第2側閘極電壓與汲極電壓變化時的微分電導特性(dId/dVd)之示意圖；圖13(F)係顯示使頂閘極電壓與汲極電壓變化時的微分電導特性(dId/dVd)之示意圖。測定溫度為9K。
圖13(A)至圖13(C)之縱軸為汲極電流Id(pA)，圖13(D)至圖13(F)之縱軸為汲極電壓Vd(V)，圖13(A)及圖13(D)之橫軸為第1側閘極電壓Vg1(V)，圖13(B)及圖13(E)之橫軸為第2側閘極電壓Vg2(V)，圖13(C)及圖13(F)之橫軸為頂閘極電壓Vtop-gate(V)。
圖13(A)、圖13(B)、圖13(C)係分別為對應於Vg1、Vg2、Vtop-gate的庫倫振盪特性。可藉由電流未流動之區域與具有正與負之傾斜的斜率來觀察峰值電流。在圖13(A)及圖13(C)中可觀察複數個峰值電流，根據峰值間之電壓差△V，以C=e/△V提供閘極電容C。在圖13(B)中，因閘極電容較小，故而無法觀察到1週期份的庫倫振盪，但是可觀察到大致1週期份。
圖13(D)、圖13(E)、圖13(F)係對應於各個閘極電壓的庫倫鑽石特性。在閘極電壓方向，在由Vd=0V附近之平行四邊形所包圍的區域內電流會因庫倫障礙而無法流動。平行四邊形係呼應庫倫振盪特性而在閘極電壓方向共有頂點所相連。
圖14係顯示相對於施加於任意二個閘極之電壓的微分電導依存性之圖；其中圖14(A)係顯示相對於第1側閘極電壓及第2側閘極電壓的微分電導依存性；圖14(B)係顯示相對於第2閘極電壓及頂閘極電壓的微分電導依存性；圖14(C)係顯示相對於第1側閘極電壓及頂閘極電壓的微分電導依存性。α所示的部分係對應於峰值電流，在β所示的區域之電流係因庫倫障礙而不會流動。由於對任意的二個閘極電壓可觀察到α所示的峰值電流作為平行線之集合，所以能預測在一個裝置可以同時以三個閘極進行邏輯運算。
圖15係顯示在實施例1所製作的邏輯運算元件之特性的圖。如前述般因將相當於△V/2的閘極電壓設為與三個閘極電壓之「0」與「1」之輸入相當的值，故將Vtop-gate之-1V、0.85V分別設為與「0」、「1」之輸入相當的值，將Vg1之-4V、4V分別設為與「0」、「1」之輸入相當的值，將Vg2之-2V、0.6V分別設為與「0」、「1」之輸入相當的值。
從圖15可知按照第1側閘極電壓、第2側閘極電壓及頂閘極電壓之脈衝電壓波形的輸入，汲極電流會成為XOR之輸出。ON/OFF比為10。另外，動作溫度係設為9K。
實施例2
在實施例2中，作為第2絕緣層8，除了使用脈衝雷射沉積法形成為50nm之Al2O3以外，其餘與實施例1同樣製作。以下，測定環境係設為9K。
圖16係顯示相對於汲極電壓的汲極電流依存性之圖。橫軸為汲極電壓Vd(V)，縱軸為汲極電流Id(nA)。從圖可知由於具有汲極電流相對於汲極電壓之增減未流動的區域，所以可明瞭地觀察到庫倫階梯特性，且在實施例2所製作的樣品會當作單電子電晶體動作。又，可知與理論計算一致。
圖17(A)、圖17(B)、圖17(C)係顯示相對於各個閘極電壓Vg1、Vg2、Vtop-gate的庫倫振盪特性，圖17(D)、圖17(E)、圖17(F)係顯示相對於各個閘極電壓的庫倫鑽石特性。圖17(A)至圖17(C)之縱軸為汲極電流Id(nA)，圖17(D)至圖17(F)之縱軸為汲極電壓Vd(V)，圖17(A)及圖17(D)之橫軸為第1側閘極電壓Vg1(V)，圖17(B)及圖17(E)之橫軸為第2側閘極電壓Vg2(V)，圖17(C)及圖17(F)之橫軸 為頂閘極電壓Vtop-gate(V)。
從圖17(A)至圖17(C)可藉由電流未流動之區域與具有正與負之傾斜的斜率來觀察峰值電流。在圖17(A)、圖17(B)及圖17(C)中可觀察複數個峰值電流，根據峰值間之電壓差△V，能以C=e/△V來提供閘極電容C。
從圖17(D)至圖17(F)中，在閘極電壓方向，由Vd=0V附近之平行四邊形所包圍的區域內，電流會因庫倫障礙而無法流動。平行四邊形係呼應庫倫振盪特性而在閘極電壓方向共有頂點所相連。如此，可明瞭地觀察到庫倫振盪特性及庫倫鑽石特性。
圖18(A)、圖18(B)、圖18(C)係顯示反覆測定相對於各個閘極電壓Vg1、Vg2、Vtop-gate的庫倫振盪特性之結果的圖。此外，Vd係設為10mV。圖之縱軸及橫軸係與圖17(A)、圖17(B)、圖17(C)相同。從圖可知可以穩定地觀測到庫倫振盪。又，可以重現性佳地觀測庫倫鑽石的特性。
與實施例1相比較，汲極電流並非為pA的等級而是nA的等級。又，與實施例1相比較，庫倫振盪更為穩定。在單電子電晶體中，當存在於單電子島附近的陷阱(trap)電荷變化時，輸出電流(汲極電流)就會擾動。在使用Al2O3作為鈍化膜的情況下，由於與使用SiNx的情況相比較其電 流之不均等較為小，所以藉由脈衝雷射沉積法所製作的Al2O3絕緣膜係作為單電子電晶體之鈍化層，從陷阱電荷不易變化之觀點來看是適合的。不止於Al2O3、SiNx，就連SiO2層、HfOx等所謂高介電係數絕緣層之不易使陷阱電荷變化的膜亦是適合的。
圖19係顯示在實施例2所製作的邏輯運算元件之特性的圖。如前述般因將相當於△V/2的閘極電壓設為與三個閘極電壓之「0」與「1」之輸入相當的值，故而將Vtop-gate之-0.9V、0.5V分別設為與「0」、「1」之輸入相當的值，將Vg1之-7.5V、0.5V分別設為與「0」、「1」之輸入相當的值，將Vg2之-7.5V、-1V分別設為與「0」、「1」之輸入相當的值。
從圖19可知按照第1側閘極電壓、第2側閘極電壓及頂閘極電壓之脈衝電壓波形的輸入，汲極電流會成為XOR之輸出。ON/OFF比為9.4。另外，動作溫度係設為9K。
又，在圖19中，由於輸出相當於「0」的電流值為0.1nA左右，輸出相當於「1」的電流值為0.9nA左右，所以ON/OFF比為約9。之所以輸出為「0」時的電流值為0.1nA，係因洩電流流動至源極電極與汲極電極之間所致。雖然在圖19中顯示XOR特性，但是如前述般，已確認藉由將閘極電壓錯開半週期，就會顯示XNOR之特性。更且，當不使用 △V/2，而是使用△V/3或△V/4之電壓差時，就能夠如圖4所示之真值表般地進行各種的邏輯動作。
其次，使頻率增加1Hz、10Hz，以確認在實施例2所製作的邏輯運算元件之動作。圖20(A)及圖20(B)係分別顯示頻率1Hz、10Hz下的邏輯運算元件之動作結果。已確認即便提高頻率，仍維持邏輯運算元件之特性。
本發明並非被限定於上述之實施形態及實施例，而是能夠在申請專利範圍所記載之發明範圍中進行各種變更來應用。
藉由本發明之實施形態，可以提供一種應用使用金屬奈米粒子或功能性粒子的單電子電晶體，並組合二個側閘極、頂閘極、底閘極之其中任三個以上之閘極的邏輯運算元件。更且，能藉由將本發明之實施形態的邏輯運算元件與CMOS電路組合，提供一種集成度高且更高功能的邏輯運算電路。
1‧‧‧基板
2‧‧‧第1絕緣層
3A、3B、4A、4B‧‧‧金屬層
5A‧‧‧奈米間隙電極(電極)
5B‧‧‧奈米間隙電極(另一電極)
5C、5D‧‧‧閘極電極(側閘極電極)
6‧‧‧自組裝單分子膜
7‧‧‧金屬奈米粒子
8‧‧‧第2絕緣層
10‧‧‧邏輯運算元件
11‧‧‧閘極電極(頂閘極電極)

Claims (8)

  1. 一種邏輯運算元件，係具備：電極及另一電極，以具有奈米間隙之方式設置；金屬奈米粒子，絕緣配置於前述電極與前述另一電極之間；以及複數個閘極電極，用以調整前述金屬奈米粒子之電荷；按照施加於前述複數個閘極電極中的三個以上之閘極電極的電壓來控制流動至前述電極與前述另一電極之間的電流。
  2. 如請求項1所記載之邏輯運算元件，其中前述三個以上之閘極電極係由二個側閘極電極與一個頂閘極電極所構成。
  3. 如請求項1所記載之邏輯運算元件，其中前述三個以上之閘極電極係由二個側閘極電極與一個底閘極電極所構成。
  4. 如請求項1所記載之邏輯運算元件，其中前述三個以上之閘極電極係由二個側閘極電極、一個頂閘極電極及一個底閘極電極所構成。
  5. 如請求項2或4所記載之邏輯運算元件，其中前述電極、前述另一電極及前述二個側閘極電極係設置於第1絕緣層上； 第2絕緣層係位在前述第1絕緣層上並以埋設前述電極、前述另一電極、前述二個側閘極電極及前述金屬奈米粒子之方式所設置；前述頂閘極電極係位在前述第2絕緣層上且設置於前述金屬奈米粒子之上方。
  6. 如請求項1所記載之邏輯運算元件，其中前述三個以上之閘極電極係由一個側閘極電極、一個底閘極電極及一個頂閘極電極所構成；前述底閘極電極所存在的面、前述側閘極電極所存在的面、以及前述頂閘極電極所存在的面係在上下方向分離；前述金屬奈米粒子係位在前述底閘極電極上且位在前述頂閘極電極下並以埋設於絕緣層之方式所設置。
  7. 如請求項1所記載之邏輯運算元件，其中施加於前述三個以上之閘極電極的電壓之輸入、與透過前述金屬奈米粒子而流動至前述電極與前述另一電極之間的電流之輸出的關係係成為互斥或或是反互斥或。
  8. 如請求項1所記載之邏輯運算元件，其中與將一週期份的庫倫振盪中之提供峰值電流的閘極電壓與提供相鄰之峰值電流的閘極電壓之電壓差△V予以二等分、三等分或四等分後的某一個電壓區間之兩端相當的值係被設定作為與施加於前述三個以上之閘極電極的電壓之高與低之輸入相當的電位差。
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