JP4054881B2 - 単電子半導体素子の製造方法 - Google Patents

単電子半導体素子の製造方法 Download PDF

Info

Publication number
JP4054881B2
JP4054881B2 JP2007517670A JP2007517670A JP4054881B2 JP 4054881 B2 JP4054881 B2 JP 4054881B2 JP 2007517670 A JP2007517670 A JP 2007517670A JP 2007517670 A JP2007517670 A JP 2007517670A JP 4054881 B2 JP4054881 B2 JP 4054881B2
Authority
JP
Japan
Prior art keywords
ferritin
electrode
drain electrode
source electrode
titanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007517670A
Other languages
English (en)
Other versions
JPWO2007091364A1 (ja
Inventor
慎也 熊谷
重雄 吉井
望 松川
一郎 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP4054881B2 publication Critical patent/JP4054881B2/ja
Publication of JPWO2007091364A1 publication Critical patent/JPWO2007091364A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass
    • H10N99/05—Devices based on quantum mechanical effects, e.g. quantum interference devices or metal single-electron transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/962—Quantum dots and lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/773—Nanoparticle, i.e. structure having three dimensions of 100 nm or less

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、単電子半導体素子の製造方法に関し、特に、金属又は半導体からなるナノドット（量子点）がソース電極とドレイン電極との間に配置されている単電子半導体素子の製造方法に関する。
半導体メモリ素子の集積度を増加させるためには、製造工程における新たな技術の開発が要求されている。半導体メモリ素子にMOS構造を利用する場合、４ギガDRAM程度の高集積半導体メモリ素子ではソース電極とドレイン電極との間の間隙が約0.13μｍ程度に小さくなるため、今までMOS素子の動作原理として利用されてきたゲート電圧によるスイッチングが不能になると予想される。
このように、ソース電極とドレイン電極間の間隙が小さくなると、ゲート電圧を加えない状態でもソース電極とドレイン電極間のトンネリング及びゲート酸化膜を通じるトンネリングの現象により素子の誤動作が発生する。従って、ギガ級又はテラ級のデバイスを制作するためには、現在のMOS構造でなく別の形態を利用する必要がある。
そうした新たな形態の素子の一つとして、単電子トンネル効果を利用する単電子半導体素子(Single Electron Transistor、以下SETと省略する)が注目されている。
SETは、クーロンブロッケイドと呼ばれる現象に基づいた素子である。すなわち、微小な帯電導体間を電子が１個単位でトンネルすることに伴う静電的エネルギーの変化によって動作を行う素子が単電子素子と呼ばれるもので、単電子メモリ、単電子トランジスタ等としてこれらの動作が確認されている。このようなクーロンブロッケイド現象を観測し得るような接合は、微小トンネル接合と呼ばれている。
従来のSETでは、電子線リソグラフィによる微細パターンによって微小トンネル接合を形成していた（例えば、非特許文献１参照）が、これによって形成可能な微小トンネル接合の容量は十分に小さくはできず、室温においてSETの動作は困難であった。実際、上記のようなクーロンブロッケイドと呼ばれる現象が室温で観測されるためには、上記静電エネルギーの変化が熱的エネルギーの変化に比べて十分大きくならなければならない。
そのためには、帯電導体のサイズが20 nm以下でなければならず、さらに、これらの帯電導体の配置間隔が数nm以下でなければならない。このような微細な微小トンネル接合は、現在のリソグラフィ技術によるパターン形成法では、製作が困難であるか、あるいは、可能であっても歩留まり良く多量に製作することは極めて困難である。
基板上に形成された微小電極間にナノ粒子を配置してSET構造デバイスを製造する方法として、非特許文献２には、微小電極（ソース電極及びドレイン電極）を作製した基板上に、Siナノ粒子を固定し、ソース電極とドレイン電極との間のナノギャップ（以下、ソース／ドレイン間ナノギャップ）にSi粒子鎖を形成する方法が開示されている。
また、非特許文献３には、微小電極（ソース電極及びドレイン電極）を形成した基板上に、Auナノ粒子を吸着させた後、ジチオールでAuナノ粒子を修飾し、さらにAuナノ粒子を吸着させることによりソース／ドレイン間ナノギャップにAuナノ粒子鎖を形成する方法が開示されている。
T. A. Fulton and G. J. Dolan : "Observation of Single‐Electron Charging Effects in Small Tunnel Junctions", Phys.Rev.Lett.Vol.59, No.1, pp.109-112 (1987). A. Dutta et al., Jpn. J. Appl. Phys. Vol.39, pp. 264-267 (2000). T. Sato et al., J. Appl. Phys. 82(2), p696 (1997).
しかし、非特許文献２又は非特許文献３に開示されている方法では、ソース電極とドレイン電極間のナノギャップにナノ粒子を選択的に配置することが不可能であり、たまたまナノギャップ内に配置されたナノ粒子を量子ドットとして利用しているに過ぎなかった。
すなわち、非特許文献２又は非特許文献３に開示されている方法では、微小電極を形成させた基板上に多数の量子ドットをランダムに形成するため、図１４(a)に示すように、量子ドットと微小電極との間の距離（以下、量子ドット／微小電極間ギャップ）を制御することは不可能であり、量子ドット／微小電極間ギャップをトンネル障壁として利用することは困難であった。
また、図１４(b)に示すように、ナノギャップの中心位置に量子ドットが偶然形成されても、ナノギャップ周辺には不要な量子ドットが多数存在するため、不要な量子ドットにトラップされた電荷が、SETの動作点を変化させるという問題もあった。
そのため、非特許文献２又は非特許文献３に開示されている方法では、多数のSETを製造し、偶然ナノギャプ内にのみ量子ドットが形成された場合にしか実際には使用することができず、SET製造方法としては製品の歩留まりが非常に悪く、実用性に欠けていた。
本発明は、このような従来のSET製造方法の問題点を解決するためになされたものであり、微小電極間のナノギャップ内に量子ドットを選択的に配置し、製品の歩留まりを大幅に向上させた実用性の高いSET製造方法の提供を目的とする。
フェリチンは、図１５に示すように、24個のサブユニットが結合して内部に空孔（直径約7nm）を有する球状粒子（直径約12nm）であり、この空孔内には、各種の無機材料粒子（コア）を取り込むことが可能である。
本発明者等は、非イオン性界面活性剤の存在下、フェリチンがチタンに特異的に吸着することを見出し、このフェリチンの性質を利用して、微小電極間のナノギャップに量子ドットを選択的に固定化することを検討し、本発明を完成させるに至った。
具体的に、本発明のSET製造方法は、
前記半導体素子は、基板と、ソース電極と、ドレイン電極と、ゲート電極とを有し、
前記ソース電極と前記ドレイン電極との間には量子ドットが挟まれており、
前記基板は、表面に絶縁層を有しており、
前記基板は、対向する前記ソース電極及び前記ドレイン電極を前記絶縁層上に有しており、
前記ソース電極及び前記ドレイン電極は、それぞれ、チタン膜と前記チタン膜を被覆するチタン以外の金属からなる非チタン金属膜とを具備しており、
前記製造方法は、
金属又は半導体粒子を内包するフェリチンおよび非イオン性界面活性剤を含む溶液を前記基板に滴下し、これによって前記フェリチンを前記ソース電極と前記ドレイン電極との間に選択的に配置させるフェリチン滴下工程と、
前記選択的に配置したフェリチンを分解し、これによって前記ソース電極と前記ドレイン電極との間に前記金属又は半導体粒子からなる前記量子ドットを形成するフェリチン分解工程と、
を有する。
半導体基板上に絶縁膜を形成し、その上にチタン膜と、チタン膜を被覆するようにチタン以外の金属からなる非チタン金属膜とを積層して微小電極（ソース電極及びドレイン電極）を形成し、そこに金属又は半導体粒子を内包するフェリチン及び非イオン性界面活性剤を含む溶液を滴下すると、金属又は半導体粒子を内包するフェリチンは、特に吸着エネルギーが高い微小電極間のナノギャップ内に優先的に吸着される。
その後、フェリチンを分解すれば、ナノギャップ内の中間位置に金属又は半導体粒子を量子ドットとして固定することができるため、SETを効率よく製造することが可能である。
前記ゲート電極を、前記ソース電極と前記ドレイン電極との間の前記絶縁層の下方に有してもよい。
また、前記ゲート電極を、前記ソース電極と前記ドレイン電極との間のギャップの側方に有してもよい。
また、前記ゲート電極を、前記ソース電極と前記ドレイン電極との間のギャップの上方に有してもよい。
この場合、前記絶縁層は第一の絶縁層であり、前記ソース電極、前記ドレイン電極及び前記量子ドットを有する前記基板の表面を覆う第二の絶縁層を有し、前記第二の絶縁層の上に前記ゲート電極を有してもよい。
前記チタン膜を被覆する前記非チタン金属膜は、金（Au）膜であることが好ましい。
前記非チタン金属膜の厚みは、前記チタン膜の厚みよりも大きいことが好ましい。
前記フェリチン滴下工程において、前記非イオン性界面活性剤の濃度は、0.01 v/v％以上10 v/v％以下であることが好ましい。
前記フェリチン分解工程の後に、前記ソース電極及び前記ドレイン電極が形成された半導体基板表面を保護用の絶縁層でカバーする保護工程を有してもよい（請求項９）。
本発明の上記目的、他の目的、特徴及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明のSET製造方法は、基板上の材質に対するフェリチンの選択吸着性を利用することにより、微小電極間のナノギャップ内へ量子ドットを選択的に配置することが可能であり、SET製造時における製品の歩留まりを大幅に改善することができる。
また、微小電極−量子ドット間距離を、フェリチン外殻の膜厚によって自律制御することが可能であり、製造プロセスを単純化すると共に、微小電極−量子ドット間のギャップをトンネル障壁として利用することができる。
また、電極の側壁を除いて、微小電極間のナノギャップ周辺に不要な量子ドットが形成されることがないため、素子動作の変動を抑制することができる。
また、非特許文献２及び非特許文献３に開示されている従来技術では0.5〜2 nm程度とされているトンネルギャップ距離が、本発明のSET製造方法では2〜4 nm程度となるため、デバイス動作の高温化を図ることもできる。
また、非特許文献２及び非特許文献３に開示されている従来技術では制御不可能であった多重ドット形成についても、微小電極間の距離を調整することにより制御可能であり、デバイスの高機能化を図ることもできる。
以下、本発明の実施の形態について、適宜図面を参照しながら説明する。なお、本発明は、以下の実施の形態に限定されない。
（実施の形態１）
本発明の実施の形態１は、バックゲート電極を有するSET（単電子トランジスタ）の製造方法を例示したものである。本実施の形態によって製造されるSETの基本構造を、図１(a)〜図１(c)に示す。
このSETでは、シリコン基板１上に絶縁層２（SiO2膜）が形成されており、その上にチタン薄膜３と、チタン薄膜３を被覆するチタン以外の金属からなる非チタン金属薄膜（以下、非チタン金属薄膜）４とが積層されたソース電極５及びドレイン電極６が形成されている。ソース電極５とドレイン電極６とは、平面視において、間にナノギャップを有して互いに対向するように形成されている。また、絶縁層２の直下にはバックゲート電極７が形成されている。バックゲート電極７は、ナノギャップ及びその周辺部の下方に位置するように形成されている。
ソース電極５とドレイン電極６との間のナノギャップの中間位置には、金属又は半導体粒子が量子ドット８として選択的に配置及び固定されており、ナノギャップの周辺には不要な量子ドットは少ない。
なお、図１のSETでは、ソース電極５又はドレイン電極６の側面付近にも金属又は半導体粒子（側面量子ドット９）が存在するが、これによるSETの動作への影響は少ない。
次に、本実施の形態のSETの製造方法を説明する。
本実施の形態の製造工程のフローチャートを図２に示す。図１(a)〜図１(c)及び図２を参照すると、まず、ステップＳ１において、バックゲート電極７が形成されたシリコン基板１上に、絶縁層２を形成する（絶縁工程）。シリコン基板１上への絶縁層２の形成には公知の方法を用いればよく、絶縁層２の種類も特に限定されない。
次に、ステップＳ２において、基板１上に形成された絶縁層２上に電子線レジストを塗布し、電子線ビームを用いて一対の微小電極パターンを描画する（描画工程）。一対の微小電極パターンは、ソース電極５及びドレイン電極６に対応するものである。一対の微小電極パターンは、その間のギャップ（以下、微小電極間のギャップ）が、バックゲート電極７の上方に位置するように描画される。
ここでは、微小電極間ギャップに量子ドット1個を配置するので、微小電極間ギャップを、最小電極間隔≦フェリチン直径となるように描画を調整する。このような微小電極パターンの描画方法は、半導体分野においては周知であるため、ここでは説明を省略する。
次に、ステップＳ３において、電子線レジストを現像し、基板１上に微小電極パターンを形成する（パターン工程）。現像によって、絶縁層２上に塗布された電子線レジストのうち電子線ビーム照射領域が分解され、基板１上に絶縁層２の露出領域からなる微小電極パターンが形成される。
次に、ステップＳ４において、ステップＳ３で微小電極パターンが形成された基板１上に、チタン薄膜３と、チタン薄膜３を被覆する非チタン金属薄膜４とを蒸着し、順に２層以上（ここでは２層）積層する（積層工程）。下層のチタン薄膜３の厚みは、1nm以上12nm以下とすることが好ましい。1nm未満ではフェリチンの外殻タンパク質とチタン薄膜３の接触が十分ではなく、一方、12nmを超えるとフェリチンが高さ方向に複数個吸着することが抑制できなくなるためである。
なお、チタン薄膜３の厚みが6nm未満であれば、チタン薄膜３に吸着するフェリチンが、必ず絶縁層２にも吸着するのでより好ましい。フェリチンが絶縁層２に吸着しないと、外殻タンパク質を分解する際に、コアがソース電極又はドレイン電極に接触する可能性があるからである。
ところで、チタン薄膜３の量子ドットに対向する領域は、大気曝露等により酸化され、TiO2となっている。このため、ドットとソース／ドレイン電極間との電荷移動は、チタン薄膜３に比べて、非チタン金属薄膜４の方が容易である。チタン薄膜３の厚みが3nm以下であれば、非チタン金属薄膜４と量子ドットとの間の高さ方向の位置ズレを防ぎ、非チタン金属薄膜４と量子ドットとの間の電荷移動が容易となるので、さらに好ましい。
ここで、非チタン金属薄膜４によるチタン薄膜３の被覆の形態について詳述する。図１(a)に示されるように、非チタン金属薄膜４は、チタン薄膜３の表面を被覆するが、チタン薄膜３の側面は基本的に被覆しない。ただし、チタン薄膜３の側面のうち、ソース電極５とドレイン電極６との間に挟まれた部分（図１において量子ドット８が存在する部分）以外は、非チタン金属薄膜４によって被覆されていてもよい。すなわち、チタン薄膜３の側面のうち、図１において側面量子ドット９が存在する部分は、非チタン金属薄膜４によって被覆されていてもよい。
ソース電極５とドレイン電極６との間に挟まれた部分（図１において量子ドット８が存在する部分）は、非チタン金属薄膜４によって被覆されてはならない。この部分が被覆されていると、ソース電極５とドレイン電極６との間に挟まれた量子ドット８が形成されないからである。
チタン以外の金属としては、金（Au）、白金（Pt）、銀（Ag）、パラジウム（Pd）等の貴金属を用いることが好ましい。２層目以上の非チタン金属薄膜４の厚みは、2nm以上100nm以下とすることが好ましい。2nm未満では非チタン金属薄膜４の抵抗が大きく、一方、100nmを超えるとリフトオフ等によるナノギャップ電極の作製が困難になる為である。また、微小電極の最表層が非チタン金属薄膜である限り、非チタン金属薄膜を１層としてもよく、同種又は異種金属の2層以上としてもよい。
次に、ステップＳ５において、積層工程後の基板を有機溶媒に浸漬してチタン薄膜の下の電子線レジストをリフトオフし、チタン薄膜及び非チタン金属薄膜を微小電極として形成する（電極形成工程）。電子線レジストをリフトオフすると、絶縁層２上には下層がチタン薄膜３、上層が非チタン金属薄膜４であるソース電極５及びドレイン電極６が形成される。そして、ソース／ドレイン間ナノギャップは、描画工程で調整された間隔となる。
次に、ステップＳ６において、金属又は半導体粒子を内包するフェリチン及び非イオン性界面活性剤を含む溶液を調製し、この溶液を電極形成工程後の基板１上に滴下する。こうすることにより、金属又は半導体粒子を内包するフェリチンがソース／ドレイン間ナノギャップ内に選択的に配置される（図示せず：フェリチン滴下工程）。
非イオン性界面活性剤は、特に限定されないが、後述する実施例ではTween20及びTween80を使用した。また、非イオン性界面活性剤の濃度は、0.01 v/v％以上10 v/v％以下であることが好ましい。
コアとしてフェリチンに内包する金属又は半導体粒子は、特に限定されない。なお、金属又は半導体粒子を内包するフェリチンの調製方法については、実施例として後述する。
金属又は半導体粒子を内包するフェリチン及び非イオン性界面活性剤を含む溶液を電極形成工程後の基板１上に滴下した後、基板１を、洗浄液を用いて洗浄する。この洗浄により、ソース／ドレイン間ナノギャップ内に選択的に吸着及び配置されるか、又はソース電極５及びドレイン電極６側面のチタンに吸着した金属又は半導体粒子を内包するフェリチン以外のフェリチンは、基板１上から除去される。
次に、ステップＳ７において、基板１上の金属又は半導体粒子を内包するフェリチンの外殻タンパク質を分解する（フェリチン分解工程）。分解方法としては、例えば、加熱、紫外線照射、オゾン酸化等の手段を、単独又は適宜組み合わせて用いればよい。フェリチンが分解されると内包されていた金属又は半導体粒子（コア）は、金属又は半導体粒子を内包するフェリチンが配置されていた場所のまま、量子ドット８として絶縁層２上に固定される。
さらに、ステップＳ７の後に、通常の半導体デバイスと同じく、基板１表面を保護用の絶縁層でカバーする（保護工程）。基板１表面のカバーには、公知の方法を利用すればよい。
次に、本実施の形態のSET製造方法について説明する。
本実施の形態では、ステップＳ５において、図３(a)〜図３(c)に示すように、表面に絶縁層２（例えば、SiO2膜）が形成されたシリコン基板１上に、チタン薄膜３及び非チタン金属薄膜４が順に積層して微小電極（ソース電極５及びドレイン電極６）が形成される。
このとき、ソース電極５とドレイン電極６との間のナノギャップ（以下、ソース／ドレイン間ナノギャップ）は、最小電極間隔≦フェリチン直径となるように調整されている。ここでは、基板１の表面には絶縁層２が設けられているが、例えば、有機フィルムのように、基板全体が絶縁体であってもよい。そのような場合であっても、基板は表面に絶縁層を有していることになるからである。但し、代表的には、基板は半導体からなり、その表面には酸化により絶縁層が形成される。
このような基板１上に、ステップＳ６において、金属又は半導体粒子８を内包するフェリチン１１と非イオン性界面活性剤とを含む溶液を滴下すると、金属又は半導体粒子８（コア）を内包するフェリチン１１は、ソース電極５及びドレイン電極６側面のチタンに選択的に吸着する。
一方、基板１上のチタン以外の部分、すなわち、微小電極上面（非チタン金属薄膜４）及び絶縁層２上には吸着しない（図３(a)及び図３(b)参照）。
特に、ソース／ドレイン間ナノギャップ内は、金属又は半導体粒子８を内包するフェリチン１１が、ソース電極５及びドレイン電極６両方の側面のチタン部分に吸着されるため、図３(a)及び図３(b)のフェリチン１２と比較して吸着エネルギーが2倍大きい（選択吸着領域１３の面積が2倍）。このため、金属又は半導体粒子８を内包するフェリチン１１は、ソース／ドレイン間ナノギャップ内に優先的に吸着及び配置される。
ここで基板を洗浄すると、非チタン金属薄膜４又は絶縁層２上に存在する金属又は半導体粒子８を内包するフェリチン１１は、洗浄液と共に基板上から取り除かれる。そして、ソース電極５及びドレイン電極６側面のチタンに吸着した金属又は半導体粒子８を内包するフェリチン（図３(a)及び図３(b)に示すフェリチン１１及びフェリチン１２）だけが基板上に残る。特に、フェリチン１１は、フェリチン１２よりも吸着エネルギーが大きいため、洗浄時にも除去されにくい。
次に、ステップＳ７において、フェリチン吸着後の基板を加熱等してフェリチン１１の外殻タンパク質１０を分解すると、内包されていた金属又は半導体粒子８は、ソース／ドレイン間ナノギャップの中間位置に量子ドット８として固定される。このため、量子ドットと微小電極との間のギャップ（以下、量子ドット／微小電極間ギャップ）をトンネル障壁として利用することが可能である。
なお、ソース／ドレイン間ナノギャップ周辺には、電極の側壁を除いて、不要な量子ドットが存在しないが、図３(a)及び図３(b)に示すフェリチン１２が吸着及び配置していた位置（ソース電極５又はドレイン電極６の側面）にも量子ドットが固定される。しかし、これらの量子ドット（例えば、図１(b)に示す量子ドット９）は、多くがソース／ドレイン間のギャップから離れているため、電荷をトラップしにくく、また仮にトラップしても、SETの動作点への影響は小さい。
以下、この作用効果について、さらに詳細に説明する。
＜量子ドット／微小電極間ギャップの自律制御＞
通常、ソース／ドレイン間ナノギャップは、個々の微小電極毎にばらつきがある。また、一つの微小電極内においても、図４(a)及び図４(b)に示すように、位置によりギャップの大小（ゆらぎ）が存在する。
上述したように、非特許文献２及び非特許文献３に開示されている従来のSET製造方法では、図４(a)に示すように、ソース／ドレイン間ナノギャップ内に量子ドット１４が固定されたとしても、量子ドット／微小電極間ギャップを制御することは不可能であり、ソース／ドレイン間ナノギャップの中間位置に量子ドットを意図的に固定することはできなかった。
一方、本実施の形態のフェリチン配置工程においては、非イオン性界面活性剤の存在下、フェリチンはソース／ドレイン間ナノギャップの中間位置に優先的に吸着及び配置するが、さらに、各微小電極において、位置エネルギーが最小となる位置（ソース電極及びドレイン電極両方の側面から歪みなく吸着される位置）を選択して移動する。
この結果、ソース／ドレイン間ナノギャップのゆらぎが適切な範囲であれば、図４(b)に示すように、フェリチンに内包されている金属又は半導体粒子８（コア）は、自律的にソース／ドレイン間ナノギャップの中央に、外殻であるフェリチンの厚み（膜厚）で決まる量子ドット／微小電極ギャップを保持した状態で固定される。
このように、本実施の形態では、ソース／ドレイン間ナノギャップ内の最適位置に量子ドットを選択的に固定することができるため、偶然に依存していた従来のSET製造方法と比較して、SET製品の歩留まりを大幅に向上させることが可能である。
＜橋渡し吸着の抑制＞
ソース／ドレイン間ナノギャップにフェリチンを吸着及び配置させるだけであるならば、チタンのみによってソース電極及びドレイン電極を構成すれば足りる。しかし、この場合、ソース／ドレイン間ナノギャップが、金属又は半導体粒子８（コア）を内包するフェリチン１３の外径よりも小さな部分で、図５(a)に示すような「橋渡し吸着」が生じる場合がある。
この状態で外殻タンパク質１０を分解すると、内包されていた金属又は半導体粒子８（コア）が固定される位置は、ソース電極５及びドレイン電極６と、橋渡し吸着していた状態のフェリチン１３との吸着角度によって変動してしまう。図５(a)の例では、量子ドット／微小電極間ギャップ（a1及びa2）は、外殻タンパク質１０の膜厚よりも小さくなっている。
また、外殻タンパク質１０の分解後、量子ドット８がソース電極５又はドレイン電極６表面に接触する場合もある。その様な状態となれば、量子ドット／微小電極間ギャップをトンネル障壁として利用することができなくなってしまう。
そこで、本実施の形態においては、図５(b)に示すように、最表層が非チタン金属となるように、チタン薄膜３を非チタン金属薄膜４で被覆する（チタン薄膜３の上に非チタン金属薄膜４を積層する）ことにより、ソース電極５及びドレイン電極６を形成する。このような構造とすることにより、フェリチン配置工程（ステップＳ６）において、金属又は半導体粒子８（コア）を内包するフェリチン１１が、ソース電極５及びドレイン電極６との間で「橋渡し吸着」することを防止できる。その結果、外殻タンパク質１０の分解後、量子ドット／微小電極間ギャップ（a3）及び（a4）は、外殻タンパク質１０の膜厚とほぼ等しくなる。
従来技術では、トンネルギャップ距離は0.5〜2 nm程度とされていたが、外殻タンパク質１０の膜厚は、約2.5 nmである。量子ドット／微小電極間ギャップは、コアのサイズや形状にも依存するが、2〜4 nm程度に調整することが可能である。このため、本実施の形態においては、デバイス動作の高温化を図ることが可能である。
［実施例１］
次に、実施例１として、シリコン基板上にチタン薄膜及び金(Au)薄膜から構成されるソース電極及びドレイン電極を形成し、ソース／ドレイン間ナノギャップにインジウム量子ドットを選択的に固定したSETを製造した。以下、図６(a)〜図６(i)を参照しながら実施例１を説明する。
（絶縁工程）
まず、シリコン基板２１にバックゲート電極２３を作製した。そして、シリコン基板２１表面に、絶縁層としてSiO2膜２２を形成した。また、SiO2膜２２上に、後の配線のためにパッド電極２４を形成した。さらに、純水でシリコン基板１表面を洗浄した後、UV／オゾン処理装置を用いて、110℃で10分間、オゾン（O3）存在下でUV（紫外線）照射することにより洗浄した（図６(a)参照）。
（描画工程）
次に、シリコン基板２１をスピンコーターに設置し、電子線レジスト（日本ゼオン、ZEP520A）にアニソールを加えて濃度を25％に稀釈した溶液を滴下した。そして、シリコン基板１を2000rpmで5秒間回転させた後、さらに4000rpmで60秒間回転させた。その後、ホットプレート上で140℃、3分間プリベークし、電子線レジスト２５を固定した（図６(b)参照）。
室温に冷却した後、電子線ビーム露光装置を用いて、ソース／ドレイン間ナノギャップが20nmとなるように微小電極パターンを描画した（図６(c)参照）。
（パターン工程）
次に、微小電極パターンを描画したシリコン基板２１を酢酸n-アミル中に1分間浸漬した後、窒素ガスブローによって余分な酢酸n-アミルを除去することにより、シリコン基板２１上に微細レジストパターンを作製した（図６(d)参照）。
（積層工程）
次に、この微細レジストパターンを作製したシリコン基板２１を蒸着装置内に設置し、真空排気を行った。そしてまず、チタン（Ti）薄膜を2nmの厚みで蒸着した。その後、金（Au）薄膜を10nmの厚みで蒸着し、チタン薄膜を被覆するように金薄膜を積層（符号２７）した（図６(e)参照）。
（電極形成工程）
次に、チタン薄膜及び金薄膜を積層したシリコン基板２１を、40℃に保温したジメチルアセタミドに10分間浸漬した。その後、ジメチルアセタミドの入った容器ごと基板を超音波洗浄装置に投入し、5分間超音波洗浄した。超音波洗浄後、シリコン基板２１を取り出し、アセトンで表面をリンスした。
さらに、純水で基板表面をリンスした後、シリコン基板２１をスピンコーターに設置し、2000rpmで5秒間回転させた後、4000rpmで30秒間回転させて余分な水分を除去した。ここまでの工程によって、チタン薄膜及び金薄膜が積層してソース電極２８及びドレイン電極２９（ソース／ドレイン間ナノギャップ＝20nm）が形成された（図６(f)参照）。
（フェリチン滴下工程）
次に、インジウム粒子を内包させたフェリチン（インジウム内包フェリチン３０）及び非イオン性界面活性剤を含む溶液を調製した。ここで、インジウム粒子を内包させたフェリチン３０の調製について詳細に説明する。
天然フェリチン（ウマ脾臓由来）は、24個のサブユニットが集合してできあがっているが、サブユニットにはわずかに構造の異なるＬ型とＨ型があるため、天然フェリチンは、一定の構造を有さない。このため、本実施例においては、Ｌ型サブユニットのみから構成されるリコンビナントフェリチンを使用した。
まず、Ｌ型のフェリチンをコードするDNA（配列番号：１、507塩基対）を、PCR法を用いて増幅し、多量のＬ型フェリチンDNAを用意した。
次に、このＬ型フェリチンDNAを、制限酵素EcoRI及びHind IIIが特異的に切断する部位（制限酵素サイト）で切断した。この切断処理により、EcoRI及びHind IIIの制限酵素サイトを有するＬ型フェリチンDNA断片の溶液を調製した。この溶液にDNA電気泳動を行い、Ｌ型フェリチンをコードするDNA断片だけを回収、精製した。
その後、このＬ型フェリチン DNA断片と、EcoRI - Hind IIIの制限酵素で処理したベクタープラスミド (pMK-2) をインキュベートしてライゲーションを行った。これによりpMK-2プラスミドのマルチクローニングサイト (MSC) にＬ型フェリチンDNAが入ったベクタープラスミド pMK-2-fer-8を作製した。使用したベクタープラスミドのpMK-2は、プロモーターにTacプロモーターを有し、多コピープラスミドとしてコピー数が多いという特徴を持つため、大量のフェリチンを得るのに有利であることから選択した。作製したプラスミド(pMK
-2-fer-8) を宿主（ホスト）である大腸菌株 E. coli Nova Blue (Novagen) に導入（形質転換）し、リコンビナントＬ型フェリチン株(fer-8)を作製した。
fer-8株は、低速遠心分離により回収し、50ｍM Tris-HClバッファ（pH 8.0、+150mM NaCl）中に懸濁させた。この溶液を60℃で20分間超音波振動した後、低速遠心分離により再び回収した。懸濁液中のリコンビナントフェリチン（アポフェリチン）は、イオン交換カラム（Q-sepharose、Amarsham Biosciences）及びゲルろ過（Hiprep Sephacryl S-300、Amarsham Biosciences、及びG4000SWXL PEEK、東ソー株式会社）によって精製した。
イオン交換カラムの溶出液を分画し、SDS-PAGEによって確認した。リコンビナントフェリチン（アポフェリチン、配列番号：２）を含む分画のみ回収し、ゲルろ過を行った。そして、リコンビナントフェリチンの単量体を回収した。
次に、200mMリン酸一ナトリウム、40mM塩酸及び4mMアンモニアを調製し、pH約2.8とした。この溶液を用いて、濃度0.1mg/mLとなるようにリコンビナントフェリチン（fer-8）溶液を調製し、さらに20mM硫酸インジウムを最終濃度1mMとなるように添加した。反応溶液を撹拌し、その後、一晩静置した。
次に、反応後の溶液からインジウム化合物コアが形成されたリコンビナントフェリチンを、遠心分離とゲルろ過により分子精製して回収した。遠心分離は、4,000G、30分間の条件で行って、段階的にフェリチン以外の不要部分を沈殿として除去し、最後に残った上清よりインジウムコアを形成したリコンビナントフェリチンを、遠心フィルター（450nm、Centriprep50、Amicon社製）を用いて遠心濃縮することにより濃縮した。
得られたリコンビナントフェリチン（インジウム内包フェリチン）は、カラムクロマトグラフィー [Sephadex G-25及びCephacryl S-300カラム] を用いて遊離インジウム及びフェリチン分子の凝集を取り除いた。
最終的に、遠心フィルター（450nm、Centriprep50、Amicon社製）を用いて遠心濃縮することにより、リコンビナントフェリチン濃度を3.0mg/mLとなるように濃縮した。
こうして得られたインジウム化合物を内包したフェリチン（インジウム内包フェリチン３０）に、非イオン性界面活性剤としてTween20を１v/v％添加したMES/Trisバッファ（100mM、pH 7.0）を添加してフェリチン濃度2 mg/mLに調製した。この濃度調製後のフェリチン溶液を、微小電極を形成した基板上に滴下し、30分間保持することにより、インジウム内包フェリチン３０を、ソース／ドレイン間ナノギャップ内に選択的に吸着及び配置させた。
30分後、純水を用いてシリコン基板２１上をリンスし、さらに5分間純水の流水で洗浄した。洗浄後、基板１をスピンコーターに設置し、2000rpmで5秒間回転させた後、4000rpmで30秒間回転させて余分な水分を除去した（図６(g)参照）。
（フェリチン分解工程）
次に、UV／オゾン処理装置を用いて、110℃で40分間、オゾン（O3）存在下でUV（紫外線）照射してシリコン基板２１上のフェリチンの外殻タンパク質を分解し、フェリチンに内包されていたインジウム化合物を、量子ドット３１として固定した（図６(h)参照）。
ここで、フェリチン分解工程後のシリコン基板２１のソース電極２８及びドレイン電極２９付近の電子顕微鏡写真を、図７に示す。
図７では、画面左のソース電極２８、及び画面右のドレイン電極２９の側面にインジウム量子ドットが固定されているが、ソース／ドレイン間ナノギャップ（約20nm）周辺には、電極の側壁を除き、インジウム量子ドットは存在していなかった。
次に、図６(i)に示すように、フェリチン分解工程後の基板に、FIB（集束イオンビーム）装置を利用して外部へ信号を取り出すためのパッド電極２４、ソース電極２８及びドレイン電極２９に配線３２を施した（図６(i)参照）。配線後のシリコン基板２１を低温プローバー（PPMS、日本カンタムデザイン社製）内に設置し、温度を4.2K（ケルビン）に設定した。そして、電気特性測定のため、出力端子を半導体パラメーター測定装置（4156C、アジレントテクノロジー社製）に接続した。
初めにゲート電極を0V固定とし、ソース電極とドレイン電極との間の電圧を-0.6V〜+0.6Vの範囲で変化させ、ドレイン電流の変化を測定した。その測定結果を、図８に示す。
図８から明らかなように、階段状の電流−電圧特性が得られ、実施例１の基板がクーロンブロッケイド効果を有している可能性が認められた。すなわち、実施例１の基板がSETとして機能していることが確認された。また、同様に作製したドットのない素子で、ソース電極とドレイン電極が絶縁されていることも確認された。
なお、実施例１では、非イオン性界面活性剤としてTween20を用いたが、同じ濃度でTween80を使用した場合に製造されたSET基板についても、同様の電流−電圧特性が確認された。
［本実施の形態の変形例の実施例］
本実施の形態及び実施例１では、微小電極間ギャップに量子ドット1個を配置するために、微小電極間ギャップを、最小電極間隔≦フェリチン直径となるように調整したが、微小電極間ギャップに量子ドット2個を配置するのであれば、フェリチン直径≦最小電極間隔＜フェリチン直径×２となるように調整すればよい。
すなわち、ソース電極とドレイン電極との間の最小間隔が、フェリチン直径（約12 nm）よりも小さい場合（すなわち、最小電極間隔≦フェリチン直径である場合）、図１１(a)に示すように、金属又は半導体粒子８（コア）を内包するフェリチン１１は、ソース電極５とドレイン電極６との間の位置エネルギーが最小となる位置に選択的に吸着する。この場合、外殻タンパク質１０を分解した後、ソース電極５／ドレイン電極６間ナノギャップの中間位置に量子ドット1個（単一ドット）が形成されることになる。
一方、ソース電極５とドレイン電極６との間の最小間隔が、フェリチン直径よりも大きく、フェリチン直径の2倍よりも小さい場合（すなわち、フェリチン直径＜最小電極間隔≦フェリチン直径×２である場合）、図１１(b)に示すように、金属又は半導体粒子８（コア）を内包するフェリチン１１は、ソース電極５及びドレイン電極６の側面のチタンにそれぞれ1個ずつ吸着すると共に、フェリチン１１同士はタンパク間吸着により吸着する。
これら2個のフェリチン１１は、ソース電極５又はドレイン電極６側面のチタンとの結合力、及びフェリチン１１同士のタンパク間結合力によって強固に固定されているため、基板を洗浄しても図１０(b)に示す位置に残存する。そして、外殻タンパク質１０を分解した後、ソース電極５／ドレイン電極６間ナノギャップに量子ドット2個（二重ドット）が形成されることになる。
このように、本実施の形態の変形例においては、従来は不可能であった微小電極間の多重ドット形成を、微小電極間ギャップを調整することにより制御することが可能であり、SETの高機能化を図ることができる。
［実施例２］
実施例２として、シリコン基板上にチタン薄膜及び金(Au)薄膜から構成されるソース電極及びドレイン電極を形成し、ソース／ドレイン間ナノギャップにコバルト量子ドットを選択的に固定したSETを製造した。実施例２は、リコンビナントフェリチン（fer-8）に内包させる金属がコバルトである点でのみ実施例１と異なるため、コバルトを内包させたフェリチンの調製方法についてのみ説明する。
0.5mg/mL（1μM）のリコンビナントフェリチン／100mM Tris-HCl (pH 7.3-8.8)を調製し、ここに37.5mM 硫酸コバルトアンモニウムを添加した。マグネティックスターラーで反応溶液を撹拌しながら、最終濃度2〜5mMとなるように硫酸コバルトアンモニウムを添加し、さらに硫酸コバルトアンモニウム化学量の半分の過酸化水素水を添加した。反応溶液を20分間撹拌し、その後、反応溶液を50℃とし、一晩静置した。
反応後の溶液からコバルトのコアが形成されたリコンビナントフェリチンを、遠心分離とゲルろ過により分子精製して回収した。遠心分離は、1,600G、10分及び10,000G 、30分の 条件で行って、段階的にフェリチン以外の不要部分を沈殿として除去し、最後に残った上清よりコバルトコアを形成したリコンビナントフェリチンを、230,000G、1時間の超遠心分離によってペレットとして回収した。
得られたリコンビナントフェリチンを、HPLCを用いたゲルろ過 [カラム：TSK-GEL G4000 SWXL、PEEK／流速：1mL/min／バッファ：50mM Tris-HCl (pH8.0)+150mM NaCl] を行い、24量体（約480kDa）のピークを分取した。分取したリコンビナントフェリチン溶液は、限外ろ過膜を用いて濃縮し、コバルト粒子（Co3O4）を内包したリコンビナントフェリチン（コバルト内包フェリチン）を得た。
このようにして調製したコバルト内包フェリチンを使用して、実施例１と同様にSET基板を製造した。
実施例２のフェリチン分解工程後の基板１のソース電極２８及びドレイン電極２９付近の電子顕微鏡写真を、図９に示す。
図９では、画面左のソース電極及び画面右のドレイン電極の側面にコバルト量子ドットが固定されているが、ソース／ドレイン間ナノギャップ（約20nm）周辺には、電極の側壁を除き、コバルト量子ドットは存在しなかった。
次に、実施例１と同様に、ゲート電極を0V固定とし、ソース電極とドレイン電極との間の電圧を-0.6V〜+0.6Vの範囲で変化させ、ソース電流の変化を測定した。その測定結果を、図１０に示す。
図１０から明らかなように、階段状の電流−電圧特性が得られ、実施例２の基板がクーロンブロッケイド効果を有している可能性が認められた（実施例２の基板がSETとして機能していることが確認された。）また、同様に作製したドットのない素子で、ソース電極とドレイン電極が絶縁されていることも確認された。
なお、実施例２では、非イオン性界面活性剤としてTween20を用いたが、同じ濃度でTween80を使用した場合に製造されたSET基板についても、同様の電流−電圧特性が確認された。
（実施の形態２）
本発明の実施の形態２は、サイドゲート電極を有するSETの製造方法を例示したものである。本実施の形態によって製造されるSETの基本構造を、図１２に示す。
このSETでは、ソース電極５とドレイン電極６との間のナノギャップの側方に、チタン以外の材質から構成されるサイドゲート電極４１が形成されている。これ以外は、図１に示したSETと同様の構造である。サイドゲート電極４１は、ソース電極５とドレイン電極６との間のナノギャップ以上に、ソース電極５及びドレイン電極６から離して設置することが好ましい。
ソース電極５とドレイン電極６との間のナノギャップの中間位置には、金属又は半導体粒子が量子ドット８として選択的に配置及び固定されており、ナノギャップの周辺には、電極の側壁を除き、不要な量子ドットは存在しない。
なお、図１２のSETでは、ソース電極５又はドレイン電極６の側面付近にも金属又は半導体粒子（側面量子ドット９）が存在するが、多くがソース／ドレイン間のギャップから離れているため、電荷をトラップしにくく、また仮にトラップしてもSET動作への影響は小さい。
本実施の形態のSETは、実施の形態１と同様の製造方法によって製造することができる。また、実施例１及び実施例２のSETと同様の電気特性を有し、実施の形態１と同様の変形例とすることもできる。
（実施の形態３）
本発明の実施の形態３は、トップゲート電極を有するSETの製造方法を例示したものである。本実施の形態によって製造されるSETの基本構造を、図１３に示す。
このSETでは、第一絶縁層４２上のソース電極５及びドレイン電極６が第二絶縁層４３で被覆され、この第二絶縁層４３上には、トップゲート電極４４が形成されている。トップゲート電極４４は、ソース電極５とドレイン電極６との間のナノギャップと、その周辺部の上方に位置するように形成されている。これ以外は、図１に示したSETと同様の構造である。
ソース電極５とドレイン電極６との間のナノギャップの中間位置には、金属又は半導体粒子が量子ドット８として選択的に配置及び固定されており、ナノギャップの周辺には、電極の側壁を除き、不要な量子ドットは存在しない。
なお、図１３のSETでも、ソース電極５又はドレイン電極６の側面付近にも金属又は半導体粒子（側面量子ドット９）が存在するが、多くがソース／ドレイン間のギャップから離れているため、電荷をトラップしにくく、また仮にトラップしてもSET動作への影響は小さい。
本実施の形態のSETは、実施の形態１と同様の製造方法によって製造することができる。また、実施例１及び実施例２のSETと同様の電気特性を有し、実施の形態１と同様の変形例とすることもできる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施の形態が明らかである。したがって、上記説明は例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造および／または機能の詳細を実質的に変更できる。
本発明の単電子半導体素子の製造方法は、微小電極間のナノギャップ内に量子ドットを選択的に配置したSETを、簡便に、効率よく製造することが可能な単電子半導体素子の製造方法等として有用である。
図１は、実施の形態１において製造されるバックゲート電極を有するSETの基本構造の一例を示す図であり、図１(a)は斜視図、図１(b)は上面図、図１(c)は断面図である。 図２は、本発明の実施の形態１のSET製造方法を示すフローチャートである。 図３は、本発明の実施の形態１における基板上へのフェリチンの配置状態を示す図であり、図３(a)は斜視図、図３(b)は上面図、図３(c)は断面図である。 図４は、微小電極周辺への量子ドットの固定状態を示す図であり、図４(a)は従来の製造方法の固定状態、図４(b)は本発明の実施の形態１の固定状態を示す図である。 図５は、微小電極周辺の断面図であり、図５(a)はチタン単層電極の場合、図５(b)は本実施の形態の二層電極の場合を示す図である。 図６は、実施例１のSET製造方法を工程別に示す断面図である。 図７は、実施例１において得られたSET基板のソース電極及びドレイン電極付近の電子顕微鏡写真である。 図８は、実施例１において得られたSET基板について、ソース電極とドレイン電極との間の電圧を変化させた場合におけるドレイン電流の変化を示すグラフである。 図９は、実施例２において得られたSET基板のソース電極及びドレイン電極付近の電子顕微鏡写真である。 図１０は、実施例２において得られたSET基板について、ソース電極とドレイン電極との間の電圧を変化させた場合のソース電流の変化を示すグラフである。 図１１は、本発明の実施の形態１におけるソース／ドレイン間ナノギャップへのフェリチンの配置状態を示す図であり、図１１(a)は単一量子ドットを形成する場合、図１１(b)は二重量子ドットを形成する場合を示す図である。 図１２は、本発明の実施の形態２において製造されるサイドゲート電極を有するSETの基本構造の一例を示す図であり、図１２(a)は斜視図、図１２(b)は上面図、図１２(c)は断面図である。 図１３は、本発明の実施の形態３において製造されるトップゲート電極を有するSETの基本構造の一例を示す図であり、図１３(a)は斜視図、図１３(b)は上面図、図１３(c)は断面図である。 図１４は、従来のSET製造方法における微小電極付近の量子ドットの配置状態を表す図であり、図１４(a)は量子ドット／微小電極間ギャップが制御されていない配置状態を示す図、図１４(b)はソース／ドレイン間ナノギャップ周辺に不要な量子ドットが存在する配置状態を示す図である。 図１５は、フェリチンの構造を示す図である。
符号の説明
１，２１：シリコン基板
２：絶縁層
３：チタン薄膜
４：非チタン金属薄膜（チタン以外の金属からなる金属薄膜）
５，２８：ソース電極
６，２９：ドレイン電極
７，２３：バックゲート電極
８：量子ドット（金属又は半導体粒子）
９：側面量子ドット
１０：フェリチンの外殻タンパク質
１１：金属又は半導体粒子を内包するフェリチン
１２：微小電極側面に吸着した金属又は半導体粒子を内包するフェリチン
１３：選択吸着領域
１４：量子ドット
１５：不要量子ドット
２２：シリコン酸化膜（SiO2膜）
２４：パッド電極
２５：電子線レジスト
２６：電子線照射領域
２７：蒸着されたTi薄膜及びAu薄膜
３０：インジウム内包フェリチン
３１：インジウム量子ドット
３２：FIB（集束イオンビーム）装置による配線
３３：ワイヤ
４１：サイドゲート電極
４２：第一絶縁層
４３：第二絶縁層
４４：トップゲート電極

Claims (9)

  1. 単電子半導体素子の製造方法であって、
    前記半導体素子は、基板と、ソース電極と、ドレイン電極と、ゲート電極とを有し、
    前記ソース電極と前記ドレイン電極との間には量子ドットが挟まれており、
    前記基板は、表面に絶縁層を有しており、
    前記基板は、対向する前記ソース電極及び前記ドレイン電極を前記絶縁層上に有しており、
    前記ソース電極及び前記ドレイン電極は、それぞれ、チタン膜と前記チタン膜を被覆するチタン以外の金属からなる非チタン金属膜とを具備しており、
    前記製造方法は、
    金属又は半導体粒子を内包するフェリチンおよび非イオン性界面活性剤を含む溶液を前記基板に滴下し、これによって前記フェリチンを前記ソース電極と前記ドレイン電極との間に選択的に配置させるフェリチン滴下工程と、
    前記選択的に配置したフェリチンを分解し、これによって前記ソース電極と前記ドレイン電極との間に前記金属又は半導体粒子からなる前記量子ドットを形成するフェリチン分解工程と、
    を有する。
  2. 前記ゲート電極を、前記ソース電極と前記ドレイン電極との間の前記絶縁層の下方に有している請求項１に記載の単電子半導体素子の製造方法。
  3. 前記ゲート電極を、前記ソース電極と前記ドレイン電極との間のギャップの側方に有している請求項１に記載の単電子半導体素子の製造方法。
  4. 前記ゲート電極を、前記ソース電極と前記ドレイン電極との間のギャップの上方に有している請求項１に記載の単電子半導体素子の製造方法。
  5. 前記絶縁層は第一の絶縁層であり、前記ソース電極、前記ドレイン電極および前記量子ドットを有する前記基板の表面を覆う第二の絶縁層を有し、
    前記第二の絶縁層の上に前記ゲート電極を有している請求項４に記載の単電子半導体素子の製造方法。
  6. 前記チタン以外の金属が金である請求項１に記載の単電子半導体素子の製造方法。
  7. 非チタン金属膜の厚みがチタン膜の厚みよりも大きい請求項１に記載の単電子半導体素子の製造方法。
  8. 前記フェリチン滴下工程において、前記非イオン性界面活性剤の濃度が0.01 v/v％以上10 v/v％以下である請求項１に記載の単電子半導体素子の製造方法。
  9. 前記フェリチン分解工程の後に、前記ソース電極及び前記ドレイン電極が形成された半導体基板表面を保護用の絶縁層でカバーする保護工程を有する請求項１に記載の単電子半導体素子の製造方法。
JP2007517670A 2006-02-06 2006-11-28 単電子半導体素子の製造方法 Expired - Fee Related JP4054881B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006028438 2006-02-06
JP2006028438 2006-02-06
PCT/JP2006/323730 WO2007091364A1 (ja) 2006-02-06 2006-11-28 単電子半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP4054881B2 true JP4054881B2 (ja) 2008-03-05
JPWO2007091364A1 JPWO2007091364A1 (ja) 2009-07-02

Family

ID=38344971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007517670A Expired - Fee Related JP4054881B2 (ja) 2006-02-06 2006-11-28 単電子半導体素子の製造方法

Country Status (3)

Country Link
US (1) US7419849B2 (ja)
JP (1) JP4054881B2 (ja)
WO (1) WO2007091364A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014142039A1 (ja) * 2013-03-09 2014-09-18 独立行政法人科学技術振興機構 論理演算素子
JPWO2016031836A1 (ja) * 2014-08-29 2017-08-17 国立研究開発法人科学技術振興機構 ナノデバイス
CN111989775A (zh) * 2018-03-02 2020-11-24 国立研究开发法人科学技术振兴机构 纳米间隙电极、其制造方法以及具有纳米间隙电极的纳米器件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4919146B2 (ja) * 2005-09-27 2012-04-18 独立行政法人産業技術総合研究所 スイッチング素子
JP4446054B2 (ja) * 2007-03-23 2010-04-07 独立行政法人産業技術総合研究所 不揮発性記憶素子
KR101619292B1 (ko) 2008-06-17 2016-05-10 내셔날 리서치 카운실 오브 캐나다 원자 양자점
CN101800242B (zh) * 2009-02-11 2013-03-06 中国科学院微电子研究所 用纳米晶材料作为库仑岛的纳米电子器件及其制作方法
CN106206685B (zh) * 2011-03-08 2019-12-24 国立研究开发法人科学技术振兴机构 具有纳米间隙长度的电极结构的制作方法、通过该方法得到的具有纳米间隙长度的电极结构和纳米器件
US10777727B2 (en) 2011-09-08 2020-09-15 Yeda Research And Development Co. Ltd. Efficiency-enhanced thermoelectric devices
WO2013035100A1 (en) * 2011-09-08 2013-03-14 Yeda Research And Development Co. Ltd. At The Weizmann Institute Of Science Efficiency-enhanced thermoelectric devices
JP5674220B2 (ja) * 2012-02-28 2015-02-25 独立行政法人科学技術振興機構 ナノデバイス及びその製造方法
KR102123955B1 (ko) * 2013-03-09 2020-06-17 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 전자 소자
JP6283963B2 (ja) * 2013-09-06 2018-02-28 国立研究開発法人科学技術振興機構 電極対、その作製方法、デバイス用基板及びデバイス
WO2018063269A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Single electron transistors (sets) and set-based qubit-detector arrangements
CA2985254A1 (en) * 2017-11-14 2019-05-14 Vuereal Inc Integration and bonding of micro-devices into system substrate
CN113659005A (zh) * 2021-08-10 2021-11-16 南京大学 基于纳米粒子点阵的柔性场效应晶体管及制备方法和应用

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878669A (ja) 1994-09-02 1996-03-22 Hitachi Ltd 半導体装置および半導体装置の製造方法
JPH10148943A (ja) 1996-11-20 1998-06-02 Mitsubishi Chem Corp 感光性平版印刷版
EP0865078A1 (en) 1997-03-13 1998-09-16 Hitachi Europe Limited Method of depositing nanometre scale particles
EP0926260A3 (en) 1997-12-12 2001-04-11 Matsushita Electric Industrial Co., Ltd. Using antibody - antigen interaction for formation of a patterened metal film
JPH11233752A (ja) 1997-12-12 1999-08-27 Matsushita Electric Ind Co Ltd ドット体の形成方法及び半導体装置
JP2000349275A (ja) * 1999-06-01 2000-12-15 Nec Corp 単一電子素子とその製造方法
JP2001119038A (ja) 1999-10-21 2001-04-27 Sharp Corp 単電子トランジスタおよびその製造方法
TWI227516B (en) * 2003-12-26 2005-02-01 Ind Tech Res Inst Nano-electronic devices using discrete exposure method
US7867782B2 (en) * 2006-10-19 2011-01-11 Agilent Technologies, Inc. Nanoscale moiety placement methods

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014142039A1 (ja) * 2013-03-09 2014-09-18 独立行政法人科学技術振興機構 論理演算素子
JPWO2014142039A1 (ja) * 2013-03-09 2017-02-16 国立研究開発法人科学技術振興機構 論理演算素子
US9825161B2 (en) 2013-03-09 2017-11-21 Japan Science And Technology Agency Logical operation element
JPWO2016031836A1 (ja) * 2014-08-29 2017-08-17 国立研究開発法人科学技術振興機構 ナノデバイス
CN111989775A (zh) * 2018-03-02 2020-11-24 国立研究开发法人科学技术振兴机构 纳米间隙电极、其制造方法以及具有纳米间隙电极的纳米器件

Also Published As

Publication number Publication date
WO2007091364A1 (ja) 2007-08-16
US7419849B2 (en) 2008-09-02
US20080108227A1 (en) 2008-05-08
JPWO2007091364A1 (ja) 2009-07-02

Similar Documents

Publication Publication Date Title
JP4054881B2 (ja) 単電子半導体素子の製造方法
JP4366449B2 (ja) 抵抗変化型不揮発性メモリ素子とその作製方法
US9568447B2 (en) Fluid sensor chip and method for manufacturing the same
KR100347624B1 (ko) 도트체의형성방법및반도체장치
JP2007049084A (ja) スイッチ素子、メモリ素子および磁気抵抗効果素子
KR20140113437A (ko) 센서 및 센싱 방법
JP3822229B2 (ja) 基板上への微粒子配列体の形成方法
JP2006342040A (ja) 筒状分子構造およびその製造方法、並びに前処理基板およびその製造方法
JP2010071906A (ja) 有機半導体装置、検出装置および検出方法
JP3916653B2 (ja) チタン結合性フェリチン及び無機粒子の配置方法
JP4015177B2 (ja) フェリチンの選択的配置方法
Heddle et al. Using the Ring‐Shaped Protein TRAP to Capture and Confine Gold Nanodots on a Surface.
Zhou et al. Microtubule‐based gold nanowires and nanowire arrays
JP6763595B2 (ja) ナノギャップ電極及びその作製方法、並びにナノギャップ電極を有するナノデバイス
JP4834788B2 (ja) フェリチンの配置方法
KR20130006990A (ko) 다층박막으로 산화환원 단백질을 포함하는 스위칭 소자 및 이의 제조방법
Panigrahi et al. Efficient sensing of selected amino acids as biomarker by green phosphorene monolayers: smart diagnosis of viruses
WO2006101010A1 (ja) 半導体装置およびその製造方法
JP2005306617A (ja) ダイヤモンド薄膜およびその製造方法
JP2005101363A (ja) カーボンナノチューブ構造体およびトランジスタの製造方法
JP2006187845A (ja) 微粒子固定方法
JP2005268531A (ja) 超分子構造物質の改質方法
JP2017200873A (ja) グラフェンナノ構造のｄｎａ画定エッチング法
Hoffmann et al. Templating of polycrystalline ZnO with DNA and its performance in field‐effect transistors
JP4834789B2 (ja) フェリチンの配置方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071023

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071115

R150 Certificate of patent or registration of utility model

Ref document number: 4054881

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111221

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111221

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131221

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees