WO2006101010A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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insulating film
semiconductor device
semiconductor
oxide
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Takashi Fuyuki
Yukiharu Uraoka
Ichiro Yamashita
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National University Corporation NARA Institute of Science and Technology
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    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Definitions

  • the present invention relates to a semiconductor device using nanometer-size fine particles that function as quantum dot bodies and a method for manufacturing the same.
  • FIGS. 10A to 10E are cross-sectional views showing a conventional method of manufacturing a semiconductor memory device.
  • ferritin 132 is two-dimensionally arranged on the substrate through the surface treatment film 133.
  • ferritin 132 is composed of an outer shell composed of 24 identical subunits and a water of iron oxide (Fe 2 O 3) retained in the outer shell.
  • Ferritin 132 has an outer diameter of about 12 nm and core 131 has a diameter of about 6 nm.
  • the one in which the ferritin core 131 is removed is called apoferritin.
  • the outer shell of ferritin 132 is removed by treating the surface of substrate 101 on which ferritin 132 is disposed at 450 ° C. for 1 hour in a nitrogen gas atmosphere. .
  • the outer shell of ferritin 132 can be removed by ozone treatment at 100 ° C to 150 ° C.
  • the substrate 101 is treated in a reducing gas atmosphere such as hydrogen at 400 ° C to 500 ° C for about 1 hour, so that the Fe O hydrate is removed.
  • a reducing gas atmosphere such as hydrogen at 400 ° C to 500 ° C for about 1 hour
  • a SiO film 105a that fills the fine particles 104 is deposited on the substrate by CVD or sputtering.
  • the insulating film 103a, the SiO film 105a and the Al film are patterned to form a tunnel insulating film 103 and an oxide film.
  • A1 electrode 106 is formed respectively. Subsequently, after forming a source region 107a and a drain region in regions on both sides of the A1 electrode 106 in the substrate 101, an interlayer insulating film 108, a contact hole 109, an A1 wiring ll la, 11 lb, etc. are formed. .
  • uniform nanometer-sized fine particles can be arranged as a floating gate, so that the acid or reduced state of the fine particles 104 can be made uniform, and the semiconductor memory device can be obtained with high yield. Can be manufactured.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-086715 (FIGS. 1 and 12)
  • Patent Document 2 Japanese Patent Laid-Open No. 2002-016063
  • Patent Document 3 JP 2001-527297
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2000-022005
  • the conductive fine particles 104 produced by the reduction treatment shown in FIG. 10 (c) are exposed to the atmosphere or in the initial process during the formation of the SiO film 105a.
  • the semiconductor memory device manufactured by the conventional method is embedded in the SiO film 105a.
  • the fine particles 104 may not be able to retain electric charge due to the acid, and may not be able to exhibit a sufficient function as a semiconductor memory device.
  • the present invention has been made in view of the strong point, and is a fine particle that functions as a quantum dot body. It is an object of the present invention to provide a method for manufacturing a semiconductor device in which alteration due to oxidation of a child is more reliably suppressed.
  • a semiconductor device includes a substrate, a first insulating film provided on the substrate, and a second insulating film provided on the first insulating film.
  • the fine particles also have an oxide semiconductor power excluding iron oxide or iron oxide, the fine particles are very difficult to be oxidized, and oxygen molecules Even if heat is applied in the presence of, the electrical properties of the particles do not change substantially. Therefore, even when the insulating film is an oxide silicon film, the performance of the semiconductor device of the present invention is deteriorated by the manufacturing process at a high temperature, and the semiconductor device is produced with a high yield. In addition, the semiconductor device of the present invention has a longer product life than the conventional one because the number of acid particles in the fine particles is less likely to increase (acid oxides are less likely to occur).
  • an oxide such as cobalt oxide eg, Co 2 O, CoO, Co 2 O 3
  • cobalt oxide eg, Co 2 O, CoO, Co 2 O 3
  • the shape and particle size of the fine particles are preferably uniform.
  • the fine particles function as quantum dots, the fine particles can stably hold electric charges, so that a fine semiconductor memory device, a single electronic device, or the like can be realized.
  • the impurity diffusion layer is provided in a region of the substrate located on both sides of the fine particles, and during operation, carrier tunneling occurs through the first insulating film, By tunneling, carriers can be injected into microparticles and microparticle force carriers can be pulled out, realizing a small-sized non-volatile semiconductor memory device. can do.
  • a plurality of the fine particles may be provided on a region of the first insulating film located immediately below the gate electrode. In this case, the presence of a plurality of fine particles capable of holding the carrier can improve the operation reliability.
  • the impurity diffusion layer is provided on the first insulating film and embedded in the second insulating film. During operation, the impurity diffusion layer is formed by tunneling through the second insulating film. Carriers move between each of the diffusion layers and the fine particles, whereby the carriers can be moved between the impurity diffusion layer and the fine particles via the second insulating film. Therefore, the semiconductor device of the present invention can be functioned as a transistor having a minute size.
  • the fine particles Since only one of the fine particles is arranged in a region of the first insulating film located immediately below the gate electrode, the fine particles serve as channels and one electron or hole serves as a carrier. A single-electron transistor can be realized.
  • the first method for manufacturing a semiconductor device of the present invention includes a step (a) of forming fine particles comprising an oxide semiconductor or an oxide conductor on a first insulating film formed on a substrate; A step (b) of forming a second insulating film filling the fine particles, and a step (c) of forming an electrode on the insulating film.
  • a semiconductor device can be manufactured without substantially changing the electrical characteristics of the fine particles even after a high temperature manufacturing process after the fine particles are filled with an insulating film. Therefore, according to the first manufacturing method of the present invention, the semiconductor device can be manufactured with a high yield.
  • the fine particles composed of an oxide semiconductor excluding an iron oxide or an oxide conductor excluding an iron oxide are formed inside a cage protein.
  • a step (d) of forming a fine particle basket-like protein complex, and a step of placing the fine particle cage protein complex on the first insulating film before the step (a) preferably includes a step of removing the protein portion of the fine particle-cage protein complex to leave the fine particles.
  • basket-like proteins such as apoferritin and Dps proteins, nanometer size (at least lOnm or less)
  • uniform fine particles can be easily produced. Since fine particles of this size function as quantum dots, semiconductor memory devices, single electron transistors, arithmetic elements, and the like can be manufactured.
  • the basket-like protein is apoferritin.
  • the fine particles include cobalt oxides such as Co 2 O, CoO, and Co 2 O, In 2 O, SnO, and In Sn.
  • step (c) by implanting impurities into the substrate using the gate electrode as a mask, regions of the substrate located on both sides of the gate electrode and the fine particles in plan view.
  • step (f) of forming the impurity diffusion layer since the step (f) of forming the impurity diffusion layer is further provided, a fine semiconductor memory device can be manufactured.
  • the method further includes a step of forming a pair of impurity diffusion layers having a semiconductor force on the first insulating film.
  • the pair of impurity diffusion layers is formed.
  • a fine transistor such as a single electron transistor can be manufactured by disposing the fine particles between the pair of impurity diffusion layers with a space therebetween.
  • a fine particle cage protein complex is produced by forming the fine particles comprising an oxide semiconductor or an oxide conductor inside a cage protein.
  • a step (e) of forming an electrode on the second insulating film is produced by forming the fine particles comprising an oxide semiconductor or an oxide conductor inside a cage protein.
  • the constituent materials of the fine particles include CoO, CoO, and CoO.
  • a semiconductor device of the present invention functions as a quantum dot and the oxidation number does not increase! ⁇ (or oxidation number is difficult to increase! ⁇ )
  • Fine particles made of oxide semiconductor or oxide conductor Since the child is provided in a floating state, the change in electrical characteristics due to the oxidation of the fine particles is suppressed, and a highly reliable semiconductor device can be manufactured.
  • FIG. 1 (a) is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention, and (b) is a drain current of one gate of the semiconductor device shown in (a).
  • FIG. 4C is a diagram illustrating voltage characteristics
  • FIG. 3C is a cross-sectional view illustrating a semiconductor device according to a modification of the first embodiment.
  • FIG. 2 (a) is a diagram showing the gate current characteristics of the drain current in the semiconductor device of the first embodiment
  • FIG. 2 (b) is the drain current in the semiconductor device when fine particles are not formed. It is a figure which shows a gate voltage characteristic.
  • FIGS. 3 (a) to 3 (f) are cross-sectional views for explaining the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 4 is a flowchart showing specific steps for incorporating metal ions into apoferritin in the semiconductor device manufacturing method according to the first embodiment.
  • FIGS. 5 (a) to 5 (c) are diagrams showing solutions used in the second introduction method of a metal oxide semiconductor.
  • Figs. 6 (a) to 6 (e) are diagrams showing an example of a method for arranging a fine particle-apoferritin complex on a substrate.
  • FIG. 7 is a TEM photograph showing a part of the semiconductor device according to the first embodiment.
  • FIG. 8 (a) is a perspective view showing a semiconductor device according to a second embodiment of the present invention
  • FIG. 8 (b) is a sectional view of the semiconductor device shown in (a) taken along line VIb-VIb. It is a figure which shows the cross section in the case.
  • FIGS. 9A to 9C are cross-sectional views showing a method for manufacturing a semiconductor device according to a second embodiment.
  • FIGS. 10A to 10E are cross-sectional views showing a conventional method for manufacturing a semiconductor memory device. Explanation of symbols
  • FIG. 1 (a) is a cross-sectional view showing the semiconductor device according to the first embodiment of the present invention
  • FIG. 1 (b) is a cross-sectional view of the semiconductor device shown in FIG.
  • FIG. 4 is a diagram showing capacitance gate voltage characteristics (CV characteristics) of a MOS capacitor configured as described above.
  • the semiconductor device shown in FIG. 1A is a non-volatile memory cell using quantum dots.
  • the semiconductor device 20 of this embodiment includes a semiconductor substrate 1 made of a first conductivity type semiconductor such as Si, and an element surrounding an active region on the semiconductor substrate 1.
  • a control gate (gate electrode) 6 having a conductive force such as A1 provided on the film 5 and a region located on both sides of the control gate 6 in the semiconductor substrate 1 and containing impurities of the second conductivity type Source region 7a and drain region 7b (impurity diffusion layer), an interlayer insulating film 8 provided on the entire surface of the substrate, an outer contour hole 9 formed in the interlayer insulating film 8, and a plug filling the contact hole 9 A1 wirings l la and l ib connected to the source region 7a and the drain region 7b, respectively.
  • the thickness of the tunnel insulating film 3 is about 1.5 nm to 4 nm, and the thickness of the insulating film 5 is about 17 nm, for example.
  • the thickness of the insulating film 5 is at least 12 nm.
  • the fine particles 4 are spherical bodies having a diameter of about 6 nm, and the distance between the centers thereof is about 12 nm, and are arranged two-dimensionally on the tunnel insulating film 3.
  • the material of fine particle 4 is Co O, C
  • In is an oxide semiconductor that does not increase the number of acids even under high temperature conditions.
  • SnO and ZnO are most preferably used.
  • ITO In Sn
  • the semiconductor device can function as a memory.
  • the semiconductor region 1a and the drain region 7b contain high-concentration n-type impurities, and the semiconductor substrate 1 contains p-type impurities.
  • the MOS capacitor composed of the control gate 6, the insulating film 5, the tunnel insulating film 3 and the semiconductor substrate 1 exhibits hysteresis characteristics.
  • the semiconductor device used here consists of fine particles 4 made of Co 2 O.
  • the thickness of the tunnel insulating film 3 is 3 nm
  • the diameter of the control gate 6 in plan view is 100 / ⁇ ⁇
  • the frequency of the signal superimposed on the bias voltage is 1 MHz. Note that this semiconductor device has an n-channel MOS transistor shape.
  • the semiconductor device 20 of the present embodiment has two types of drain current vs. gate voltage characteristics depending on whether or not the electric charge is held in the fine particles 4 also having an oxide semiconductor or oxide conductor force. It is thought that shows. That is, the semiconductor device of this embodiment is considered to exhibit different drain current-gate voltage characteristics in a state where electrons are injected into the fine particles 4 and in a state where electrons are extracted from the fine particles 4.
  • FIG. 2 (a) is a diagram showing drain current-gate voltage characteristics in the semiconductor device 20 of the present embodiment
  • FIG. 2 (b) shows drain current gate voltage characteristics in the semiconductor device when fine particles are not formed.
  • FIG. 2 (a) in the semiconductor device 20 of the present embodiment, a state where electrons are injected into the fine particles 4 (downward arrow in the figure) and a state where electrons are not injected into the fine particles 4 (in the figure). It can be seen that the electrical characteristics are significantly different from the upward arrows. In contrast, a semiconductor device in which the fine particles 4 are not provided does not exhibit hysteresis characteristics. As described above, it can be seen that the semiconductor device 20 of the present embodiment has the value voltage greatly different depending on whether or not the charge is actually held in the fine particles 4.
  • the control gate 6 when electrons are injected into the fine particles 4, a positive voltage is applied to the control gate 6. Thereby, the fine particles 4 are injected by direct tunneling through the tunnel insulating film 3. On the other hand, a negative voltage is applied to the control gate 6 when electrons are extracted from the fine particles 4. If it is assumed that electrons are injected into the fine particles 4 and the state is made to correspond to information of either “1” or “0”, the information is written as described above. When reading information, the drain current with a predetermined gate voltage applied is read with a sense amplifier (not shown). In the semiconductor device of this embodiment having the characteristics shown in FIG. 1B, the operating voltage is in the range of 5V to + 5V, and the operating voltage varies depending on the thickness of the insulating film 5.
  • the fine particles 4 serving as the floating gate are composed of an oxide semiconductor or an oxide conductor that does not easily increase the oxidation number. Even when exposed to high temperature conditions, the number of acids 4 does not increase. For this reason, the fine particles 4 cannot be changed into an insulator and cannot retain electric charges, and are not partially oxidized to change the charge retention characteristics of the fine particles 4. Therefore, the reliability of the semiconductor device of this embodiment is significantly improved as compared with the conventional semiconductor device. In addition, since the number of oxides of the fine particles 4 does not increase even after a long period of time at room temperature, the substantial product life of the semiconductor device of this embodiment is longer than that of the conventional semiconductor device.
  • the semiconductor device of this embodiment is a p-channel type, holes are charged and discharged, so that the force that replaces + in the CV characteristics shown in Fig. 1 (b) is n-channel type. Similarly, it can function as a nonvolatile memory device.
  • the diameter of the fine particles 4 may be about 6 nm or less. Moreover, if the fine particle 4 is nanometer size (about 1Onm or less), it can function as a quantum dot.
  • the shape of the fine particles 4 may be other than spherical. However, it is preferable that the fine particles 4 are arranged at intervals. As a result, the charge is held independently for each fine particle 4, and even if a leak path is formed in a part of the tunnel insulating film 3, the charge of the other fine particles 4 is held, so that the function as a memory device is not lost. ing.
  • the fine particles 4 are arranged on the entire surface of the tunnel insulating film 3 at regular intervals, but are arranged only on a partial region of the tunnel insulating film 3.
  • the arrangement interval is not necessarily constant.
  • FIG. 1C is a cross-sectional view showing a modification of the semiconductor device of the present embodiment.
  • the tunnel insulating film 3 and the insulating film 5 are formed only in a part on the active region, as shown in FIG. 1 (c).
  • the film 3 and the insulating film 5 may be formed on the entire surface of the substrate.
  • the semiconductor device of this modification example Has drain current and gate voltage characteristics as shown in FIG. 2, and can perform the same function as the semiconductor device shown in FIG. 1 (a).
  • the substrate used in the semiconductor device of this embodiment may be a compound semiconductor substrate other than a silicon substrate.
  • 3A to 3E are cross-sectional views for explaining the method for manufacturing a semiconductor device of this embodiment.
  • a metal ion is added to a cage protein such as apoferritin 32.
  • a wrinkle-like protein means a protein that can hold fine particles inside, and in addition to apoferritin, Dps protein and related proteins, listeria ferritin, and spherical viruses such as CCMV (Cowpea Chlorotic Mottle Viru s) And the outer shell protein of tube-like viruses such as TMV (Tobacco mosaic virus).
  • CCMV Chippea Chlorotic Mottle Viru s
  • TMV tobacco mosaic virus
  • apoferritin 32 When apoferritin 32 is used, the external part of apoferritin 32 is connected to the inside. Metal ions 35 are taken in through channel 30. Inside the apoferritin 32, the metal ions 35 are held in an acidified form, and fine particles (core) 4 having a diameter of about 6 nm, which is an acid salt of the metal, is formed. In this step, a metal is selected in which the metal oxide composing the fine particles 4 becomes a semiconductor or a conductor and the number of acids is difficult to increase. As the metal ion 35, ions such as In, Sn, Co, and Fe may be used. In addition, two or more kinds of metal ions such as In and Sn may be used. And In O, SnO, Co O, Fe O and In
  • Metal ions 35 are incorporated into apoferritin 32 under the conditions that an acid semiconductor or an acid conductor that does not increase the number of acids even at a temperature of about 1000 ° C at maximum. Specific conditions for this step will be described later.
  • the element isolation insulating film 2 is formed.
  • the semiconductor substrate 1 for example, a p-type Si substrate having a (100) plane as a main surface is used.
  • the element isolation insulating film 2 may be formed by STI (Shllow Trench Isolation).
  • methoxysilane compounds such as 3- (2-aminoethylamino) propyl-trimethoxyethoxysilane (APTMS) as the electrode, the surfaces of the element isolation insulating film 2 and the SiO film 3a are formed with amino groups.
  • the fine particle-apoferritin complex 37 produced in the previous step is arranged two-dimensionally on the membrane 3a. An example of a specific arrangement method will be described later.
  • apoferritin 32 (outer shell part) and APTMS molecules are removed by irradiating the substrate with ultraviolet rays (UV) at 110 W intensity for 10 minutes in the presence of ozone.
  • UV ultraviolet rays
  • fine particles 4 having a diameter of 6 nm and two-dimensionally arranged on the substrate with a center interval of about 12 nm are left.
  • the substrate is irradiated with UV of 253.7 nm and 184.9 nm, respectively, in an ozone-containing atmosphere at an intensity of 110 W for 40 minutes.
  • This step is performed at 115 ° C to remove moisture.
  • organic substances such as apoferritin 32 can also be removed by oxygen plasma treatment at room temperature or heat treatment at 400 ° C. in a nitrogen atmosphere.
  • the pressure is from 4.7 to room temperature.
  • the SiO film 5a is formed by CVD.
  • an A1 film is deposited on the substrate. Subsequently, using the photoresist mask Prl, the SiO film 3a, the insulating film 5 and the A1 film are patterned and tunneled.
  • An insulating film 3, an insulating film 5 as an interelectrode insulating film, and a control gate 6 such as A1 are formed. Thereafter, n-type impurity ions are implanted using the photoresist mask and the control gate 6 as a mask to form the source region 7a and the drain region 7b.
  • the interlayer insulating film 8 is formed, the contact hole 9 is opened to the interlayer insulating film 8, and the tungsten in the contact hole 9 is formed by a known method.
  • the tungsten plug 10 is formed by embedding and the A1 wirings l la and l ib are formed.
  • FIG. 7 is a TEM photograph showing the semiconductor device in a state in which an A1 film is formed after the step shown in FIG. 3 (d).
  • the above-described method using a cocoon-like protein can be used to distribute the fine particles 4 of uniform size on the tunnel insulating film (thermal oxide film) 3.
  • the method for manufacturing a semiconductor device of the present embodiment it is possible to arrange fine particles 4 of uniform size on a substrate by using a basket-like protein such as apoferritin. Further, in the step shown in FIG. 3 (a), the number of acids in the apoferritin 32 is not increased or the number of oxidations is not increased! / Fine particles 4 made of oxide semiconductor or oxide conductor are formed. I am letting you. As a result, the oxidation number of the fine particles 4 arranged on the substrate does not increase during the manufacture of the semiconductor device. Therefore, the step of reducing the fine particles 4 that has been conventionally required after the fine particles 4 are arranged on the substrate can be omitted, and the manufacturing cost of the semiconductor device can be reduced. Also, even when heated in an embedded state in an insulating film 5 containing oxygen such as SiO.
  • the manufacturing method of this embodiment Since the number of oxides is not increased (not oxidized), the function as a semiconductor memory device is not impaired during the manufacturing process. Therefore, according to the manufacturing method of this embodiment, it becomes possible to manufacture a semiconductor device with a high yield. In addition, since the number of oxides of fine particles 4 is increasing in manufactured products, manufacturing semiconductor devices with stable quality over the long term can do.
  • the force by which fine particles 4 having a uniform size are arranged using a force-like protein does not increase the number of acids or the number of acids.
  • the number of V V oxide semiconductors and oxide conductors can be reduced, which has the effect of reducing the number of processes compared to conventional manufacturing methods.
  • oxide semiconductors such as FeO
  • oxide conductors such as InSnO
  • fine particles 4 having Co 2 O force described in JP-A-2003-113198 are formed on apoferritin 32.
  • FIG. 4 is a flowchart showing specific steps for incorporating metal ions 35 into apoferritin 32 in the method for manufacturing a semiconductor device of the present embodiment.
  • step Stl shown in FIG. 4 HEPES (2- [4- (2-hydroxyetyl) -1-piperazinyl] -ethanesulfonic acid) buffer, apoferritin solution and Co 2+ ion solution (for example, glass A reaction solution is prepared by mixing each solution in the order of (acid cobalt solution).
  • the apoferritin may be derived from a living organism other than a horse that uses a ferritin core derived from the spleen of the horse.
  • the pH of the reaction solution is adjusted to a range of about 7.5 to 9.0, the final concentration of HEPES is 30 mM (pH 8.8), and the final concentration of apoferritin is 0.5 mg /
  • the pH of the reaction solution is preferably adjusted in the range of about pH 8.0 to 8.8.
  • the concentration of Co 2+ ions is adjusted according to the apoferritin concentration, and is preferably about 2000 to 3000 times the apoferritin concentration.
  • an oxidizing agent for example, HO
  • hydroxy-cobalt (CoO (OH)) is introduced into the interior (holding part) of apoferritin 32, and a conoletoapoferritin complex is generated.
  • 0.0 1 to 3% of hydrogen peroxide (H 2 O 2) is added to 1/2 to cobalt ion contained in the reaction solution.
  • Na SO may be added to the reaction solution so as to be about 30 mM to 150 mM.
  • FIGS. 5 (a) to 5 (c) are diagrams showing solutions used in the second introduction method of the metal oxide semiconductor.
  • reaction solution As shown in FIG. 5 (b), this reaction solution was prepared by adding 50 mM hydrochloric acid, 200 mM hydrogen phosphate-sodium, 16 mM ammonia, 0.1 mgZmL L chain apoferritin, ImM indium sulfate, Shall be included.
  • the mixing amount of each solution when preparing a 500 mL reaction solution is as follows. The amount of each solution mixed is also shown in Fig. 5 (c).
  • reaction solution 500 mL
  • reaction solution obtained as described above is allowed to stand at room temperature (for example, 23 ° C.) for 5 hours. Then, centrifuge the reaction solution at 8000g for 30 minutes and collect the supernatant.
  • FIGs. 6 (a) to (e) are diagrams showing an example of a method for arranging the fine particle-apoferritin complex on the substrate. This arrangement method is a method originally described in Japanese Patent Application Laid-Open No. 11-45990.
  • a liquid 4 1 in which apoferritin (fine particle apoferritin complex 37) holding fine particles made of an oxide semiconductor or an oxide conductor is dispersed is used.
  • a fine particle-apoferritin complex 37 is dispersed in an equal mixed solution of a phosphate buffer solution having a concentration of 40 mM and pH 5.3 and an aqueous sodium chloride salt solution having a concentration of 40 mM.
  • PBLH Poly-1-Benzi L-Histidine
  • a polypeptide film 43 having PBLH force is formed on the surface of the liquid 41.
  • the pH of the liquid 41 is adjusted.
  • the fine particle-apoferritin complex 37 adheres to the polypeptide film 43 over time, and the two-dimensional crystal of the fine particle-apoferritin complex 37 I can do it. This is because the outer surface of the fine particle-apoferritin complex 37 is negatively charged while the polypeptide film 43 is positively charged.
  • the polypeptide film 43 is placed on the semiconductor substrate 1 in the state of facing the semiconductor substrate 1. Adhere.
  • the semiconductor substrate 1 if the semiconductor substrate 1 is taken out, the semiconductor substrate 1 to which the two-dimensional crystal of the fine particle-apoferritin complex 37 is attached via the polypeptide film 43 can be obtained. You can. According to this method, since the two-dimensional crystal can be produced by orderly arranging the fine particle-apoferritin complex 37, a semiconductor device having the fine particles 4 arranged at regular intervals can be produced.
  • the microparticle-apoferritin complex 37 can be arranged selectively. For this reason, it is possible to arrange the fine particles 4 one by one on the region of the substrate where the semiconductor device is formed, and so-called single-electron transistors can be formed.
  • FIG. 8A is a perspective view showing a semiconductor device according to the second embodiment of the present invention
  • FIG. 8B is a cross-sectional view of the semiconductor device shown in FIG. 8A taken along line VIb-VIb.
  • the semiconductor device of this embodiment functions as a transistor having a minute size such as a single electron transistor.
  • the semiconductor device of this embodiment includes a substrate 51 that also includes S, a buried insulating film 53 that also has a SiO force, and is embedded on the substrate 51.
  • insulating film 53 On insulating film 53
  • the source region 57a and the drain region 57b (impurity diffusion layer), which are provided and spaced apart from each other and have a semiconductor force such as Si, and the buried insulating film 53 between the source region 57a and the drain region 57b
  • the number of oxides arranged so as not to be in contact with the source region 57a and the drain region 57b is increased on the fine particles 55 made of an oxide semiconductor and the buried insulating film 53, and the source region 57a ,
  • the concentration of both the source region 57a and the drain region 57b is about 1 ⁇ 10 19 cm— 3 to 1 ⁇ 10 2 ° cm— 3. Contains n-type impurities.
  • the thickness of the portion of the source region 57a in contact with the source electrode 61a and the thickness of the portion of the drain region 57b in contact with the drain electrode 61b are both about 20 nm. Further, the thickness of the portion in the vicinity of the fine particles 55 in the source region 57a and the drain region 57b is about lOnm.
  • the fine particles 55 are, for example, spherical with a diameter of 6 nm, and include Co O, In O, SnO, In Sn O (x>
  • the insulating film 59 is made of, for example, SiO and has a thickness of 1 below the gate electrode 63.
  • a plurality of fine particles 55 may be arranged on the buried insulating film 53, or on the source region 57a and the drain region 57b. . In this case, only the fine particles 55 provided immediately below the gate electrode 63 hold the charge during the operation of the device. In addition, a plurality of fine particles 55 may be disposed directly under the gate electrode 63, but in order to operate as a single electron device, it is particularly preferable that only one fine particle 55 is provided directly under the gate electrode 63. preferable.
  • the source region 57a and the drain region 57b have a shape in which the longitudinal section in the short direction becomes smaller as the particle 55 is approached.
  • the diameter of the fine particles 55 is 6 nm, the level in which electrons are present in the fine particles 55 is quantized. Further, the thickness of the portion of the insulating film 59 located between the fine particles 55 and the source region 57a and the drain region 57b is about 3 nm, which is a thickness capable of tunneling.
  • the source electrode 61a is grounded, and a minute voltage of, for example, about 10 mV is fixedly applied to the drain electrode 61b. In this state, if the chemical potential in the fine particle 55 is controlled by the gate voltage, only when the gate voltage matches the discrete quantum level of the fine particle 55, Electron movement occurs by tunneling.
  • the semiconductor device of this embodiment can function as a single-electron transistor using the Coulomb vibration of the fine particles 55.
  • the fine particles 55 do not increase in the number of acids, or are materials that do not easily increase the number of acids in the manufacturing process so that the number of acids does not increase. Therefore, the fine particles 55 do not lose their charge retention characteristics even after heat treatment. Further, even if the fine particles 55 are arranged in the insulating film 59 containing oxygen molecules for a long time, the number of acids does not increase. Therefore, the semiconductor device of this embodiment can be stably operated as a highly reliable single-electron device.
  • the thickness of the portion of the insulating film 59 located between the fine particles 55 and the source region 57a and the drain region 57b may be any thickness that causes tunneling. It is not limited to 3 nm, but is preferably from 1.5 nm to 4 nm.
  • 9A to 9C are cross-sectional views showing a method for manufacturing a semiconductor device of this embodiment.
  • a substrate 51 having a semiconductor force such as Si, a buried insulating film 53 having a force such as SiO provided on the substrate 51, and a buried insulating film 53 provided on the buried insulating film 53 are provided.
  • An SOI substrate having a semiconductor layer 70 such as Si containing a type impurity is prepared.
  • a pattern is formed in the semiconductor layer 70 by electron beam (EB) drawing, and a source region 57a and a drain region 57b are formed.
  • fine particles 55 having a diameter of, for example, 6 nm, which has an oxide semiconductor force and does not increase the oxidation number, are disposed on the buried insulating film 53 between the source region 57a and the drain region 57b.
  • the fine particles 55 are disposed on the buried insulating film 53 by the same method as in the first embodiment. That is, after placing the fine particle 55-apoferritin complex on the buried insulating film 53, UV irradiation or the like is performed in the presence of ozone.
  • the outer shell portion that also has protein power is removed, and the fine particles 55 are left on the insulating film 53 by being embedded.
  • this method it is possible to place only one microparticle 55 on the buried insulating film 53 by pre-processing the upper surface of the substrate, and to precisely control the size of the microparticle 55 to a predetermined size. It becomes possible to do.
  • a plurality of fine particles 55 can be provided in this step.
  • the material of the fine particles 55 is In O, SnO, Co 2 O, Fe 2 O, ZnO, etc.
  • SiO is deposited on the substrate by a CVD method or the like to form fine particles.
  • an insulating film 59 having a thickness of 18 nm is formed to fill the source region 57a and the drain region 57b.
  • an opening exposing the source region 57a and an opening exposing the drain region 57b are formed in the insulating film 59 by photolithography and etching, respectively.
  • a conductor (for example, A1) force is formed by sputtering or the like, and a source electrode 6 la and a drain electrode 6 lb are formed to fill these openings.
  • the gate electrode 63 is formed on the region directly above the fine particles 55 in the insulating film 59 by sputtering or the like. As described above, the semiconductor device of this embodiment is manufactured.
  • the acid number does not increase on the buried insulating film 53, or at least under the heat treatment conditions when forming the semiconductor device.
  • the fine particles 55 having an oxide semiconductor power that does not increase the number of particles are arranged. Therefore, even if heat is applied after the formation of the fine particles 55, the electrical characteristics of the fine particles 55 do not change due to the increase in the number of acids, so that the semiconductor device of this embodiment can be manufactured with a high yield.
  • fine particles 55 having a size (for example, a diameter of 10 nm or less) that can function as a quantum dot can be formed with high accuracy.
  • the size of the fine particles held in apoferritin can always be constant, the size of the fine particles 55 does not vary from one semiconductor device to another. Therefore, the quality variation that occurs in each semiconductor device can be minimized.
  • the method of forming the microparticles 55 having a diameter of 6 nm using apoferritin has been described. However, by retaining the microparticles in the related protein of Deptin protein, the Dps protein and the related protein, This is achieved by forming fine particles having a different size from the present embodiment.
  • the semiconductor device of this embodiment the example in which the fine particles are formed of an oxide semiconductor has been shown. However, even if the fine particles are formed of an oxide conductor without increasing the number of oxides, a single electron transistor is formed. Can be realized.
  • the semiconductor device of the present invention using quantum dots is used in a computer or other electronic device as a semiconductor memory device or a single electronic device.

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Abstract

　半導体装置２０は、半導体基板１と、半導体基板１上に設けられたトンネル絶縁膜３と、トンネル絶縁膜３上に間隔を空けて配置された酸化数が増加しない酸化物半導体からなる微粒子４と、トンネル絶縁膜３上に設けられ、微粒子４を埋め込むＳｉＯ2からなる絶縁膜５と、絶縁膜５上に設けられたコントロールゲート６とを備えている。量子ドットとして機能する微粒子４が製造工程中あるいは製造後に酸化されて絶縁体となることがないので、本発明の半導体装置は歩留まり良く製造され、且つ信頼性が向上している。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、量子ドット体として機能するナノメータサイズの微粒子を用いた半導体装 置およびその製造方法に関する。
背景技術
[0002] 金属や半導体からなる微粒子をフローティングゲートとして有し、情報の書き込みや 消去が可能な半導体装置が従来から提案されている。特に、ナノメータサイズの微粒 子にトンネル効果により電荷が保持される MOS型半導体記憶装置においては、クー ロン'ブロッケード現象を利用して安定に情報を保持することが可能になっている。こ のような半導体記憶装置の製造方法の一例が特開 2003— 086715号公報 (特許文 献 1)などに記載されている。
[0003] 図 10 (a)〜 (e)は、従来の半導体記憶装置の製造方法を示す断面図である。
[0004] まず、図 10 (a)に示すように、基板 101上に厚さ 1. 5nm以上 4nm以下程度の絶縁 膜 103aおよび素子分離用絶縁膜 102を形成する。その後、表面処理膜 133を介し て基板上にフェリチン 132を 2次元状に配置する。ここで、フェリチン 132は、 24個の 同一のサブユニットからなる外殻と、外殻の内部に保持される鉄酸化物 (Fe O )の水
2 3 和物からなる球状のコア 131とで構成される金属化合物 タンパク質複合体である。 フェリチン 132の外径は 12nm程度で、コア 131の直径は 6nm程度である。なお、フ エリチン力 コア 131が抜けた状態のものはアポフェリチンと呼ばれる。
[0005] 次に、図 10 (b)に示すように、基板 101のフェリチン 132を配置した面を窒素ガス雰 囲気中 450°Cで 1時間処理することにより、フェリチン 132の外殻を除去する。あるい は、 100°C〜150°Cでオゾン処理を行うことによつてもフェリチン 132の外殻を除去す ることがでさる。
[0006] 続いて、図 10 (c)に示すように、基板 101を水素等の還元ガス雰囲気中、 400°C〜 500°Cで 1時間程度処理することで、 Fe Oの水和物からなるコア 131を Fe原子から
2 3
なる微粒子 104に還元する。 [0007] 次に、図 10 (d)に示すように、 CVD法あるいはスパッタ法により、基板上に微粒子 1 04を埋める SiO膜 105aを堆積する。
2
[0008] その後、図 10 (e)に示すように、基板上に A1 (アルミニウム)膜を堆積した後、絶縁 膜 103a、 SiO膜 105aおよび Al膜をパターユングしてトンネル絶縁膜 103、酸化膜 1
2
05および A1電極 106をそれぞれ形成する。続いて、基板 101のうち A1電極 106の両 側方に位置する領域にソース領域 107aおよびドレイン領域を形成した後、層間絶縁 膜 108、コンタクトホール 109、 A1配線 l l la、 11 lbなどを形成する。
[0009] 上述の方法によれば、均一なナノメータサイズの微粒子をフローティングゲートとし て配置することができるので、微粒子 104の酸ィ匕または還元状態を均一にすることが でき、歩留まり良く半導体記憶装置を製造することができる。
特許文献 1 :特開 2003— 086715号公報 (第 1図、第 12図）
特許文献 2 :特開 2002— 016063号公報
特許文献 3：特表 2001— 527297号公報
特許文献 4：特開 2000— 022005号公報
発明の開示
発明が解決しょうとする課題
[0010] し力しながら、上記従来の製造方法では、図 10 (c)に示す還元処理によって作製し た導電性の微粒子 104が、大気暴露や SiO膜 105aの成膜時の初期過程において
2
再び酸化される場合があった。 Fe原子が酸ィ匕されて Fe Oになると、絶縁体となる。
2 3
このため、従来の方法で製造された半導体記憶装置は、 SiO膜 105aに埋め込まれ
2
た微粒子 104が酸ィ匕によって電荷を保持できなくなり、半導体記憶装置として十分な 機能を発揮できなくなる可能性があった。
[0011] 本願発明者らは、上記の不具合に対する解決策として、微粒子 104を埋める SiO
2 膜 105aの堆積後に基板を還元雰囲気下で還元することを考えた。この処理によって 微粒子 104の再酸化は抑制される。
[0012] し力し、 Feあるいは FeO中の Feはいろいろな酸化数を持っため、酸素が存在する 環境ではその酸ィ匕数が不安定になる傾向がある。
[0013] 本発明は、力かる点に鑑みてなされたものであり、量子ドット体として機能する微粒 子の酸化による変質がより確実に抑制される半導体装置の製造方法を提供すること を目的とする。
課題を解決するための手段
[0014] 上記従来の課題を解決するために、本発明の半導体装置は、基板と、前記基板上 に設けられた第 1の絶縁膜と、前記第 1の絶縁膜上に設けられた第 2の絶縁膜と、前 記第 2の絶縁膜上に設けられたゲート電極と、前記第 1の絶縁膜のうち少なくとも前 記ゲート電極の直下に位置する領域上に配置され、前記第 2の絶縁膜に埋め込まれ た酸化物半導体または酸化物導電体からなる微粒子と、平面的に見て、前記ゲート 電極の直下に配置された前記微粒子の両側方に位置する領域に設けられた半導体 からなる不純物拡散層とを備えて 、る。
[0015] この構成によれば、微粒子が鉄酸化物を除く酸化物半導体または鉄酸化物を除く 酸ィ匕物導電体力もなつているので、微粒子が非常に酸化されにくくなつており、酸素 分子の存在下で熱などが加わっても微粒子の電気的特性はほぼ変化しな ヽ。その ため、本発明の半導体装置は、絶縁膜が酸ィ匕シリコン膜である場合でも、高温による 製造プロセスで性能が劣化しに《なっており、歩留まりよく生産される。また、本発明 の半導体装置は微粒子の酸ィ匕数が増えにくい (酸ィ匕が起こりにくい）ので、従来よりも 製品寿命が長くなつている。
[0016] 微粒子の材料としては、コバルト酸化物（例えば Co O、 CoO、 Co O )などの酸ィ匕
3 4 2 3
数が増えにくい半導体の他、 In O、 SnO、 In Sn O (x>0、 y>0)、 ZnOなどの高
2 3 2 x y
温下でも酸化数が増えない酸化物半導体または酸化物導電体を用いることが好まし い。
[0017] 前記微粒子の形状および粒径は均一であることが好ま 、。
[0018] 前記微粒子が量子ドットとして機能することにより、微粒子が安定に電荷を保持でき るので、微細な半導体記憶装置や単電子デバイスなどを実現できる。
[0019] 前記不純物拡散層は、前記基板のうち、前記微粒子の両側方に位置する領域内 に設けられており、動作時には、前記第 1の絶縁膜を介してキャリアのトンネリングが 生じることにより、トンネリングにより微粒子にキャリアを注入したり微粒子力 キャリア を引き抜いたりすることができるので、微小サイズの不揮発性半導体記憶装置を実現 することができる。
[0020] 前記第 1の絶縁膜のうち前記ゲート電極の直下に位置する領域上には複数個の前 記微粒子が設けられていてもよい。この場合、キャリアを保持できる微粒子が複数個 存在することにより、動作の信頼性を向上させることができる。
[0021] 前記不純物拡散層は、前記第 1の絶縁膜上に設けられ、且つ前記第 2の絶縁膜内 に埋め込まれており、動作時には、前記第 2の絶縁膜を介したトンネリングにより前記 不純物拡散層のそれぞれと前記微粒子との間をキャリアが移動することにより、第 2 の絶縁膜を介して不純物拡散層と微粒子の間でキャリアを移動させることができる。 そのため、本発明の半導体装置を微小なサイズのトランジスタとして機能させることが 可能となる。
[0022] 前記第 1の絶縁膜のうち前記ゲート電極の直下に位置する領域上には前記微粒子 がー個のみ配置されていることにより、微粒子をチャネルとし、一個の電子またはホー ルをキャリアとする単電子トランジスタを実現することができる。
[0023] 本発明の第 1の半導体装置の製造方法は、基板上に形成された第 1の絶縁膜上に 、酸化物半導体または酸化物導電体からなる微粒子を形成する工程 (a)と、前記微 粒子を埋める第 2の絶縁膜を形成する工程 (b)と、前記絶縁膜上に電極を形成する 工程 (c)とを備えている。
[0024] この方法により、微粒子を絶縁膜で埋めた後に高温での製造プロセスを経ても微粒 子の電気的特性をほぼ変化させずに半導体装置を製造することができる。このため、 本発明の第 1の製造方法によれば、半導体装置を歩留まりよく製造することができる
[0025] また、前記工程 (a)の前に、力ご状タンパク質の内部に鉄酸ィ匕物を除く酸ィ匕物半導 体または鉄酸化物を除く酸化物導電体からなる前記微粒子を形成させて微粒子 かご状タンパク質複合体を作製する工程 (d)と、前記工程 (a)の前に、前記微粒子 力ご状タンパク質複合体を前記第 1の絶縁膜上に配置する工程 (e)とをさらに備え、 前記工程 (a)は、前記微粒子—かご状タンパク質複合体のうちタンパク質部分を除 去して前記微粒子を残す工程を含んで ヽることが好ま ヽ。アポフェリチンや Dpsタ ンパク質などのかご状タンパク質を用いれば、ナノメータサイズ (少なくとも lOnm以下 )で且つ大きさが均一な微粒子を容易に作製することができる。このサイズの微粒子 は量子ドットとして機能するので、半導体記憶装置や単電子トランジスタ、演算素子 などを製造することができる。
[0026] 前記かご状タンパク質はアポフェリチンであることが好ま U、。
[0027] 前記微粒子は、 Co O、 CoO、 Co Oなどのコバルト酸化物、 In O、 SnO、 In Sn
3 4 2 3 2 3 2 x y
O (x>0、 y>0)のうち力 選ばれた 1つ力 なることが好ましい。
[0028] 前記工程 (c)の後に、前記ゲート電極をマスクとして不純物を前記基板に注入する ことにより、前記基板のうち、平面的に見て前記ゲート電極および前記微粒子の両側 方に位置する領域に不純物拡散層を形成する工程 (f)をさらに備えていることにより 、微細な半導体記憶装置を作製することができる。
[0029] 前記工程 (a)の前に、前記第 1の絶縁膜上に半導体力もなる一対の不純物拡散層 を形成する工程をさらに備え、前記工程 (a)では、前記一対の不純物拡散層の間に 、前記一対の不純物拡散層のそれぞれと間隔を空けて前記微粒子が配置されること により、単電子トランジスタなどの微細なトランジスタを作製することができる。
[0030] 本発明の第 2の半導体装置の製造方法は、かご状タンパク質の内部に酸ィ匕物半導 体または酸化物導電体からなる前記微粒子を形成させて微粒子 かご状タンパク質 複合体を作製する工程 (a)と、前記微粒子 かご状タンパク質複合体を、第 1の絶縁 膜が形成された基板上に配置する工程 (b)と、前記微粒子 かご状タンパク質複合 体のうちタンパク質部分を除去することにより、前記第 1の絶縁膜上に、酸化物半導 体または酸化物導電体からなる微粒子を形成する工程 (c)と、前記微粒子を埋める 第 2の絶縁膜を形成する工程 (d)と、前記第 2の絶縁膜上に電極を形成する工程 (e) とを備えている。
[0031] この場合にも微粒子は酸ィ匕数が増えにくいので、信頼性の高い半導体装置を製造 することができる。なお、微粒子の構成材料としては、 Co O、 CoO、 Co Oなどのコ
3 4 2 3 バルト酸化物、 In O、 SnO、 In Sn O (x>0、 y>0)、 Fe Oなどが挙げられる。
2 3 2 x y 3 4
発明の効果
[0032] 本発明の半導体装置の製造方法によれば、量子ドットとして機能し、酸化数が増え な！ヽ (あるいは酸化数が増えにく！ヽ)酸化物半導体または酸化物導電体からなる微粒 子がフローティング状態で設けられてレヽるので、微粒子の酸化による電気的特性の 変化が抑えられており、信頼性の高い半導体装置を製造することができる。
図面の簡単な説明
[0033] [図 1]図 1 (a)は、本発明の第 1の実施形態に係る半導体装置を示す断面図であり、 ( b)は、（a)に示す半導体装置のドレイン電流一ゲート電圧特性を示す図であり、 (c) は、第 1の実施形態の変形例に係る半導体装置を示す断面図である。
[図 2]図 2 (a)は、第 1の実施形態の半導体装置におけるドレイン電流一ゲート電圧特 性を示す図であり、（b)は、微粒子を形成しない場合の半導体装置におけるドレイン 電流一ゲート電圧特性を示す図である。
[図 3]図 3 (a)〜 (f)は、第 1の実施形態に係る半導体装置の製造方法を説明するた めの断面図である。
[図 4]図 4は、第 1の実施形態に係る半導体装置の製造方法のうち、金属イオンをァ ポフェリチンに取り込ませるための具体的な工程を示すフローチャート図である。
[図 5]図 5 (a)〜（c)は、金属酸化物半導体の第 2の導入方法に用いられる溶液を示 す図である。
[図 6]図 6 (a)〜（e)は、微粒子—アポフェリチン複合体の基板への配置方法の一例 を示す図である。
[図 7]図 7は、第 1の実施形態に係る半導体装置の一部を示す TEM写真図である。
[図 8]図 8 (a)は、本発明の第 2の実施形態に係る半導体装置を示す斜視図であり、 ( b)は、 (a)に示す半導体装置を VIb-VIb線で切断した場合の断面を示す図である。
[図 9]図 9 (a)〜 (c)は、第 2の実施形態に係る半導体装置の製造方法を示す断面図 である。
[図 10]図 10 (a)〜（e)は、従来の半導体記憶装置の製造方法を示す断面図である。 符号の説明
[0034] 1 半導体基板
2 素子分離用絶縁膜
3 トンネル絶縁膜
3a、 5a SiO膜 4 微粒子
5 絶縁膜
6 コントロールゲート
7a ソース領域
7b ドレイン領域
8 層間絶縁膜
9 コンタクトホール
10 タングステンプラグ
11a, l ib A1配線
20 半導体装置
30 チャネル
32 アポフェリチン
35 金属イオン
37 微粒子 アポフェリチン複合体
41 液体
43 ポリペプチド膜
51 基板
53 絶縁膜
55 微粒子
57a ソース領域
57b ドレイン領域
59 絶縁膜
61a ソース電極
61b ドレイン電極
63 ゲート電極
70 半導体層
発明を実施するための最良の形態
以下、本発明の実施形態を図面に基づいて詳細に説明する, [0036] (第 1の実施形態）
一半導体装置の構成および機能
図 1 (a)は、本発明の第 1の実施形態に係る半導体装置を示す断面図であり、 (b) は、（a)に示す半導体装置において、コントロールゲート、絶縁膜および基板によつ て構成される MOSキャパシタの容量 ゲート電圧特性 (CV特性)を示す図である。 図 1 (a)に示す半導体装置は、量子ドットを利用した不揮発性メモリセルである。
[0037] 図 1 (a)に示すように、本実施形態の半導体装置 20は、 Siなどの第 1導電型の半導 体からなる半導体基板 1と、半導体基板 1上の活性領域を囲む素子分離用絶縁膜 2 と、半導体基板 1の活性領域上に設けられた SiOなどカゝらなるトンネル絶縁膜 3と、ト
2
ンネル絶縁膜 3上に間隔を空けて配置された酸ィ匕物半導体力 なる微粒子 4と、トン ネル絶縁膜 3上に設けられ、微粒子 4を埋め込む SiOなど力 なる絶縁膜 5と、絶縁
2
膜 5上に設けられた A1などの導電体力 なるコントロールゲート (ゲート電極) 6と、半 導体基板 1のうちコントロールゲート 6の両側方に位置する領域に設けられ、第 2導電 型の不純物を含むソース領域 7aおよびドレイン領域 7b (不純物拡散層）と、基板の 全面上に設けられた層間絶縁膜 8と、層間絶縁膜 8に形成されたコンタ外ホール 9と 、コンタクトホール 9を埋めるプラグを介してソース領域 7aおよびドレイン領域 7bにそ れぞれ接続される A1配線 l la、 l ibとを備えている。トンネル絶縁膜 3の厚みは 1. 5 nm以上 4nm以下程度であり、絶縁膜 5の厚みは例えば 17nm程度である。ここで、 絶縁膜 5が薄い方が動作電圧を低くすることができるが、微粒子 4に電荷を安定して 保持させるためには少なくとも絶縁膜 5の厚みが 12nm以上であることが好ま ヽ。ま た、微粒子 4は直径が約 6nmの球状体であり、その中心同士の間隔が約 12nmでト ンネル絶縁膜 3上に 2次元状に配置されている。微粒子 4の材料としては、 Co O、 C
3 4 oO、 Co Oなどのコバルト酸化物、 In O、 SnO、 Fe O、 ZnOなどの酸化物半導体
2 3 2 3 2 3 4
を用いることができる力 酸化数が増えにくい In O、 SnOおよび Co O、 ZnOが好
2 3 2 3 4
ましく用いられる。特に、高温条件下でも酸ィ匕数が増えない酸ィ匕物半導体である In
2
O、 SnO、 ZnOが最も好ましく用いられる。また、微粒子 4の材料として ITO (In Sn
3 2 x y
O)など、酸化数が増えない酸化物導電体を用いた場合にも半導体装置にメモリとし ての機能を発揮させることができる。なお、図 1 (a)に示す半導体装置の例では、ソー ス領域 7aおよびドレイン領域 7bは高濃度の n型不純物を含み、半導体基板 1は p型 不純物を含んで ヽるものとする。
[0038] 本実施形態の半導体装置においては、図 1 (b)に示すように、コントロールゲート 6 、絶縁膜 5、トンネル絶縁膜 3および半導体基板 1で構成される MOSキャパシタがヒ ステリシス特性を示す。ここで用いた半導体装置は、微粒子 4を Co Oで構成したも
3 4
のであり、トンネル絶縁膜 3の厚さが 3nm、平面視した場合のコントロールゲート 6の 直径が 100 /ζ πι、バイアス電圧に重畳された信号の周波数を 1MHzである。なお、こ の半導体装置は、 nチャネル型の MOSトランジスタ形状を有して!/、る。
[0039] 上述のように、図 1 (b)から、コントロールゲート 6に負電圧を加えてから正電圧側に スイープした場合（図中左側の線）と、コントロールゲート 6に正電圧をカ卩えて力も負 電圧側にスイープした場合（図中右側の線）とでは、 MOSキャパシタが異なる CV特 性を示すことが分かる。このヒステリシスは、微粒子 4に電子が閉じこめられたために 起こって 、ると考えられ、酸ィ匕物半導体力もなる微粒子 4が量子ドットとして機能して いることを示す。
[0040] このことから、本実施形態の半導体装置 20は、酸化物半導体または酸化物導電体 力もなる微粒子 4に電荷が保持されている力否かによって二通りのドレイン電流一ゲ ート電圧特性を示すと考えられる。すなわち、本実施形態の半導体装置は、電子が 微粒子 4に注入された状態と、電子が微粒子 4から引き抜かれた状態とでは、異なる ドレイン電流―ゲート電圧特性を示すと考えられる。
[0041] 図 2 (a)は、本実施形態の半導体装置 20におけるドレイン電流—ゲート電圧特性を 示す図であり、（b)は、微粒子を形成しない場合の半導体装置におけるドレイン電流 ゲート電圧特性を示す図である。図 2 (a)に示すように、本実施形態の半導体装置 20では、微粒子 4に電子が注入された状態（図中の下向きの矢印）と微粒子 4に電子 が注入されていない状態（図中上向きの矢印）とでは電気的特性が大きく異なってい ることが分かる。これに対し、微粒子 4が設けられていない半導体装置はヒステリシス 特性を示さない。このように、本実施形態の半導体装置 20は、実際に微粒子 4に電 荷が保持されて 、るか否かによってしき 、値電圧が大きく異なって 、ることが分かる。
[0042] そのため、本実施形態の半導体装置を以下のように動作させることにより、不揮発 性メモリセルとして機能させることができる。
[0043] まず、微粒子 4に電子を注入する際には、コントロールゲート 6に正電圧を印加する 。これにより、トンネル絶縁膜 3を介した直接トンネリングにより微粒子 4に注入される。 これに対し、微粒子 4から電子を引き抜く際には、コントロールゲート 6に負電圧を印 加する。微粒子 4に電子が注入された状態とされて 、な 、状態を「1」または「0」の ヽ ずれかの情報に対応させれば、上述のようにして情報の書き込みが行われる。情報 を読み出す際には、所定のゲート電圧を印加した状態でのドレイン電流をセンスアン プ（図示せず)で読み出す。なお、図 1 (b)に示す特性を有する本実施形態の半導体 装置では、動作電圧は 5V〜 + 5Vの範囲である力 動作電圧は絶縁膜 5の厚さに よって変化する。
[0044] 以上で説明した本実施形態の半導体装置によれば、フローティングゲートとなる微 粒子 4が酸化数が増えにくい酸化物半導体または酸化物導電体で構成されているの で、製造工程中に高温条件に晒されても微粒子 4の酸ィ匕数が増えない。そのため、 微粒子 4が絶縁体に変化して電荷を保持できなくなったり、部分的に酸化されて微粒 子 4の電荷保持特性が変化したりするようなことがない。従って、本実施形態の半導 体装置は、記憶装置としての信頼性が従来の半導体装置に比べて大幅に向上して いる。また、室温下で長期間経過しても微粒子 4の酸ィ匕数が増えないので、本実施 形態の半導体装置の実質的な製品寿命は、従来の半導体装置に比べて長くなつて いる。
[0045] なお、本実施形態の半導体装置が pチャネル型である場合には、ホールの充放電 が起こるため図 1 (b)に示す CV特性の +と一が入れ替わる力 nチャネル型の場合と 同様に不揮発性記憶装置として機能させることができる。
[0046] なお、本実施形態の半導体装置にお!、て微粒子 4の直径は約 6nmである力 これ 以下であってもよい。また、微粒子 4はナノメータサイズであれば（lOnm程度以下） 量子ドットとして機能することが可能である。微粒子 4の形状は球状以外であってもよ い。但し、各微粒子 4は互いに間隔を空けて配置されることが好ましい。これにより、 電荷が微粒子 4毎に独立して保持され、トンネル絶縁膜 3の一部にリークパスができ ても他の微粒子 4の電荷は保持されるので記憶装置として機能を失うことがなくなつ ている。
[0047] また、本実施形態の半導体装置にお!、て、微粒子 4はトンネル絶縁膜 3の全面上に 一定間隔で配置されるが、トンネル絶縁膜 3の一部の領域上にのみ配置されていて もよぐ配置間隔は必ずしも一定でなくてよい。
[0048] また、図 1 (c)は、本実施形態の半導体装置の変形例を示す断面図である。図 1 (a )に示す本実施形態の半導体装置では、トンネル絶縁膜 3および絶縁膜 5は活性領 域上の一部にのみ形成されていた力 図 1 (c)に示すように、トンネル絶縁膜 3および 絶縁膜 5が基板の全面上に形成されていてもよい。この場合、微粒子 4が基板の全 面上に分散されて配置されていても、コントロールゲート 6の直下方に位置する微粒 子 4以外は装置の記憶動作に関係しないので、本変形例の半導体装置は図 2に示 すようなドレイン電流 ゲート電圧特性を有し、図 1 (a)に示す半導体装置と同様の 機能を発揮することができる。
[0049] また、本実施形態の半導体装置に用いられる基板は、シリコン基板以外の化合物 半導体基板であってもよい。
[0050] 半導体装置の製造方法
図 3 (a)〜 (e)は、本実施形態の半導体装置の製造方法を説明するための断面図 である。
[0051] まず、図 3 (a)に示すように、アポフェリチン 32などのかご状タンパク質に金属イオン
(または金属化合物イオン) 35を導入し、力ご状タンパク質の内部に半導体または導 体の金属酸化物からなる微粒子を形成させる。ここで、力ゝご状タンパク質とは内部に 微粒子を保持可能なタンパク質を意味し、アポフェリチンや Dpsタンパク質およびそ の類縁タンパク質、リステリアフェリチンの他、 CCMV (Cowpea Chlorotic Mottle Viru s)などの球状ウィルスの外殻タンパク質、 TMV (Tobacco mosaic virus)などのチュー ブ状ウィルスの外殻タンパク質を含むものとする。 V、ずれのかご状タンパク質を用い るかによって該かご状タンパク質の内部に形成される微粒子のサイズや形状は異な る力 図 3に示す製造工程の流れはどのタンパク質を用いた場合でも同様である。以 下では、力ご状タンパク質としてアポフェリチンを用いる例を説明する。
[0052] アポフェリチン 32を用いる場合、アポフェリチン 32の外部部分と内部とを接続する チャネル 30を介して金属イオン 35を取り込ませる。アポフェリチン 32の内部では金 属イオン 35が酸ィ匕された形で保持され、該金属の酸ィ匕物カゝらなる直径約 6nmの微 粒子 (コア) 4が形成される。本工程では、微粒子 4を構成する金属酸化物が半導体 または導電体となり、且つ酸ィ匕数が増えにくいものとなる金属を選定する。金属ィォ ン 35としては In、 Sn、 Co、 Feなどのイオンが用いられる他、 Inと Snなど 2種類以上の 金属イオンが用いられる場合もある。そして、 In O、 SnO、 Co O、 Fe Oおよび In
2 3 2 3 4 3 4 x
Sn O (x>0、 y>0)など、絶縁膜 5中少なくとも半導体装置の製造工程で加わる温 y
度 (最高で 1000°C程度)の下でも酸ィ匕数が増えない酸ィ匕物半導体または酸ィ匕物導 電体が形成される条件で金属イオン 35をアポフェリチン 32に取り込ませる。本工程 の具体的な条件などは、後に説明する。
[0053] 次に、図 3 (b)に示すように、 1〜5 X 1016cm 3程度の p型不純物を含む半導体基板 1上に熱酸化によって厚さ 1. 5nm以上 4nm以下の SiO膜 3aを形成後、 LOCOS法
2
によって素子分離用絶縁膜 2を形成する。半導体基板 1としては、例えば p型で（100 )面を主面とする Si基板が用いられる。素子分離用絶縁膜 2は STI (Shllow Trench Is olation)によって形成されてもよい。次に、 极を 3— (2— aminoethyl amino)propyl-trim ethoxy silane(APTMS)などのメトキシシランィ匕合物を用いて素子分離用絶縁膜 2およ び SiO膜 3aの表面をァミノ基で修飾する。その後、素子分離用絶縁膜 2および SiO
2 2 膜 3aの上に先の工程で作製された、微粒子—アポフェリチン複合体 37を 2次元状に 配置する。具体的な配置方法の一例を後述する。
[0054] 次に、図 3 (c)に示すように、オゾン存在下で基板に紫外線 (UV)を 110Wの強度 で 10分間照射することによってアポフェリチン 32 (外殻部分)および APTMS分子を 除去する。これにより、基板上に中心間隔が約 12nmで 2次元状に配置された直径 6 nmの微粒子 4が残される。本工程ではオゾンを含む雰囲気中、波長がそれぞれ 253 . 7nmおよび 184. 9nmの UVを 110Wの強度 40分間基板に照射する。本工程は、 水分を除去するために 115°Cで行う。なお、アポフェリチン 32等の有機物は、室温で の酸素プラズマ処理や、窒素雰囲気下、 400°Cでの熱処理などによっても除去する ことができる。
[0055] 続いて、図 3 (d)に示すように、素子分離用絶縁膜 2および SiO膜 3aの上 (基板全 面上）にスパッタリングにより微粒子 4を埋める厚さ 17nmの SiO膜 5aを形成する。本
2
工程のスパッタリングは、例えば SiOをターゲットとして用い、室温下、圧力が 4. 7〜
2
5. 3 X 10_1Pa, RF出力力 ^200W、アルゴン流量が 16sccm (mL/min at 0。C、 101.3k Pa)、酸素流量が 4sccmの条件で 4分 30秒間行う。なお、 SiO膜 5aの形成は、 CVD
2
法により行ってもよい。
[0056] 次に、図 3 (e)に示すように、基板上に A1膜を堆積する。続、て、フォトレジストマス ク Prlを用いて、 SiO膜 3a、絶縁膜 5および A1膜のパターユングを行なってトンネル
2
絶縁膜 3、電極間絶縁膜となる絶縁膜 5および A1カゝらなるコントロールゲート 6をそれ ぞれ形成する。その後、フォトレジストマスク及びコントロールゲート 6をマスクとして n 型不純物イオンの注入を行なって、ソース領域 7aおよびドレイン領域 7bを形成する。
[0057] その後、図 3 (f)に示す工程で、周知の方法により、層間絶縁膜 8の形成と、層間絶 縁膜 8へのコンタクトホール 9の開口と、コンタクトホール 9内へのタングステンの埋め 込みによるタングステンプラグ 10の形成と、 A1配線 l la、 l ibの形成とを行なう。
[0058] 図 7は、図 3 (d)に示す工程後に A1膜を形成した状態の半導体装置を示す TEM写 真図である。同図に示すように、力ご状タンパク質を用いた以上の方法により、均一 な大きさの微粒子 4がトンネル絶縁膜 (熱酸ィ匕膜) 3上に配置できることが分力る。
[0059] 本実施形態の半導体装置の製造方法では、アポフェリチンなどのかご状タンパク質 を用いることで、均一な大きさの微粒子 4を基板上に配置することが可能になってい る。さらに、図 3 (a)に示す工程で、アポフェリチン 32内に酸ィ匕数が増えにくい、ある いは酸化数が増えな!/ヽ酸化物半導体または酸化物導電体からなる微粒子 4を形成さ せている。これにより、基板上に配置された微粒子 4の酸化数が半導体装置の製造 中に増えることがなくなる。そのため、微粒子 4を基板上に配置した後に従来必要で あった微粒子 4の還元工程を省くことができ、半導体装置の製造コストを低減すること ができる。また、 SiOなどの酸素を含む絶縁膜 5に埋め込まれた状態で加熱されても
2
酸ィ匕数が増えな 、 (酸化されな 、)ので、半導体記憶装置としての機能が製造工程 中に損なわれることがなくなる。そのため、本実施形態の製造方法によれば、歩留ま りょく半導体装置を製造することが可能となる。また、製造後の製品においても微粒 子 4の酸ィ匕数が増えに《なっているので、長期間品質が安定な半導体装置を製造 することができる。
[0060] なお、本実施形態の製造方法では、力ご状タンパク質を利用して均一な大きさの微 粒子 4を配置した力 これ以外の方法で酸ィ匕数が増えない、または酸ィ匕数が増えにく Vヽ酸化物半導体および酸化物導電体を配置しても、従来の製造方法に比べて工程 数を削減する効果がある。
[0061] 上述の説明では、アポフェリチンを用いて作製した微粒子 4を有する半導体装置を 製造する例を挙げた力 フェリチンの類縁タンパク質、 Dpsタンパクおよびその類縁タ ンパク質を用いる場合でも同様の方法で量子ドットを有する半導体装置を製造するこ とができる。 Dpsタンパクを用いれば、直径約 4nmの微粒子を作製することができる。
[0062] 金属酸化物半導体の第 1の導入方法
図 3 (a)に示す工程の具体的な条件の例を以下に説明する。 In O、 SnO、 Co O
2 3 2 3 4
、 Fe Oなどの酸化物半導体や In Sn Oなどの酸化物導電体は、いずれもアポフェリ
3 4
チンの内部に形成可能であることが知られている。ここでは、一例として特開 2003— 113198号公報に記載された、 Co O力もなる微粒子 4をアポフェリチン 32に形成さ
3 4
せる方法を説明する。
[0063] 図 4は、本実施形態の半導体装置の製造方法のうち、金属イオン 35をアポフェリチ ン 32に取り込ませるための具体的な工程を示すフローチャート図である。
[0064] まず、図 4に示すステップ Stlでは、 HEPES(2-〔4- (2- hydroxyetyl)- 1- piperazinyl〕 -ethanesulfonic acid)緩衝液、アポフェリチン溶液および Co2+イオン溶液（例えば、硝 酸コバルト溶液)の順に各溶液を混合することによって、反応溶液を調製する。ここで 、アポフェリチンはゥマの脾臓由来のフェリチン力 コアを抜いたものを用いる力 ゥ マ以外の生物由来のものを使用してもよい。
[0065] 本ステップでは、反応溶液の pHを 7. 5〜9. 0程度の範囲に調製し、 HEPESの最 終濃度が 30mM (pH8. 8)に、アポフェリチンの最終濃度が 0. 5mg/mL (l M) に、 Co2+イオンの最終濃度が 5mMになるように反応溶液を調製する。反応溶液の p Hは、 pH8. 0〜8. 8程度の範囲に調製しておくことが好ましい。 Co2+イオンの濃度 は、アポフェリチン濃度に応じて調節され、アポフェリチン濃度の 2000〜3000倍程 度にすることが好ましい。 [0066] 次に、図 4に示すステップ St2では、反応溶液に酸化剤（例えば H O )を添加する
2 2
。この操作によって、アポフェリチン 32の内部（保持部）に水酸ィ匕コバルト（CoO (OH ) )が導入され、コノ レトーアポフェリチン複合体が生成される。本ステップでは、 0. 0 1〜3%の過酸ィ匕水素水 (H O )を、反応溶液中に含まれるコバルトイオンの 1/2〜
2 2
1等量程度カ卩える。例えば、 Co2+イオンが 2mMの場合、 H Oの最終濃度が lmM〜
2 2
2mMの範囲内になるように添カ卩する。なお、アポフェリチンの変性を防ぐために 30m M〜150mM程度になるよう Na SOを反応溶液に加えてもよい。
2 4
[0067] なお、以上で説明したコバルト アポフェリチン複合体を作製するための操作は、 すべて室温、もしくはタンパク質が変性しない温度範囲にて、スターラーで攪拌しな 力 行なう。上記の反応は、室温であれば、数時間から数日間かかるが、反応溶液を 40°C〜70°C程度に加温することによって、数時間から一晩（12時間以下)で終了さ せることができる。
[0068] 金属酸化物半導体の第 2の導入方法
図 3 (a)に示す工程の具体的な条件の例として、酸化数が増えない酸化物半導体 である In Oをアポフェリチンに導入する方法を説明する。
2 3
[0069] 図 5 (a)〜（c)は、金属酸化物半導体の第 2の導入方法に用いられる溶液を示す図 である。
[0070] 本方法では、まず、図 5 (a)に示すように、濃度が 5Mの塩酸、濃度が 1Mのリン酸水 素一ナトリウム溶液、濃度が 1Mのアンモニア溶液、 50mgZmLの L鎖アポフェリチン 溶液、および濃度 20mMの硫酸インジウム溶液を準備する。
[0071] 次に、上述の各溶液とミリ Q水 (超純水）とを適宜混合して、反応溶液を調製する。こ の反応溶液は、図 5 (b)に示すように、 50mMの塩酸と、 200mMのリン酸水素ーナト リウムと、 16mMのアンモニアと、 0. lmgZmLの L鎖アポフェリチンと、 ImMの硫酸 インジウムとを含むものとする。本ステップにおいて、 500mLの反応溶液を作成する 際の各溶液の混合量は以下の通りである。なお、各溶液の混合量は、図 5 (c)にも示 している。
[0072] 50mM塩酸： 5mL、 1Mリン酸水素一ナトリウム溶液： 100mL、 1Mアンモニア溶液
: 8mL、 50mgZmLL鎖アポフェリチン溶液： lmL、 20mM硫酸インジウム溶液： 25 mL、超純水：反応溶液が 500mLになるように添カロ
次に、以上のようにして得られた反応溶液を室温 (例えば 23°C)で 5時間放置する。 その後、反応溶液を 8000gで 30分間遠心して上清を採取する。
[0073] なお、この上清を透過型電子顕微鏡 (TEM)用の観察グリッド上に載せて 2%金グ ルコースで染色したところ、ほぼ全てのアポフェリチンの内部にインジウム酸化物から なる微粒子が形成されて 、ることが観察された。
[0074] 微粒子 アポフェリチン複合体の基板上への配置方法
図 3 (b)に示す、微粒子 アポフェリチン複合体を基板上に配置する際の方法につ いて説明する。微粒子—アポフェリチン複合体の配置方法としては、例えば特開 200
3— 86715号公報の段落 (0050)〜（0072)に記載された方法 1〜5を用いることが できる。以下、配置方法の一例について説明する。
[0075] 図 6 (a)〜（e)は、微粒子—アポフェリチン複合体の基板への配置方法の一例を示 す図である。この配置方法は、元々特開平 11— 45990号公報に記載された方法で ある。
[0076] まず、図 6 (a)に示すように、内部に酸化物半導体または酸化物導電体からなる微 粒子を保持するアポフェリチン (微粒子 アポフェリチン複合体 37)を分散した液体 4 1 (本実施形態では、濃度 40mM、 pH5. 3のリン酸バッファ溶液と、濃度 40mMの 塩ィ匕ナトリウム水溶液との等量混合溶液に微粒子—アポフェリチン複合体 37を分散 したもの）を用意する。
[0077] 続、て、図 6 (b)に示すように、 PBLH (Poly- 1- Benzi L- Histidine)を注射器などで 静かに液体 41の表面に展開する。これによつて、液体 41の表面に PBLH力もなるポ リペプチド膜 43が形成される。この後、液体 41の pHを調節しておく。
[0078] 次に、図 6 (c)に示すように、時間の経過に伴って微粒子—アポフェリチン複合体 3 7がポリペプチド膜 43に付着し、微粒子—アポフェリチン複合体 37の 2次元結晶がで きる。これは、ポリペプチド膜 43が正電荷を帯びているのに対し、微粒子—アポフェリ チン複合体 37の外表面は負電荷を帯びているからである。
[0079] 次いで、図 6 (d)に示すように、 SiO膜 3aが形成された半導体基板 1を主面側が下
2
に向 、た状態でポリペプチド膜 43上に載置し、ポリペプチド膜 43を半導体基板 1に 付着させる。
[0080] 次に、図 6 (e)に示すように、半導体基板 1を取り出せば、ポリペプチド膜 43を介し て微粒子—アポフェリチン複合体 37の 2次元結晶が付着した半導体基板 1を得るこ とができる。この方法によれば、微粒子—アポフェリチン複合体 37を整然と配置して 2 次元結晶を作製することができるので、一定間隔で配置された微粒子 4を有する半 導体装置を作製することができる。
[0081] また、本実施形態の製造方法では、図 6 (a)に示す工程の前に基板の上面全体を APTMSで処理する例を示した力 基板上面の一部分のみを APTMSで処理して 位置選択的に微粒子―アポフェリチン複合体 37を配置することもできる。このため、 基板のうち半導体装置が形成される領域上に微粒子 4を一個ずつ配置することも可 能であり、いわゆる単電子トランジスタを形成することもできる。
[0082] (第 2の実施形態）
図 8 (a)は、本発明の第 2の実施形態に係る半導体装置を示す斜視図であり、 (b) は、（a)に示す半導体装置を VIb-VIb線で切断した場合の断面を示す図である。本 実施形態の半導体装置は、単電子トランジスタなど、微小なサイズのトランジスタとし て機能する。
[0083] 図 8 (a)、（b)に示すように、本実施形態の半導体装置は、 S もなる基板 51と、基 板 51上に設けられた SiO力もなる埋め込み絶縁膜 53と、埋め込み絶縁膜 53上に
2
設けられ、互いに間隔を空けて配置された Siなどの半導体力 なるソース領域 57a およびドレイン領域 57b (不純物拡散層）と、埋め込み絶縁膜 53の上であってソース 領域 57aとドレイン領域 57bとの間に、ソース領域 57aおよびドレイン領域 57bに接し な 、ように配置された酸ィ匕数が増えな 、酸化物半導体からなる微粒子 55と、埋め込 み絶縁膜 53の上に設けられ、ソース領域 57a、ドレイン領域 57b、および微粒子 55 を埋める絶縁膜 59と、絶縁膜 59上に設けられ、微粒子 55の直上方に配置された A1 などの導電体からなるゲート電極 63と、ソース領域 57aの上に設けられ、絶縁膜 59を 貫通するソース電極 61aと、ドレイン領域 57bの上に設けられ、絶縁膜 59を貫通する ドレイン電極 6 lbとを備えている。
[0084] ソース領域 57a、ドレイン領域 57bは、共に濃度が 1 X 1019cm— 3〜1 X 102°cm— 3程 度の n型不純物を含んでいる。ソース領域 57aのうちソース電極 61aと接する部分の 厚み、およびドレイン領域 57bのうちドレイン電極 61bと接する部分の厚みは共に 20 nm程度である。また、ソース領域 57a、ドレイン領域 57bのうち微粒子 55近傍の部分 の厚みは lOnm程度である。
[0085] 微粒子 55は、例えば直径 6nmの球状であり、 Co O、 In O、 SnO、 In Sn O (x>
3 4 2 3 2 x y
0、 y>0)、 Fe Oなどから構成される。また、微粒子 55は、ソース領域 57aおよびドレ
3 4
イン領域 57bから絶縁膜 59を挟んでそれぞれ約 3nm離れた位置に配置されている [0086] 絶縁膜 59は、例えば SiOからなり、ゲート電極 63の下に位置する部分の厚みが 1
2
8nm、すなわち微粒子 55の直径の 3倍程度となって!/、る。
[0087] 図 8に示す半導体装置では微粒子 55が 1個のみ配置されている力 埋め込み絶縁 膜 53上や、ソース領域 57aおよびドレイン領域 57b上に複数個の微粒子 55が配置さ れていてもよい。この場合、装置の動作時に電荷を保持するのはゲート電極 63の直 下に設けられた微粒子 55のみである。また、ゲート電極 63の直下に複数個の微粒 子 55が配置されていてもよいが、単電子デバイスとして動作させるためには、ゲート 電極 63の直下に微粒子 55が 1つのみ設けられることが特に好ましい。
[0088] また、ソース領域 57aおよびドレイン領域 57bは、微粒子 55に近づくにつれて短手 方向の縦断面が小さくなる形状となっている。
[0089] 次に、本実施形態の半導体装置の動作を説明する。
[0090] 微粒子の径がナノメータサイズにまで微小化されると、微粒子中で電子が存在する 準位が量子化される。
[0091] 本実施形態の半導体装置にお!、て、微粒子 55の直径は 6nmであるので、微粒子 55中で電子が存在する準位は量子化されていることになる。また、絶縁膜 59のうち 微粒子 55とソース領域 57aおよびドレイン領域 57bとの間に位置する部分の厚さは 約 3nmと、トンネリングが可能な厚みになっている。また、本実施形態の半導体装置 は、ソース電極 61aを接地し、ドレイン電極 61bに例えば 10mV程度の微小な電圧を 固定的に印加しておく。この状態で、微粒子 55内の化学ポテンシャルをゲート電圧 で制御すれば、ゲート電圧が微粒子 55の離散的な量子準位に一致した時にのみ、ト ンネリングによって電子の移動が起こる。微粒子 55には複数の準位が存在するので 、ゲート電圧を上げていくと、飛び飛びに複数回電流が流れる。この現象はクーロン 振動と呼ばれる。すなわち、本実施形態の半導体装置は、微粒子 55のクーロン振動 を利用して単電子トランジスタとして機能できる。
[0092] なお、このクーロン振動は微粒子 55の径の大きさや容量に依存する力 例えば 10 Kくらいの温度以下で観測できるので、本実施形態の半導体装置も低温で動作させ ることが好ましい。
[0093] 本実施形態の半導体装置では、微粒子 55が酸ィ匕数が増えな 、、ある 、は製造ェ 程中に酸ィ匕数が増えない程度に酸ィ匕数が増加しにくい材料で構成されているので、 熱処理などを施しても微粒子 55が電荷保持特性を失うことがない。また、微粒子 55 が酸素分子を含む絶縁膜 59中に長期間配置されて 、ても酸ィ匕数が増加することも ない。そのため、本実施形態の半導体装置は、信頼性の高い単電子デバイスとして 安定に動作させることができる。
[0094] なお、本実施形態の半導体装置において、絶縁膜 59のうち微粒子 55とソース領域 57aおよびドレイン領域 57bとの間に位置する部分の厚さはトンネリングが起こる厚さ であればよいので、 3nmに限らず、 1. 5nm以上 4nm以下であれば好ましい。
[0095] 次に、本実施形態の半導体装置の製造方法について説明する。図 9 (a)〜(c)は、 本実施形態の半導体装置の製造方法を示す断面図である。
[0096] まず、図 9 (a)に示すように、 Siなどの半導体力もなる基板 51と、基板 51上に設けら れた SiOなど力もなる埋め込み絶縁膜 53と、埋め込み絶縁膜 53上に設けられた n
2
型不純物を含む Siなどカゝらなる半導体層 70とを備えた SOI基板を準備する。
[0097] 次に、図 9 (b)に示すように、電子線 (EB)描画によって半導体層 70にパターンを 形成し、ソース領域 57aおよびドレイン領域 57bを形成する。その後、埋め込み絶縁 膜 53の上であってソース領域 57aとドレイン領域 57bとの間の位置に、酸化数が増え な 、酸ィ匕物半導体力もなる直径が例えば 6nmの微粒子 55を配置する。本工程では 、第 1の実施形態と同様の方法により微粒子 55を埋め込み絶縁膜 53上に配置する。 すなわち、微粒子 55—アポフェリチン複合体を埋め込み絶縁膜 53上に配置した後、 オゾン存在下で UV照射などを行うことにより、微粒子 55—アポフェリチン複合体のう ちタンパク質力もなる外殻部分を除去し、微粒子 55を埋め込み絶縁膜 53上に残す。 この方法を用いれば、基板上面を前処理することで埋め込み絶縁膜 53の上に微粒 子 55を 1個のみ配置することも可能となる上、微粒子 55のサイズを所定のサイズに精 密に制御することが可能となる。ただし、本工程では微粒子 55を複数個設けることも できる。なお、微粒子 55の材料としては、 In O、 SnO、 Co O、 Fe O、 ZnOなどが
2 3 2 3 4 3 4
用いられる。
[0098] 次に、図 9 (c)に示すように、 CVD法などにより基板上に SiOを堆積して微粒子 55
2
、ソース領域 57a、およびドレイン領域 57bを埋める厚さ 18nmの絶縁膜 59を形成す る。その後、フォトリソグラフィおよびエッチングなどによって絶縁膜 59に、ソース領域 57aを露出する開口とドレイン領域 57bを露出する開口とをそれぞれ形成する。続い て、スパッタリングなどにより導電体 (例えば A1)力 なり、これらの開口を埋めるソース 電極 6 laおよびドレイン電極 6 lbを形成する。次に、スパッタリングなどにより、絶縁膜 59のうち微粒子 55の直上方の領域上にゲート電極 63を形成する。以上のようにして 、本実施形態の半導体装置が作製される。
[0099] 本実施形態の方法によれば、図 9 (b)に示す工程で、埋め込み絶縁膜 53上に酸ィ匕 数の増えない、または少なくとも半導体装置を形成する際の熱処理条件下では酸ィ匕 数が増えない酸ィ匕物半導体力もなる微粒子 55を配置する。そのため、微粒子 55の 形成後に熱が加わっても酸ィ匕数の増加によって微粒子 55の電気的特性が変化しな いので、歩留まり良く本実施形態の半導体装置を製造することができる。特に、上述 のアポフェリチンを用いた方法によれば、量子ドットとして機能できる大きさ（例えば直 径 10nm以下）の微粒子 55を精度良く形成することができる。また、アポフェリチンに 保持される微粒子の大きさは常に一定とすることができるので、半導体装置ごとに微 粒子 55のサイズがばらつくことがない。従って、半導体装置ごとに生じる品質のばら つきを小さく抑えることができる。
[0100] なお、本実施形態ではアポフェリチンを用いて直径が 6nmの微粒子 55を形成する 方法を説明したが、フヱリチンの類縁タンパク質、 Dpsタンパクおよびその類縁タンパ ク質に微粒子を保持させることにより、本実施形態とはサイズが異なる微粒子を形成 することちでさる。 [0101] また、本実施形態の半導体装置では、微粒子を酸化物半導体で構成する例を示し たが、酸ィ匕数が増えな ヽ酸化物導電体で微粒子を構成しても単電子トランジスタを 実現することができる。
産業上の利用可能性
[0102] 以上説明したように、量子ドットを用いた本発明の半導体装置は、半導体記憶装置 や単電子デバイスとしてコンピュータその他の電子機器に用いられる。

Claims

請求の範囲
[1] 基板と、
前記基板上に設けられた第 1の絶縁膜と、
前記第 1の絶縁膜上に設けられた第 2の絶縁膜と、
前記第 2の絶縁膜上に設けられたゲート電極と、
前記第 1の絶縁膜のうち少なくとも前記ゲート電極の直下に位置する領域上に配置 され、前記第 2の絶縁膜に埋め込まれた酸化物半導体または酸化物導電体からなる 微粒子と、
平面的に見て、前記ゲート電極の直下に配置された前記微粒子の両側方に位置 する領域に設けられた半導体力 なる不純物拡散層と
を備えている半導体装置。
[2] 前記微粒子は、コバルト酸ィ匕物からなることを特徴とする請求項 1に記載の半導体 装置。
[3] 前記微粒子は、酸ィ匕数が増えな ヽ酸化物半導体または酸化数が増えな ヽ酸化物 導電体力 なることを特徴とする請求項 1に記載の半導体装置。
[4] 前記微粒子は、 In O、 SnO、 In Sn O (x>0、 y>0)、 ZnOのうち力ら選ばれた 1
2 3 2 x y
つからなることを特徴とする請求項 3に記載の半導体装置。
[5] 前記微粒子の形状および粒径は均一であることを特徴とする請求項 1に記載の半 導体装置。
[6] 前記微粒子は量子ドットとして機能することを特徴とする請求項 1に記載の半導体 装置。
[7] 前記不純物拡散層は、前記基板のうち、前記微粒子の両側方に位置する領域内 に設けられており、
動作時には、前記第 1の絶縁膜を介してキャリアのトンネリングが生じることを特徴と する請求項 1に記載の半導体装置。
[8] 前記第 1の絶縁膜のうち前記ゲート電極の直下に位置する領域上には複数個の前 記微粒子が設けられていることを特徴とする請求項 7に記載の半導体装置。
[9] 前記不純物拡散層は、前記第 1の絶縁膜上に設けられ、且つ前記第 2の絶縁膜内 に埋め込まれており、
動作時には、前記第 2の絶縁膜を介したトンネリングにより前記不純物拡散層のそ れぞれと前記微粒子との間をキャリアが移動することを特徴とする請求項 1に記載の 半導体装置。
[10] 前記第 1の絶縁膜のうち前記ゲート電極の直下に位置する領域上には前記微粒子 がー個のみ配置されていることを特徴とする請求項 9に記載の半導体装置。
[11] 基板上に形成された第 1の絶縁膜上に、酸化物半導体または酸化物導電体からな る微粒子を形成する工程 (a)と、
前記微粒子を埋める第 2の絶縁膜を形成する工程 (b)と、
前記絶縁膜上に電極を形成する工程 (c)と
を備えて 、る半導体装置の製造方法。
[12] 前記工程 (a)の前に、力ご状タンパク質の内部に酸ィ匕物半導体または鉄酸ィ匕物を 除く酸化物導電体からなる前記微粒子を形成させて微粒子 かご状タンパク質複合 体を作製する工程 (d)と、
前記工程 (a)の前に、前記微粒子 かご状タンパク質複合体を前記第 1の絶縁膜 上に配置する工程 (e)とをさらに備え、
前記工程 (a)は、前記微粒子—かご状タンパク質複合体のうちタンパク質部分を除 去して前記微粒子を残す工程を含んで ヽることを特徴とする請求項 11に記載の半 導体装置の製造方法。
[13] 前記かご状タンパク質はアポフェリチンであることを特徴とする請求項 11に記載の 半導体装置の製造方法。
[14] 前記微粒子は、コバルト酸ィ匕物からなることを特徴とする請求項 11に記載の半導 体装置の製造方法。
[15] 前記微粒子は、酸ィ匕数が増えな ヽ酸化物半導体または酸化数が増えな ヽ酸化物 半導体からなることを特徴とする請求項 11に記載の半導体装置の製造方法。
[16] 前記微粒子は、 In O、 SnO、 In Sn O (x>0、 y>0)のうち力ら選ばれた 1つから
2 3 2
なることを特徴とする請求項 15に記載の半導体装置の製造方法。
[17] 前記工程 (c)の後に、前記ゲート電極をマスクとして不純物を前記基板に注入する ことにより、前記基板のうち、平面的に見て前記ゲート電極および前記微粒子の両側 方に位置する領域に不純物拡散層を形成する工程 (f)をさらに備えていることを特徴 とする請求項 11に記載の半導体装置の製造方法。
[18] 前記工程 (a)の前に、前記第 1の絶縁膜上に半導体力もなる一対の不純物拡散層 を形成する工程をさらに備え、
前記工程 (a)では、前記一対の不純物拡散層の間に、前記一対の不純物拡散層 のそれぞれと間隔を空けて前記微粒子が配置されることを特徴とする請求項 11に記 載の半導体装置の製造方法。
[19] 力ご状タンパク質の内部に酸ィ匕物半導体または酸ィ匕物導電体力もなる前記微粒子 を形成させて微粒子—かご状タンパク質複合体を作製する工程 (a)と、
前記微粒子 かご状タンパク質複合体を、第 1の絶縁膜が形成された基板上に配 置する工程 (b)と、
前記微粒子-力、ご状タンパク質複合体のうちタンパク質部分を除去することにより、 前記第 1の絶縁膜上に、酸化物半導体または酸化物導電体からなる微粒子を形成 する工程 (c)と、
前記微粒子を埋める第 2の絶縁膜を形成する工程 (d)と、
前記第 2の絶縁膜上にゲート電極を形成する工程 (e)と
を備えて!/、ることを特徴とする半導体装置の製造方法。
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