JP2014075601A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法 Download PDF

Info

Publication number
JP2014075601A
JP2014075601A JP2013252609A JP2013252609A JP2014075601A JP 2014075601 A JP2014075601 A JP 2014075601A JP 2013252609 A JP2013252609 A JP 2013252609A JP 2013252609 A JP2013252609 A JP 2013252609A JP 2014075601 A JP2014075601 A JP 2014075601A
Authority
JP
Japan
Prior art keywords
metal oxide
channel
layer
oxide layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2013252609A
Other languages
English (en)
Inventor
Peter Kiesel
キーゼル ピーター
Oliver Schmidt
シュミット オリバー
Arnd Geis
ガイス アーンド
M Johnson Noble
エム ジョンソン ノーブル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Palo Alto Research Center Inc
Original Assignee
Palo Alto Research Center Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Palo Alto Research Center Inc filed Critical Palo Alto Research Center Inc
Publication of JP2014075601A publication Critical patent/JP2014075601A/ja
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00Nanotechnology for materials or surface science, e.g. nanocomposites

Abstract

【課題】簡単な工程でトランジスタを製造すると共に、半導体の種類によらずp型またはn型領域を形成できるようにする。
【解決手段】半導体デバイス100は、金属酸化物層101、金属酸化物層におけるチャネル領域105、金属酸化物層におけるチャネル領域に形成された保持層104、および金属酸化物層におけるチャネル領域に接続された二つ以上のチャネル接点102、103を含む。
【選択図】図1

Description

本発明は、半導体デバイスの製造方法に関する。
半導体デバイスにはトランジスタが含まれている。トランジスタにおいては入力信号に応じてそのトランジスタを流れる電流が変調される。トランジスタの種類の一例として電界効果型トランジスタ(FET)がある。FETにおいては入力信号に応じてチャネル特性が変化する。入力信号はキャリア濃度やキャリアタイプなどのチャネル特性に影響を及ぼす。入力信号がチャネル特性に影響を及ぼすことにより、チャネルを流れる電流が変調され、それによりトランジスタを流れる電流が変調される。通常、このようなトランジスタはチャネルに接続されたソースおよびドレインを備えている。チャネルを変調するための入力信号はゲートから受信される。
FETはエンハンストメント形または空乏形FETと呼ばれることもある。エンハンストメントまたは空乏形とは入力信号が印加されない状態のキャリア濃度のことである。エンハンストメント形または空乏形FETは常時オフまたは常時オンFETと呼ばれることもある。常時オンFETでは、入力信号が印加されない状態でトランジスタが導通している。反対に、常時オフFETでは、入力信号が印加されるまでトランジスタは導通しない。
Oliver Schmidt et.al, "Evidence for an electrically conducting layer at the native zinc oxide surface",Jpn.J.Appl.Phys.Part1, Vol.44,7271-7274 (2005) Oliver Schmidt et.al, "Analysis of a Conducting Channel at the Native Zinc Oxide Surface", Superlattices and Microstructures, 39 (2006) 8-16
通常、トランジスタの製造には数種の工程を要する。それら工程として、二つの異種半導体を用いてヘテロ構造を形成する工程、半導体にドーピングを行ってn型およびp型領域を形成する工程、およびイオン注入によってトランジスタのチャネルを形成する工程等がある。これらの工程によりトランジスタの製造は複雑なものになっている。さらに、半導体の種類によっては、p型またはn型領域の形成が不可能なことがある。
本発明は、表面領域とバルク領域とを備えた金属酸化物層と、前記金属酸化物層の前記バルク領域の固有抵抗より小さい固有抵抗を有する前記金属酸化物層の前記表面領域のチャネル領域と、前記チャネル領域に形成された保持層と、前記金属酸化物層における前記チャネル領域に接続された少なくとも二つのチャネル接点とを含む半導体デバイスの製造方法であって、前記チャネル領域は、前記金属酸化物層を真空中で加熱して形成されるものであって前記保持層を形成する際の熱により前記保持層と同時に形成されることを特徴とする。
表面導電チャネルを備えた半導体デバイスの一例の断面図である。 別の例による表面導電チャネルを備えた半導体デバイスの平面図である。 別の例による表面導電チャネルを備えた半導体デバイスの平面図である。 別の例による表面導電チャネルを備えた半導体デバイスの分離領域を含む平面図である。 別の例によるメサ上に形成された表面導電チャネルを備えた半導体デバイスの断面図である。 別の例による基板上に形成された表面導電チャネルを備えた半導体デバイスの断面図である。 別の例によるゲートを備えて形成された表面導電チャネルを有する半導体デバイスの平面図である。 別の例による絶縁保持層を備えて形成された表面導電チャネルを有する半導体デバイスの平面図である。 別の例によるメサ上に形成された表面導電チャネルを備えた半導体デバイスの平面図である。 表面導電チャネルを備えた半導体デバイスの形成方法の一例のフローチャートである。 金属酸化物層の状態および状態間の遷移を示す図である。
以下、図面に基づき本発明の実施形態について説明する。
高固有抵抗酸化亜鉛(ZnO)などの金属酸化物の電気的性質は環境条件によって影響を受ける。金属酸化物のサンプルの周囲の雰囲気は該サンプルの導電性に影響を与える。例えば、外気中のZnOのサンプルは高い固有抵抗を発現する。しかし、雰囲気が真空である場合は、サンプル表面の固有抵抗は外気中のサンプルの表面およびバルクの両方の固有抵抗より低い。このサンプル表面の相対的に低い固有抵抗は、該サンプル表面に保持層を付与することによって保持することができる。表面に保持層を付与されたサンプルを真空から取り出すときに、真空中で発現された表面の相対的に低い固有抵抗はそのまま保持される。
図1は表面導電チャネルを備えた半導体デバイスの一例の断面図である。半導体デバイス100は、金属酸化物層101、第1および第2のチャネル接点102および103、および保持層104を含む。金属酸化物層101は、例えばZnOまたはMgZnOの層である。また、この金属酸化物層は高い圧電定数を有する材料の層になっている。
金属酸化物層101は、表面領域106とバルク領域107とを含む。表面領域106は、金属酸化物層101の表面、およびこの表面直下の金属酸化物層のバルクの部分の両方を含んでいる。表面領域106は、図11を参照して後述するように、特別な処理および材料性質に基づく相対的に低い固有抵抗を備えている。
保持層104はチャネル領域105に形成される。保持層104の形成前は、チャネル領域105は、金属酸化物層101の外気に起因する、金属酸化物層101の残部の特性を有している。保持層104の形成によって金属酸化物層101の表面の相対的に低い固有抵抗の状態が保持される。この表面の相対的に低い固有抵抗の状態が保持される領域をチャネル領域105と呼ぶ。チャネル領域105は表面領域106の一部である。このように、チャネル領域105は保持層104の下の金属酸化物層101の表面だけでなく当該表面直下の金属酸化物層101の部分も含んでいる。チャネル領域105は「領域」と呼ばれているが、このチャネル領域105は保持層104の下の三次元の容積を表している。チャネル接点102および103は金属酸化物層101におけるチャネル領域105に接続されている。チャネル接点102および103の材料によっては、チャネル領域105はチャネル接点102および103の下方まで延在する。また、相対的に導電性の高いチャネル領域105が金属酸化物層101の表面に近接しているため、両チャネル接点間の導電性はチャネル領域105によって著しく影響を受ける。このため、前記導電性を外部電場によって容易に変調することができる。
保持層104はチャネル接点102および103にオーバラップしている。この結果、チャネル領域105は第1のチャネル接点102から第2のチャネル接点103まで延在している。この後、保持層104の下のチャネル領域105を活用するために、チャネル接点102および103において半導体デバイス100との結線を行う。
保持層104は好適には絶縁材料の層である。例えば、保持層104はSiO,Ga,またはSi(SiOのXは1以上の実数)で形成された絶縁層である。さらに、保持層104は、例えばGaOなどの各種酸化物,ZnN,TaC,AlNおよびBN等の層であってもよい。また、保持層104は実質的に非気体透過性の層である。前述のように、金属酸化物の表面の導電性は環境条件、特に大気により変化を来す。保持層104を用いることによって、表面の導電性の状態を保持することができる。これを実現するために、保持層104によって周囲環境から入り込む分子がチャネル領域105に影響を及ぼすことを防止する。保持層104が透過させない分子の例として、酸素、窒素、および水酸基を含む分子等がある。保持層104は上掲の分子の一部または全部に加えて、その他の上掲していない分子に対しても非透過性を有している。
図2に別の例による表面導電チャネルを備えた半導体デバイス200の平面図を示す。第1のチャネル接点102は金属酸化物層101の表面の一領域を画定している。第2のチャネル接点103がこの第1のチャネル接点102によって画定された領域内に形成される。第1および第2のチャネル接点102および103間の領域は保持層104に覆われている。本例では、チャネル接点102および103の全ての部分間の表面全体が保持層104に覆われている。
第1のチャネル接点102は図2では円形で示されていたが、第1のチャネル接点102は任意の形で形成可能である。例えば、第1のチャネル接点102は四角形、五角形、または多角形であってもよく、さらに金属酸化物層101の表面の一領域を画定する任意の他の連続路であってもよい。
図3に別の例による表面導電チャネルを備えた半導体デバイス300の平面図を示す。絶縁保持層301が、半導体デバイス300の周囲の金属酸化物層101の表面に形成されている。保持層104が相対的に低い固有抵抗の状態を保持するのと全く同様に、絶縁保持層301は金属酸化物層101の高い固有抵抗の状態を保持する。したがって、チャネル領域105は保持層104の下に形成され、絶縁保持層301の下には形成されない。
図4に表面導電チャネルを備えた半導体デバイスの一例の平面図を示す。半導体デバイス400は領域401を備えている。領域401は分離領域である。この分離領域によって金属酸化物層101上の半導体デバイス400と隣接した全ての半導体デバイスとの相互作用が防止される。半導体デバイス400の第1のチャネル接点102と別の半導体デバイス400との間の金属酸化物層101の表面が何らかの層によって覆われていないと、または何らかの構造によって遮られていないと、表面の固有抵抗が環境の変化に伴って変化する恐れがある。つまり、隣接した半導体デバイス400同士が、環境の変化の結果結合する恐れがある。分離領域によりこの結合が防止される。
あるいは、領域401は絶縁保持層であってもよい。前述したように、領域401に絶縁保持層を形成することにより、表面の高い固有抵抗が環境条件に起因して変化してしまうことが防止される。この絶縁保持層によって隣接した半導体デバイス400は互いに分離される。
分離領域または絶縁保持層である領域401は第1のチャネル接点102にオーバラップしていない状態で示されていたが、この分離領域または絶縁保持層は第1のチャネル接点102とオーバラップしていてもよい。
図5に、別の例によるメサ505上に形成された表面導電チャネルを備えた半導体デバイス500の断面図を示す。金属酸化物層101の面上に半導体デバイス500を形成する代わりに、金属酸化物層101のメサ505上に半導体デバイス500が形成されている。メサ505は金属酸化物層101からなるメサである。つまり、隣接し合った半導体デバイスが個々のメサ505上に形成されていれば、それら半導体デバイス500は互いに分離されている。メサ505は基板504上に形成される。基板504は任意の非導電性または半導電性基板である。この基板には、例えばガラス、サファイア、または他の絶縁材料、およびその他の基板に形成されたそれら絶縁材料の層が含まれる。
半導体デバイスを互いに分離する数種の構造について説明を行ったが、これらの分離領域および方法は必須ではない。複数の半導体デバイスを接続したいために半導体デバイス間の分離領域を用いない場合がある。さらに、任意のそれら分離領域または方法を用いて半導体デバイスのセットを一つ以上の他の半導体デバイスから分離することもできる。
図6に、別の例による基板504上に形成された表面導電チャネルを備えた半導体デバイス600の断面図を示す。図6を参照すると、メサ505が基板504上に形成されているのと全く同様に、金属酸化物層101が基板604上に形成されている。金属酸化物層101は実質的に基板604の表面を覆っている。
図7に、別の例によるゲートを備えて形成された表面導電チャネルを有する半導体デバイス700を示す。好適には、保持層上に形成されるゲート701は、第1のチャネル接点102からチャネル領域105を通って第2のチャネル接点103に至るあらゆる経路がゲート701の下を通るように形成される。図7に示した例では、ゲート701は円になっており、この円の径は第1のチャネル接点102より小さくて第2のチャネル接点103より大きい。この結果、チャネル領域105を通るあらゆる経路はゲート701の下を通過する。
この他に、別の例による絶縁保持層402を用いた半導体デバイス800の平面図を示した、図8に示すように、ゲート701がチャネル領域105を横切って形成されたものもある。チャネル領域105は保持層104およびチャネル接点102、103の少し内側に示されているが、このチャネル領域105の境界は単に図示のためだけのものである。このチャネル領域105は保持層104の縁まで延在してもよいし、チャネル接点102および103の縁、またはこれらの層の任意の組合せや副次的な部分まで延在してもよい。ゲート701が保持層104を横切っているので、ゲート701の下を通過せずにチャネル領域105を通過する経路はない。
また、分離法としてメサを用いた半導体デバイスを示した、図9に示すように、ゲート701はチャネル領域105を通る全ての経路にオーバラップしている。
ゲート701は金属やその他の導電性の層で形成されている。これにより、信号をゲートに付加してチャネル接点102および103間のチャネル領域105の固有抵抗を変調することができるようになっている。
あるいは、ゲート701は透明導電性酸化物の層であってもよい。これにより、半導体デバイス900の他の部分の透明性によっては、半導体デバイス900の全部または一部を透明にすることができる。
また、ゲート701は生体または化学ゲートであってもよい。生体または化学センサをゲート701として使用することによって、半導体デバイスを用いて例えば所定の分子やイオン(例えば、Na,Ca2+,Cl,O2,CO2など)、グルコースやコレステロールなどの物質、または所定の酵素の有無の検出が可能になる。
ゲート701を保持層104の一部上にのみ形成されるものとして説明を行ったが、ゲート701は実質的に保持層104全体の上に形成してもよい。これにより、ゲート701に印加された信号がチャネル領域105の大半の部分に影響を及ぼすようになり、半導体デバイス900の感度を高める。
別の例では、第1のチャネル接点102および第2のチャネル接点103がトランジスタのソース接点およびドレイン接点になっている。これにより、半導体デバイスはFETになる。
二つのチャネル接点102および103について説明を行ってきたが、当業者に周知のように半導体デバイスは三つ以上のチャネル接点および二つ以上のゲートを備えていてもよい。
図10に表面導電チャネルを備えた半導体デバイスの形成方法の一例を示す。1001で表面を有する金属酸化物層が用意される。1002で金属酸化物層の遷移を誘起する。1003で保持層を形成して、金属酸化物層の表面のチャネル領域を画定する。1004でチャネル接点をチャネル領域に接続した形で形成する。
1002で金属酸化物層の遷移を誘起することにより、金属酸化物層の固有抵抗が小さくなる。図11に金属酸化物層の状態および状態間の遷移を示す。状態S1の金属酸化物層は高い固有抵抗の状態になっている。この状態S1は、金属酸化物層が酸素を含む雰囲気中に存在しているときに生じる。状態S2の金属酸化物層は状態S1における場合よりも低い固有抵抗を有している。この低い固有抵抗は、金属酸化物層が例えば真空などの別の雰囲気中に置かれたときの金属酸化物層の表面の変化に起因するものである。例えば、全体を本願に引用して援用する、Schmidt他による「酸化亜鉛表面における導電層の効果」(Japanese Journal of Applied Physics、第44巻、7271〜7274頁、2005年10月)にZnOバルク結晶におけることなる異なる固有抵抗状態間の遷移について記載がある。
このように、金属酸化物層の固有抵抗はその層が存在している状態への依存性がある。例えば、該層が状態S1の場合は、金属酸化物層の表面はバルクと同一であり、金属酸化物層全体の固有抵抗はその金属酸化物層のバルクの固有抵抗に等しい。しかし、状態S2では、金属酸化物層の表面の固有抵抗が低下する。これにより、表面の相対的に低い固有抵抗が金属酸化物層の固有抵抗に著しく影響を及ぼし、金属酸化物層の固有抵抗を相対的に低下させる。
金属酸化物層は状態S1から状態S2への遷移またはその逆の遷移を起こす。それぞれT1およびT2と呼ばれる、これらの遷移は、金属酸化物層をある雰囲気中に置いて熱などの活性化エネルギを加えることにより生じる。例えば、状態S2が所望される場合は、金属酸化物層を真空中に置いて加熱することにより遷移T1を誘起する。
図10を参照する。1002の保持層の形成法として、化学的気相成長法(CVD)、プラズマCVD(PECVD)、パルスレーザ堆積法、分子線エピタキシ(MBE)、および有機金属CVD(MOCVD)などの堆積法がある。また、金属層を金属酸化物層上に堆積した後酸化させてもよい。例えば、スパッタや加熱または電子ビーム蒸着などの堆積法がこのために用いられる。金属の酸化は、酸素リッチな環境で金属を堆積または焼鈍することにより行われる。
1002の保持層の形成により、雰囲気が金属酸化物層の固有抵抗に与える影響を除くことができる。これにより、所望の状態への金属酸化物層の状態遷移が起きた後、その状態が別の雰囲気の影響を受けることが防止される。例えば、低い固有抵抗の状態である状態S2が金属酸化物層に誘起された場合、雰囲気が変化した場合に、金属酸化物層上に形成される保持層によって当該状態が保持される。
状態遷移は保持層の形成前に誘起されるものとして説明を行ったが、保持層は金属酸化物層の状態変化と同時に形成してもよい。例えば、真空中で絶縁材料を高温で堆積して、状態変化と保持層の形成とが併せて生じるようにしてもよい。
チャネル接点の形成1003は保持層の形成1002の後に行われるものとして説明を行ったが、当業者に明らかなようにこの順序は任意のものであってよい。例えば、チャネル接点を金属酸化物層の表面に形成し、次いで両チャネル接点間の表面上に保持層を形成してチャネル領域を画定してもよい。
あるいは、金属酸化物層上に保持層を形成し、次いで保持層の一部を除去してチャネル領域を露出させてもよい。次いで、露出した部分にチャネル接点が形成される。
チャネル領域を画定してチャネル接点を形成するためのいくつかの方法およびシーケンスについて説明を行ったが、当業者に明らかなように、他の方法によっても画定されたチャネル領域およびそのチャネル領域に接続されたチャネル接点を形成することができる。
前述したように、表面導電チャネルを有する半導体デバイスが分離領域を備えたものもある。この分離領域は、1006で分離領域にドーピングを行って高固有抵抗領域を形成することにより形成される。例えば、分離領域にリチウムまたは銅の選択的なドープが行われる。その結果、分離領域は高固有抵抗領域となって、隣接した半導体デバイス同士を互いに分離する働きをする。
また、前述したように、半導体デバイスを金属酸化物のメサ上に形成したものもある。メサを形成する金属酸化物は種々の方法で形成される。例えば、メサ画定用のマスクを用いて選択的にメサの堆積が行われる。あるいは、相対的に大きい金属酸化物の領域を形成し、次いで選択的にエッチングを行って金属酸化物のメサを残すこともできる。
さらに、絶縁保持層が半導体デバイスの周囲に形成されることもある。例えば、ポリイミドなどの絶縁保持層が半導体デバイスの外周に沿って堆積される。絶縁保持層によって金属酸化物層表面の非導電性状態が保持されて、半導体デバイスの周囲が高い固有抵抗の状態になる。絶縁保持層はポリイミドの堆積によって形成可能であるが、アルキルシロキサンなどの自己組織化単分子層、脂肪酸、およびアルカンチオレートなどの有機被覆などの他の層の堆積によって形成することもできる。
表面導電チャネルを有する半導体デバイスを形成する方法の別の例として、チャネル接点間の金属酸化物層の表面の全領域に保持層を形成することがある。例えば、図7を見ると、チャネル接点102および103間の全ての経路が保持層104の下を通っている。これにより、いずれの経路もチャネル領域105を通過するようになっている。
また、図8に示すように、半導体デバイスは絶縁保持層によって画定することもできる。チャネル領域105は実質的に絶縁保持層の下には配置されないので、このチャネル領域は実質的に保持層104の下に配置される。これにより、チャネル領域105を通る全ての経路は保持層の下を通過するようになる。
別の例による表面導電チャネルを有する半導体デバイスの形成法では、金属酸化物層は半導体基板上に形成される。例えば、金属酸化物は半導体基板上に堆積される。このような半導体基板としてシリコン、ガラスおよびサファイアがある。
前述したように、保持層上にゲートを形成したものもある。好適には、ゲートの形成は、チャネル領域を通るあらゆる経路が少なくとも一点でゲートに覆われるように行われる。この半導体デバイスは常時オンの状態になるため、全てのチャネル領域の固有抵抗がゲートに印加される信号によって増加するものとなる。チャネル接点間の経路が覆われていない場合は、電流はゲートに覆われていない相対的に低い固有抵抗領域を通って流れる。
前述したように、生体または化学ゲートを保持層上に形成したものもある。このゲートは、所望の分子との接着性を高めると共に非所望の分子との接着性を低下させる機能性分子を堆積することによって形成することができる。生体または化学分子をゲートで吸収することでゲート下のチャネル領域の変調を行う。
100,200,300,400,500,600,700,800,900 半導体デバイス、101 金属酸化物層、102,103 チャネル接点、104 保持層、105 チャネル領域、106 表面領域、107 バルク領域、301 絶縁保持層、401 領域、402 絶縁保持層、504,604 基板、505 メサ、701 ゲート。

Claims (1)

  1. 表面領域とバルク領域とを備えた金属酸化物層と、
    前記金属酸化物層の前記バルク領域の固有抵抗より小さい固有抵抗を有する前記金属酸化物層の前記表面領域のチャネル領域と、
    前記チャネル領域に形成された保持層と、
    前記金属酸化物層における前記チャネル領域に接続された少なくとも二つのチャネル接点と、
    を含む半導体デバイスの製造方法であって、
    前記チャネル領域は、前記金属酸化物層を真空中で加熱して形成されるものであって前記保持層を形成する際の熱により前記保持層と同時に形成される
    ことを特徴とする半導体デバイスの製造方法。
JP2013252609A 2005-12-20 2013-12-06 半導体デバイスの製造方法 Ceased JP2014075601A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/313,341 US7314801B2 (en) 2005-12-20 2005-12-20 Semiconductor device having a surface conducting channel and method of forming
US11/313,341 2005-12-20

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006340835A Division JP2007173820A (ja) 2005-12-20 2006-12-19 半導体デバイス

Publications (1)

Publication Number Publication Date
JP2014075601A true JP2014075601A (ja) 2014-04-24

Family

ID=37776421

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2006340835A Pending JP2007173820A (ja) 2005-12-20 2006-12-19 半導体デバイス
JP2013252609A Ceased JP2014075601A (ja) 2005-12-20 2013-12-06 半導体デバイスの製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2006340835A Pending JP2007173820A (ja) 2005-12-20 2006-12-19 半導体デバイス

Country Status (3)

Country Link
US (1) US7314801B2 (ja)
EP (1) EP1801887A1 (ja)
JP (2) JP2007173820A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
TWI512997B (zh) * 2009-09-24 2015-12-11 Semiconductor Energy Lab 半導體裝置,電源電路,和半導體裝置的製造方法
WO2011046010A1 (en) 2009-10-16 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the liquid crystal display device
KR102462145B1 (ko) * 2009-10-16 2022-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 이를 구비한 전자 장치
CN112447130A (zh) 2009-10-21 2021-03-05 株式会社半导体能源研究所 显示装置和包括显示装置的电子设备
WO2011068025A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Dc converter circuit and power supply circuit
KR101773641B1 (ko) 2010-01-22 2017-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8610180B2 (en) * 2010-06-11 2013-12-17 Semiconductor Energy Laboratory Co., Ltd. Gas sensor and method for manufacturing the gas sensor

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104340A (ja) * 1986-10-20 1988-05-09 Nec Corp 窒化シリコン膜の成膜方法
US20030047785A1 (en) * 2001-09-10 2003-03-13 Masahi Kawasaki Thin film transistor and matrix display device
JP2004006686A (ja) * 2002-03-26 2004-01-08 Sanyo Electric Co Ltd ZnO半導体層の形成方法、半導体素子の製造方法及び半導体素子
US20040038446A1 (en) * 2002-03-15 2004-02-26 Sanyo Electric Co., Ltd.- Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
WO2005088726A1 (ja) * 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
JP2005285890A (ja) * 2004-03-29 2005-10-13 Casio Comput Co Ltd 亜鉛酸化物の加工方法
JP2006005116A (ja) * 2004-06-17 2006-01-05 Casio Comput Co Ltd 膜形成方法、半導体膜、及び積層絶縁膜

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2361480B (en) * 2000-04-19 2002-06-19 Murata Manufacturing Co Method for forming p-type semiconductor film and light emitting device using the same
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7026713B2 (en) 2003-12-17 2006-04-11 Hewlett-Packard Development Company, L.P. Transistor device having a delafossite material

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104340A (ja) * 1986-10-20 1988-05-09 Nec Corp 窒化シリコン膜の成膜方法
US20030047785A1 (en) * 2001-09-10 2003-03-13 Masahi Kawasaki Thin film transistor and matrix display device
JP2003086808A (ja) * 2001-09-10 2003-03-20 Masashi Kawasaki 薄膜トランジスタおよびマトリクス表示装置
US20040038446A1 (en) * 2002-03-15 2004-02-26 Sanyo Electric Co., Ltd.- Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP2004006686A (ja) * 2002-03-26 2004-01-08 Sanyo Electric Co Ltd ZnO半導体層の形成方法、半導体素子の製造方法及び半導体素子
WO2005088726A1 (ja) * 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
JP2005285890A (ja) * 2004-03-29 2005-10-13 Casio Comput Co Ltd 亜鉛酸化物の加工方法
JP2006005116A (ja) * 2004-06-17 2006-01-05 Casio Comput Co Ltd 膜形成方法、半導体膜、及び積層絶縁膜

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
OLIVER SCHMIDT 他5名: "Effects of an Electrically Conducting Layer at the Zinc Oxide Surface", J.J.A.P, vol. 44, no. 10, JPN7014002934, 11 October 2005 (2005-10-11), JP, pages 7271 - 7274, ISSN: 0002916193 *

Also Published As

Publication number Publication date
JP2007173820A (ja) 2007-07-05
US20070141789A1 (en) 2007-06-21
US7314801B2 (en) 2008-01-01
EP1801887A1 (en) 2007-06-27

Similar Documents

Publication Publication Date Title
JP2014075601A (ja) 半導体デバイスの製造方法
US7026713B2 (en) Transistor device having a delafossite material
Wang et al. Hybrid van der Waals p–n heterojunctions based on SnO and 2D MoS2
CN109682863B (zh) 基于TMDCs-SFOI异质结的气体传感器及其制备方法
US8487297B2 (en) Field effect transistor, method for manufacturing the same, and biosensor
KR101656531B1 (ko) 반도체 장치 및 그 제조 방법
JPH05110086A (ja) トンネルトランジスタ
Yun et al. Process optimization and device characterization of nonvolatile charge trap memory transistors using In–Ga–ZnO thin films as both charge trap and active channel layers
KR20100135544A (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101802054B1 (ko) 산화물 박막 트랜지스터 및 그의 제조 방법
JP2005268721A (ja) 有機半導体膜および有機半導体装置
KR0157662B1 (ko) 반도체 디바이스 및 그 제조방법
JP4935808B2 (ja) カーボンナノチューブデバイス及びその製造方法
KR20110027994A (ko) 전계 효과형 반도체 소자 및 그 제조 방법
US5311045A (en) Field effect devices with ultra-short gates
KR20090039064A (ko) 트랜지스터 및 그 동작방법
Nayfeh et al. Formation of Single Tiers of Bridging Silicon Nanowires for Transistor Applications Using Vapor–Liquid–Solid Growth from Short Silicon‐on‐Insulator Sidewalls
EP1936697B1 (en) A field effect transistor device, and methods of production thereof
CN116008355A (zh) 湿度传感器及其制备方法
JPH10326921A (ja) 半導体薄膜磁気抵抗素子の製造方法
KR101066432B1 (ko) 자기 정렬법을 이용한 공기 간극 fet 제조방법, 그 제조방법을 이용하여 제조된 공기 간극 fet, 및 그 공기 간극 fet를 이용한 센서 소자
KR20200094008A (ko) 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법
JP2000012555A (ja) ラテラルバイポーラトランジスタ
JPS5955074A (ja) 半導体集積回路装置の製造方法
JP2000106442A (ja) 絶縁ゲート型半導体装置及びその使用方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141014

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150113

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150217

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20150630