KR0157662B1 - 반도체 디바이스 및 그 제조방법 - Google Patents

반도체 디바이스 및 그 제조방법

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KR0157662B1
KR0157662B1 KR1019940010400A KR19940010400A KR0157662B1 KR 0157662 B1 KR0157662 B1 KR 0157662B1 KR 1019940010400 A KR1019940010400 A KR 1019940010400A KR 19940010400 A KR19940010400 A KR 19940010400A KR 0157662 B1 KR0157662 B1 KR 0157662B1
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준이치 니시자와
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오가타 겐지
자이단호진 한도타이겐큐신코카이
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Abstract

[목적]
고속판독·기록이 가능하며, 고밀도 집적에 적합한 구조를 가진 반도체 디바이스 및 그 제조방법을 제공한다.
[구성]
n+기판결정(8)상에 순차적으로 적층된 n+소스영역(7), 제1의 n-채널영역(5),장벽층(6),제2의 n-채널영역(5'),한쌍의 n+드레인 영역(2), 절연막(4), 및 한쌍의 드레인영역에 대향하는 전극(3)을 가지고 있고, 드레인영역(2)과 금속전극(#)에 의해 축적전기용량(13)이 형성되고, n+기판결정(8)하부면에 소스전극(10)이 형성되며, 장벽층(6)의 터널효과에 의해 비트정보의 기록·판독동작을 초고속으로 행한다.

Description

반도체 디바이스 및 그 제조방법
제1도는 npn형 바이폴라 트랜지스터의 전위분포도.
제2도는 본발명의 제1실시예의 구성을 예시하는 단면도.
제3도는 제2도의 채널 중앙A-A'단면 및 드레인영역을 통과하는B-B'단면의 전위분포를 반도체 영역에서 겹쳐서 도시한 개략도.
제4도(a)는 2단자 메모리의 바이어스 전압이 0인 초기상태의 전위분포를 도시하는 개념도.
제4도(b)는 2단자 메모리의 기록동작시의 전위분포에 변화를 도시하는 개략도
제4도(c)는 2단자 메모리의 전하축적상태의 전위분포를 도시하는 개략도.
제4도(d)는 2단자 메모리의 판독동작시의 전위분포 변화를 도시하는 개략도.
제5도는 본발명의 제2실시예의 구성을 예시하는 단면도.
제6도는 제2실시예에 있어서의 극박(極薄)이형 배리어로 터널장벽층을 형성한 경우의 전위분포를 예시하는 개략도.
제7도는 채널이 없는 디바이스 구조의 단면도.
제8도는 본발명의 제3실시예의 구성을 예시하는 단면도.
제9도는 본발명의 제4실시예의 0바이어스와 외부 바이어스 인가시의 양자우물 구조의 전위분포변화도.
제10도는 드레인 축적영역과 터널장벽층으로 형성하는 진성게이트 포텐셜 안장부(鞍裝部 )거리를 캐리어의 평균 자유행정이하 정도로 한 경우의 전위분포도.
* 도면의 주요부분에 대한 부호의 설명
2 : n+드레인영역 3 : 금속
4 : 절연막 5,5 : n-채널
6 : 터널장벽층 7 : n+소스영역
8 : n+기판결정 9 : 진성게이트 영역의 전위
10 :소스전극 11 : 게이트전극
11' : 게이트영역
[산업상의 이용분야]
본발명은 전자계산기나 그의 주기억장치, OA기기, 퍼스널컴퓨터, 게임기기등의 논리 집적회로나 반도체 메모리등에 이용되며, 특히 고속판독·기록가능한 고밀도 집적화에 적합한 구조를 가진 반도체 디바이스에 관한 것이다.
또한,외부 디바이어스에 의해 제어할 수 있는 전위장벽을 가진 반도체 디바이스의 제조에 이용되며,최적의 전위 장벽을 형성하기 위한 제조바업에 관한 것이다.
[종래의 기술]
반도체 디바이스의 고속화 및 고집적화가 최근 급속하게 진전되고 있다.
특히 반도체 메모리의 고집적화는 현재 이미 종래기술로 16M 비트 메모리의 양산화가 시작되어 있고, 64M비트 메모리의 시작품이 발표되어 있다.
그러나, 현재의 MOS형(MOS:metal oxide semiconductor)또는 VMOS형(V-groove metal oxide semiconductor)을 기본으로한 반도체 메모리의 구조를 그대로 미세화해가면 메모리의 동작에 기여하는 전자의 수가 감소하면서 노이즈레벨에 근접하므로 반도체 메모리동작의 제어가 곤란하게 된다.
이것은 동작에 기여하는 전자의 수가 100개 정도 이하로 되는 64G비트 메모리 부근에서는 심각한 문제로써 반도체 메모리에 한하지 않고, 동작전자수에 영향을 받는 디바이스의 문제이기도 하다.
이와같은 과제를 해결하기 위하여 본 발명자는 이미 정전유도 트랜지스터(SIT:static induction transistor)를 기본 메모리셀에 사용한 반도체 기억장치를 제안하고 있다(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-13, NO.5, 1978년 10월, p622, 「고속 및 고밀도 정전 유도 트랜지스터 메모리」).
SIT메모리는 그 회로 동작상에서 분류하면,2단자 메모리[핑퐁메모리(ping-pong memory)]와 3단자 메모리[퍼스 메모리(puser memory]의 2종류가 있고, 또, 반도체 메모리는 정보의 기억형태로부터 기본적으로 다음의 3종류가 있다.
즉, 시리얼 메모리 또는 시프트레지스터, 랜덤액세스메모리(RAM:random access memory),판독전용메모리(ROM:read only memory)이다. 상기 문헌에 있어서, 본 발명자는 SIT를 사용하여 상기 3종류의 메모리를 구성할 수 있음을 교시하고 있다.
이들 SIT메모리에서는 반도체기판 내부에 메모리구성의 일부를 매입시킴으로써 입체구성으로 하기가 용이하므로 인해, 현재 사용되고 있는 MOS형 또는 VMOS형 메모리에 비하여 집적도를 수배로 올릴수 있다. 또 SIT메모리는 표면전도가 아니라 벌크전도이므로 극히 고속이며, 그 저소비 전력성으로 대용량화가 가능하다.
[발명이 해결하려고 하는 과제]
그러나,SIT메모리의 핑퐁메모리나 퍼스메모리라도 축적정보의 유지특성은 축적영역인 드레인영역상의 MOS 커패시터 근방의 페르미 레벨과 소스영역의 전위의 차에 의해 결정되는 진성게이트 전위높이에 의존하기 때문에, 전자축적형 메모리에서는 본질적으로 전자가 축적되면 전위가 상승하며, 그 몫만큼 진성게이트 전위높이는 낮게 되므로 누설전류가 증가하여 유지특성이 나빠진다. 따라서 유지특성을 향상시키기 위해서는 미리 역게이트 바이어스를 인가해두면 되나, 이는 기록ㆍ판독시에 더욱 높은 전앞을 필요하게 된다.
또, 전자공핍형의 메모리에서는 전자축적형 메모리와 반대로 전하가 유지되면 될수록 전위가 하락하고 진성게이트 전위가 높아지므로 유지특성은 향상되나, 판독ㆍ기록속도는 전자축적형 메모리에 비하여 늦어진다.
또한 원리적으로는 SIT메모리에서는 표면축적 전기용량을 정전유도 트랜지스터로 구동하고 있기 때문에, n-채널영역에 n-채널영역에 핀지오프(pinch off)되도록 섬형상으로 형성된 P+게이트 영역을 형성할 필요가 있다. 이 SIT메모리는 P+게이트 영역간에 형성된 N+드레인 영역과 대향하는 위치에 형성된 N+소스 영역사이에 형성되는 진성게이트 전위를 제어하는 것으로 축적영역과 소스영역사이의 캐리어 수송을 제어하고 있다.
즉,게이트 플로팅(floating)의 2단자 구성에서는 표면전극에 인가된 전압에 의한 정전유도 효과에 의해 그리고 3단자 구성에서는 표면전극 인가전압에 의한 정전유도 효과와 외부게이트 전압에 의한 진성게이트 전위제어에 의거하고 있다.
따라서, 종래의 SIT 메모리에서는 진성게이트 전위제어에 의한 축적영역과 소스영역과의 캐리어 수송이 볼츠만 법칙에 의해 결정되어 있으므로 보다 고속 또한 저노이즈 동작을 행하기 위하여 개선의 여지가 있다.
트랜지스터에 있어서도 가령 npn형의 바이폴라 트랜지스터에서는 접합장벽층에 중성자 영역이 잔존되어 있다. 제1도는 npn형 바이폴라 트랜지스터의 전위분포이다. 제1도에 있어서 장벽층 정상부(1)의 전위에 평탄한 부분이 잔존하고 있기때문이에 전계는 걸리지 않는다.
따라서, 반도체 메모리 동작중, 기록ㆍ판독동작으로 소스영역으로부터 축적영역으로 캐리어의 축적 및 축적영역으로부터 소스영역의 캐리어의 인출시에 전자드의 캐리어는 장벽층의 전위가 평탄한 부분을 확산을 전달하지 않으면 안되고, 고속동작을 행하는 것에 한계가 있다. 또한, 중성영역이 존재하므로 전위장벽의 높이 및 폭은 정전유도 효과에 의한 제어를 행할수 없다.
따라서, 종래의 트랜지스터보다도 더욱 고속동작이 가능한 트랜지스터로 하기 위하여 개선의 여지가 있다.
상기 메모리등의 반도체 디바이스를 형성하기 위해서는 반도체결정의 분자층 정도의 막두께 제어성과, 위치제어성을 가지는 결정성장방법에 의하지 않으면 안된다.
더구나 결정의 1분자층 정도로 불순문 분포 및 결정조성을 급속히 제어하여 형성하지 않으면 안되므로 저온성장 및 저온제조 공정을 필요로 한다.
이 요구를 충족시키는 결정성장방법에는 분자선 에피택셜성장법,MOCVD법과 본원 발명자 자신에 의한 분자층 에피택셜 성장법(MLE)이 있다.
분자선 에피택셜 성장법(MBE)은 말하자면, 증착법으로서 1분자층 정도의 막두꼐 제어성을 가진다고 해도 그 성장과정이 원리적으로 분자층 성장을 보증하는 것은 아니다.
더욱이 양질의 결정을 얻기 위해서는 성장온도가 부자층 에피택셜 성장법에 비하여 적어도 200℃ 정도는 높아야 한다. GaAs의 경우, 디바이스 온도는 140K이상의 온도범위에서 360K정도이므로 공정온도 200℃의 차는 결함발생에 미치는 영향이 막대하다.
또, 유기금속가스를 사용한 MOCVD법에서는 적절한 저온공정온도 및 1분자층 정도의 막후ㆍ조성제어성이 요구되기 때문에 실제로 양호한 극박층을 순차적으로 형성하는 것은 곤란하다.
따라서, 1분자층씩의 결정성장이 저온으로 가능한 MLE법이 적합하나, 1분자층 정도의 결정성장후에 금속전극을 형성하는 경우, 이 MLE장치로 부터 인출하여 표면처리후, 증착법에 의해 전극을 형성하고 있다. 즉, 공기에 노출되는 공정을 가지고 있으므로 반도체 표면에 산화막이 성장되기 때문에 양질의 금속반도체 접촉을 형성하는 방법에 개선의 여지가 있다.
이와같은 과제를 해결하기 위하여 본발명은 제1의 목적으로서, 외부전계에 의해 내부에 형성된 전위장벽을 제어할 수 있고, 초고속 동작이 가능한 반도체 디바이스를 제공하는 것을 목적으로 한다.
제2의 목적으로서, 초고속으로 동작하고 축적된 전하의 유지특성을 향상시킬 수 있는 동시에 고속의 판독ㆍ기록이 가능한 저잡음ㆍ저소비전력의 반도체 디바이스를 제공하는 것을 목적으로 한다.
제3의 목적으로서, 외부전계에 의해 pnp 또는 npn접합 장벽을 제어할 수 있는 초고속으로 동작하는 반도체 디바이스를 제공하는 것을 목적으로 한다.
제4의 목적으로서, 양질의 금속전극 또는 반도체 전극과의 반도체 접촉을 형성하는 동시에 게이트 메사(mesa)부를 저온에칭에 의해 형성하는 반도체 디바이스의 제조방법을 제공한다.
[과제를 해결하기 위한 수단]
이들의 목적을 달성하기 위하여, 제1의 목적에 대응하는 청구범위 제1항에 기재된 본발명의 반도체 디바이스는 반도체 기판상에 소스영역과 채널영역 및 드레인영여과 절연층 및 전극을 가지는 반도체 디바이스에 있어서,소스여역과 드레인 영역간의 채널영역에 외부전압의 공급에의해 전위를 제어할 수 있는 극박장벽층을 끼운 구성으로 하고 있다.
제2의 목적에 대응하는 제2항에 기재된 본발명의 반도체 디바이스는 반도체기판상에 소스영역과 채널영역 및 드레인 영역과 전하축적층 및 절연층과 전극을 가지는 반도체 메모리에 있어서,소스영역과 드레임 영역간의 채널영역에 외부전압의 공급에 의해 전위를 제어할 수 있는 극박장벽층을 끼운 구성으로 하고 있다.
제3의 목적에 대응하는 제3항에 기재된 본발명의 반도체 디바이스는 드레인 영역과 장벽층 및 소스영역이 적층된 구조를 가진 반도체 디바이스로서 장벽층을 극박층으로 형성하여 적층된 구조에 공핍화 영역을 형성하여 급속학적인 채널영역이 없는 구성으로 하고 있다.
제4항에 기재된 본발명의 반도체 디바이스는 반도체 기판상에 소스영역과 제1채널영역 및 극박장벽층과 제2채널영역 및 드레인 영여과 절연층 및 전극을 가지며,드레인 영역과 극박장벽층으로 형성되는 진성게이트 전위 안장부의 거리를 평균자유행정이하로 형성하고 있다.
상기 제1,제2또는 제3의 목적에 대응하는 반도체 디바이스에 있어서,제5항에 기재된 반도체 디바이스는 장벽층이 극박동형 접합구조로된 구성으로 되어 있다.
또한, 제6항에 기재된 본발명의 반도체 디바이스는 장벽층이 극박동형 접합구조로한 구성으로 되어 있다.
제7항에 기재된 본발명의 반도체 디바이스는 장벽층이 극박절연층으로 형성된 구성으로 되어 있다.
또한 제8항에 기재된 반도체 디바이스는 장벽층이 극박이형 접합으로 형성되고 양자 우물전위를 가지는 구성으로 되어 있다.
제4의 목적에 대응하는 제9항에 기재된 본발명의 반도체 디바이스 제조방법은 반도체 기판상에 소스영역을 형성하는 제1공정과 제1채널영역을 형성하는 제2공정 및 장벽층을 형성하는 제3공정과 제2채널영역을 형성하는 제4공정 및 드레인영역을 형성하는 제5공정과 절연층을 형성하는 제6공정 및 드레인영역에 대응하는 표면전극을 형성하는 제7공정과,소스전극을 형성하는 제8공정을 가지는 반도체 디바이스 제조방법으로서,전극을 형성하는 상기 제7공정과 제9공정이 성장장치로 부터 끄집어 내지 않고 그 자리에서 선택적으로 급속퇴적 및 남은 저항 반도체퇴적, 또는 양쪽을 행하는 공정으로한 구성으로 하고 있다.
게이트 메사부를 형성하는 공정을 가진 반도체 디바이스 제조방법의 경우,그 자리에서 광조사 저온에칭 공정을 가지는 구성으로 하고 있다.
이 구성에서는 GaAs 결정기판의 표면에 흡착시킨 염소가스에 의한 분자층 에칭공정을 하고 있다. 또한 소스영역을 형성하는 공정의 앞공정으로 GaAs결정기판을 특정온도하에서, AsH3분위기중에서 표면처리를 행하는 구성으로 하고 있다.
[작용]
이와같은 구성의 반도체 디바이스에서는 극박장벽층에 공핍화 영역이 생겨 있고, 외부전계에 의해 극박장벽층의 전위의 높이와 폭을 제어한다.
또, 극박장벽층은 터널현상이 생기는 터널장벽층으로 된다.
이것에 의해 캐리어가 터널장벽층으로 형성되는 진성게이트 영역을 터널현상으로 이동하므로, 고석의 판독ㆍ기록을 할 수 있다. 더구나 터널현상을 사용하고 있으므로 낮은 잡음이며, 동작에 기여하는 전자수가 감소해도 동작할 수 있다.
또한, 터널현상으로 캐리어 이동을 행하므로 본질적으로 저소비 전력동작을 할 수 있다.
캐리어를 축적하는 반도체 메모리의 경우, 극박장벽층의 전위에 의해 축적된 캐리어의 누설전류가 없어진다. 또, 극박장벽층의 전위의 높이와 폭을 제어하여, 터널현상이 발생한다. 이것에 의해 축적캐리어가 터널장벽층에서 형성되는 진성게이트 영역을 터널현상으로 이동하므로 고속의 판독ㆍ기록을 할 수 있다.
양자우물모양의 전위분포를 형성하는 구조에서는 게이트 바이어스 전압에 의해 게이트 전위가 제어되고, 게이트 영역에 형성되는 양자화 준위가 일치하면 터널천이 확률이 생겨 전하의 이동이 행해진다. 이것은 양자현상이기 때문에 원리적으로 불확정성 원리에 의해 관찰가능한 시가넘위의 한계까지 응답시간이 기대된다.
터널현상으로 전하의 양수,양도를 행하므로 게이트영역의 양자화 준위가 일치하지 않는 경우는 대단히 작은 누설전류로 비트정보를 차단,유지할 수 있다.
극박장벽층을 끼운 드레인영역과 장벽층 및 소스영역의 npn또는 pnp접합에는 채널층이 없어도 전하중성 조건을 충족시키는 공핍층이 존재하고, 이 공핍화 영역이 실질적인 채널층으로 된다. 이 공핍화 영역은 외부전계에 의해 그 전위의 높이와 폭을 제어할 수 있다.
이것에 의해 초고속 동작하는 동시에 고집적화가 가능한 반도체 디바이스가 만들어진다.
드레인 영역을 가령 전하의 축적영역으로 하고, 이 드레인 축적영역과 터널장벽층으로 형성되는 진성게이트 전위안장부의 거리를 캐리어의 평균자유행정이하 정도로 하면 축적영역에 축적된 캐리어는 진성게이트 영역까지 확산현상으로 도달하는 것은 아니고, 예컨대 배리스틱 전도에 의해 도달한다.
이것에 의해 터널현상으로 장벽층의 전위를 통과하는 구조가 아니더라도 장벽층의 전위높이의 변화에 의한 전류치의 변화량을 크게 할 수 있어 반도체 디바이스의 동작속도가 향상된다. 또, 반도체 디바이스의 고집적화가 되는 동시에 축적되는 캐리어의 수가 현상하여도 충분한 신호를 얻을 수 있게 된다.
본 발며에 의한 반도체 바이스의 제조방법에서는 전극을 형성하는 공정을 성장장치로 부터 끄집어내지 않고 그 자리에서 선택적을 금속퇴적 및 낮은 저항 반도체 퇴적 또는 양쪽을 행하므로 공기에 노출되는 공정이 없어진다.
이것에 의해 결정성장된 표면에 산화막이 형성되지 않고, 양질의 전극반도체 접촉이 이루어진다.
또, 게이트 메사부를 형성하는 반도체 디바이스 제조방법에서는 게이트 메사부를 형성하는 공정을 성장장치로부터 끄집어 내지 않고, 그 자리에서 선택적으로 광조사 저온에 칭함으로써 분자층 정도의 npn 구조에도 손상을 주지않고 또 형성되어 있는 측벽에도 손상을 부여하지 않고 에칭할 수 있다.
또한, 소스영역을 형성하는 공정의 앞공정으로서, AsH3분위기에서 표면을 처리함으로써 분자층 정도의 극박 npn구조를 파괴함이 없이 양호한 성장계면을 얻을수 있다.
본 발명은 발명의 바람직한 실시예를 나타내는 이하의 상세한 설명과 첨부도면으로 부터 충분히 이해될수 있지만, 본 발명의 바람직한 실시예는 본 발명을 제한하는 것이 아니라 단지 이해를 위한 예시임을 이해해야 한다.
[실시예]
이하, 본 발명의 반도체 디바이스의 실시예를 도면을 참조하여 상세하게 설명한다.
이 제1의 실시예는 2단자 메모리에 본발명의 장벽층을 설치한 것이다.
제2도는 이 제1실시예의 구성을 예시하는 단면도이다.
이 실시예에서는 반도체 기판으로서 n+-GaAs결정을 사용하고 있다.
제2도에 있어서 이 반도체 디바이스는 n+기판결정(8)상에 순차적으로 적층된 n+소스영역(7), 제1의 n-채널영역(5), 장벽층(6) 및 제2의 n-채널영역(5'), 한쌍의 n+드레인 영역(2),절연막(4) 및 한쌍의 드레인 영역에 대향하는 전극(3)을 가지고 있고, 드레인영역(2)과 금속전극(3)에 의해 축적전기용량(13)이 형성되며, n+기판결정(8)의 아래면에 소스전극(10)이 형성되어 있다.
상기 n+드레인영역(2)은 가령 셀레늄 첨가의 5 × 1018/cc의 캐리어 밀도를 가지며 두께는 수 100Å정도이다. 제1의 n-채널영역(5)은 1500Å정도, 제2의 n-채널영역(5')은 300Å정도이며,캐리어 밀도는 공히, 1×1017/cc 정도이하의 고순도 성장층에서 형성되어 있다.
장벽층(6)은 캐리어밀도 1 × 1019/cc정도로 수 Å~수10Å정도의 두께이다.
n+소스영역(7)은 예컨대 셀레늄첨가의 5 × 1018/cc의 캐리어 밀도를 가지며, 두께는 수 100Å~수 1000Å정도이다. n+기판결정(8)은 2 × 1018/cc의 캐리어 밀도를 가진 실리콘 첨가 GaAs 기판결정을 사용하고 있다.
소스전극(10)은 n형 GaAs 결정에 대하여 양호한 낮은 저항 금속체 접촉을 형성하는 모든 구조가 적용된다. 예컨대 종래 잘 적용되는 AuGe/Ni/Au 등이다.
다음에는 이 반도체 디바이스의 제조공정을 설명한다.
이 반도체 디바이스를 형성하기 위해서는 1분자정도의 막후 제어성과 위치제어성을 가지는 결정성장방법에 의하지 않으면 안된다. 더구나 결정의 1분자층 정도로 불순물분포 및 결정조성을 급속히 제어하여 형성하지 않으면 안되므로 저온성장 및 저온 제조프로세스가 가능한 분자층 에피택셜 성장법(MLE:molecular layer epitaxy)을 채용한다. 이 분자층 에피택셜성장법은 이하에 기재되는 GaAs등의 화합물 반도체결정에 한하지 않고 실리콘으로도 적용된다.
또, 유기금속가스를 사용한 유기금속기상 성장법(MOCVD:metal organic chemical vapor deposition)으로도 결정성장이 가능하나 적절한 저온프로세스온도 및 1분자층 정도의 막후ㆍ조성제어성이 요구된다.
제2도의 기본구성단면도를 예로하여 MLE법에 의한 제조공정의 1예를 이하에 예시한다.
{100}면을 가지는n+-GaA 기판결정(8)상에 가령 약 5000Å정도의 소스영역(7)을 형성후, 1500Å정도의 제1의 n-채널영역(5), 수분자층 정도의 P+배리어층인 장벽층(6)을 형성한다. 또한 수백Å정도의 제2의 n-채널영역(5)을 형성하고, npn구조를 연속성장한다.
n+층인 드레인영역(2) 및 소스영역(7)의 첨가불순물로서는 가령 Se를 사용한다.
원료가스로서는 가량 DESe를 사용하고, 분자층 에피택셜 성장시, AsH3의 뒤에 도입한다. 전형적으로는 성장온도는 420℃정도이다. 캐리어밀도는 MLE법으로 성장한 경우, 5 × 1018/cc 또는 콘택트층으로서는 4 × 1019/cc 정도의 고농도 n형 도전층이 얻어진다. 본 실시예의 경우는 가령 5 × 1018/cc 의 불순물 첨가층을 형성한다.
P+배리어층인 장벽층(6)은 가령 첨가불순물로서 Zn, Be또는 C등을 사용한다.
원료가스는 가령 DEZn,DEBe등을 사용한다. C에 대해서는 TMG와 AsH3를 사용한 분장층 에피택셜 성장을 행하고, TMG로 부터의 C 를 그대로 억셉터 불순물로서 사용한다.
성장조건에 의해 C의 혼입량은 제어할 수 있다.
또한 TMG와 AsH3를 사용한 분장층 에피택셜 성장시에 TMG를 혼입하여도 된다.
본 실시예의 경우는 가령 캐리어밀도 1.5 × 1019/cc 로 16Å의 P+배리어층을 형성한다.
이때, 2차원 캐리어밀도는 2.4 × 1012/㎠로 되며, 배리어높이 약 0.8eV가 얻어진다.
상기와 같이하여 npn구조를 형성한후, 예컨대 실리콘 질화막으로 절연막(4)을 저온형성하였고, 통상의 포토리소그래피 공정에 의해 창을 열고, n+드레인영역(2)을 재성장에의해 형성한다. 분자층 에피택셜 성장법의 특징의 하나는 실리콘 질화막과 GaAs결정상의 선택성에 있다. 즉 실리콘 질화막상에는 GaAs결정이 퇴적되지 않는다.
실리콘질화막은 계면이 양호하여 충분히 작은 표면 재결합속도를 가지고 있으며, 그대로 축적전기용량(13)의 절연막(4)으로서 사용하여도 된다.
계면결함밀도가 큰 경우에는 절연막(4)대신에 금제대(禁制帶)폭이 큰 예컨대 AℓGaAs나 ZnSe 등의 박막결정을 사용할 수도 있다. AℓGaAs의 경우는 P를 첨가하여 격자정수(格子定數)를 GaAs에 일치시킴으로써 더욱 양호한 계면을 형성할수 있다.
그후,MIS(matal insulator semiconductor)또는 MOS(metal oxicie semiconductor) 커패시터를 형성하기 위하여 드레인영역(2)에 대응한 위치의 절연막(4)을 박막화하고, 커패시터 전극으로는 금속전극(3)을 형성한다.
마지막으로, n형GaAs 결정에 대하여 양호한 낮은 저항금속 저복을 형성하는 가령 AuGe/Ni/Au 계의 소스전극(10)을 증착한다.
그러나, 종래 사용되고 있는 AuGe/Ni/Au 계의 금속반도체 접촉은 증착법에 의해 형성화는 경우, 고의로 합금화를 행하지 않아도 본 발명의 1분자층정도의 극박다층 반도체 구조에 적합하지 않는 두꺼운 합금층을 형성할 우려가 있다. 또, 결정성장후 공기중에 끄집어 내어 표면처리후 전극을 형성하면 도저히 양질의 금속반도체 접촉은 바랄수없다.
따라서 극박다층 반도체 구조를 에피택셜 성장후, 그 자리에서 선택적으로 금속퇴적을 행하는 곶엉을 채용하는 것이 본발명의 구성에 적합하다.
예를들면, 트리이소부틸알루미늄이나 메틸알루미늄 하이드라이드등 알루미늄의 유기금속 가스도입에 의한 알루미늄의 선택증착으로 소스전극(10)을 형성하는 것이 좋다.
이들의 알루미늄의 유기금속에서는 200℃부근의 저온에서 선택적으로 GaAs결정표면에만 금속이 퇴적하므로 ,본 발명의 1분자층 정도의 두께를 지닌 극박다층 반도체 구조의 공정에 적합하다.
재성장등의 후속 승온프로세스가 있는 경우는 W나 Mo 등의 고융점 금속이 사용된다. 이 경우도 텅스텐 헥시카르보닐 등 텅스텐이나 몰리브덴등의 유기금속 가스소스를 사용하면, 400~400℃이하의 저온에서 금속퇴적이 행해지므로, 본 발명의 1분자층 정도의 두께를 지닌 극박다층 반도체 구조의 공정에 적합하다.
물로, 종래 실리콘 프로세스에서 사용되고 있는 플루오르화 텅스텐의 모노실란 또는 AsH3환원에 의한 텅스텐 퇴적도 적용할 수 있다. 금속퇴적에 의한 낮은 저항 금속반도체 접촉의 경우에도 중요한 것은 퇴적직전의 반도체 표면상태이며 피복율이나 전기적 특성에 중대한 영향을 미친다.
본 실시예서는 n+기판결정상의 구성을 예시였으나, 특히 기생용량 경감을 위하여 고저항 기판상에 구성하는 것은 대단히 효과적이다.
다음에 이 제1실시예의 동작에 대하여 설명한다.
제2도를 참조하여 P+게이트로되는 장벽층(6)과 제2의 n-채널영역(5')사이의 확산 전위 또는 일정한 역게이트 바이어스 전압에 의해 제2의 채널영역(5')이 완전히 핀치 오프 상태에 있을때, n 형 드레인 영역(2)에 축적된 전자는 그 주위를 확산 전위 또는 역게이트 바이어스 전압에 대응하는 전위의 벽에 의해 둘러싸이기 때문에 유지되며 메모리 동작이 가능하게 된다. 이때 드레인영역(2)은 축적전기용량(13)의 한쪽 전극으로 된다.
제3도는 제2도의 채널중앙 A-A'단면 및 드렝니 여역을 통과하는 B-B'단면의 전위 분포를 반도체 여역에서 겹쳐 도시한 개략도이다. 제3도에 있어서 점선이 n형 채널영역(5,5')중앙에 따른 전위분포이며, 실선이 드레인영역(2)을 포함하는 영역에 따른 전위분포이다.
표면의 금속전극(3)에 정의 기록펄스전압을 인가하면,SIT의 드렝니 전압에 의한 정전유도효과에 의해 전위분포가 변화한다. 이 때문에 n+소스영역(7)의 전자는 전위(9)을 넘어서 표면축적전기용량을 급속히 충전하는 동시에 페르미레벨과 전위분포는 전자가 축적하기 때문에 에너지가 높은 방향으로 변화한다.
따라서, 기록 시정수는 MOS커패시터와 npn구조의 저항으로 결정된다.
또한, 본 실시예에서는 npn구조로 하였으나 이 구조에 한하지 않고 반대도전형의 소자 구성이라도 된다.
다음에는 2단자 메모리로한 경우의 기록ㆍ판독 동작을 상세히 설명한다.
제4도는 기록 및 판독동작시의 전위분포의 변화를도시하는 개념도이다.
초기상태에서 바이어스 전압이 인가되지 않을때 (제4도 a), 반도체측과 표면금속전극(3)의 페르미 준위는 일치하며, 장벽측(6)의 전위 배리어(9)의 산(山)이 존재하고 있따. 기록 정전압펄스가 표면급속전극(3)에인가되면, 표면금속전극(3)의 전위는 화살표시로 표시된 바와같이 반도체측에 대하여 상대적으로 내려가고(제4도b), 그 결과 반도체측의 장벽층(6)의 전위(9)높이가 내려가는 동시에 전위의 폭도 좁게되므로 터널천이확률이 증대되고, 소스영역으로부터 표면축적영역에 터널현상에 의한 전자의 주입이 발생하고 ,그 결과 기록동작은 종료한다.
표면절연층(4)바로밑의 축적영역 전자가 축적되면, 제4도(c)에 도시한 바와같이 축적영역의 전위가 전자의 존재에 의해 솟아오른다. 그러나 장벽층(6)의 전위(9)에 의해 누설전류가 없어져 전자축적정보를 양호하게 유지할 수 있다.
다음에 표면전극(3)에 부 바이어스 전압펄스를 인가하면, 표면금속전극(3)의 전위가 반도체측에 대하여 상대적으로 올라가고, 또 동시에 전하축적층에서 본 장벽층(6)의 전위(9)높이를 내리는 동시에 그 폭을 좁게할 수 있으므로 전하 축적층으로부터 캐리어를 소스측에 터널현상에 의해 판독동작을 초고속으로 완료한다.
이상과 같이 2단자 메모리에 있어서, 외주전압에 의해 제어할 수 있는 극박장벽층을 가지는 구조로 하였으므로 캐리어는 터널장벽층에서 형성되는 진성게이트 영역을 터널현상으로 이동하므로 고속의 판독ㆍ기록을 할 수 있다.
더구나 터널현상을 사용하고 잇고 저잡음이므로 동작에 기여하는 전자수가 감소해가도 동작할 수 있다. 또한 터널현상으로 캐리어 이동을 행하므로 본질적으로 낮은 소비전력동작을 할 수 있다.
다음에는 제2실시예에 대하여 설명한다. 제2실시예는 본발명의 장벽층을 이형접합구조로 하여 2단자 메모리에 적용한 것이다.
제5도는 제2실시예의 구성을 에씨하는 단면도이다.
제5도에 있어서, 제1실시예의 장벽층(6)을 재료가 상위한 극박이형접합 구조로 한것이며, 그외는 모두 제1실시예의 구성과 동일하다.
이 극박이형 구조를 가지는 반도체 디바이스의 제조공정을 설명한다.
채널층(5및5')은 제1실시예에서 기재한 GaAS의 경우, 장벽층으로서 예컨대 AℓxGA1-xAs나 ZnSe층이 적용된다. 여기서는 x는 Aℓ조성이다.
GaAs와AℓxGA1-xAs 는 격자정수가 상위함에 따라 접합계면에서 격자왜곡이 생긴다.
격자왜곡에 의한 결함발생을 방지하기 위하여 격자왜곡으 해소하기 위해서는 예컨대 GaAs와AℓxGA1-xAs층에 몇%의 P를 첨가하여 AℓxGA1-xAsYP1-Y로 함으로써 이형접합계면의 격자왜곡을 해소할수 있다.
채널층과 장벽층 재료는 GaAs계 재료에 한하지 않는다. 전자이동도가GaAs계보다 큰 InAs계 재료등 다양한 편성이가능하며, 채널층(5및5')의 반도체 재료의 금제대폭 보다 큰 금제대를 가지는 재료가 장벽층재료에 사용할 수 있고, 바람직하게는 채널층재료와 장벽층재료 결정의 격자정수 및 결정계가 가까운 것이 요구된다.
격자정수 및 결정계는 반드시 동일해야할 필요는 없다.
예컨대 실리콘은 다이아문도형 결정계로 GaAs나 ZnSe다이아몬드 결정계가 돌일하며,이종(異種)원소가 번갈아 배치된 결정계이나 고온으로 형성되는ZnSe에 볼수있는 우르짜이트(Wurtzite)형 결정계 재료나 SiC의 6방정계 재료와 어떤 특정한 면방위, 예를들면 {111}면으로 정합할수 있다. 따라서 채널층이 실리콘의 경우, 이형접합 장벽층으로서는 SiC나 GaAs층등이 가능하다.
다음에 장벽층(6)을 이형접합에 의해 형성하는 제조공정의 1예를 이하에 예시한다.
{100}면을 가진 n+-GaA 기판결정(8)표면을 결정성장챔버내에 AsH3분위기 중에서 480℃ 정도에 승온하고, 표면산화물이나 탄화물등의 오염층을 제거하는 동시에 양호한 표면을 얻은 후, 예를들면 약 5000Å 정도의 n+소스영역(7)을 형성한 후, 1500Å 정도의 제1의 n-채널영역(5)을 형성한다. 표면산하물등의 제거는 온도가 높을수록 제거효과는 높으나, 대략 480℃정도 이상으로 되면 분자층 정도의 극박다층 구조가 파괴될 위험성이 증대하기 때문에, 저온표면처리를 행하는 것이 바람직하다.
상기 n+소스영역은 TGE(트리에틸갈륨) 또는 TMG(트리메틸갈륨)등의 갈륨유기금소가스 도는 3염화갈륨등의 갈륨염화물과 AsH3(아르신)의 상호도입에 의한 분자층 에피택셜 성장법의 가스도입 시퀀스중, DESe(디에틸세레늄)가스를 예컨대 AsH3도입후에 도입한다.
전형적으로는 기판온도 200~600℃ 정도이나, 480℃이하가 바람직하다.
이때, 고압수은램프등의 자외선영역의 광조사를 행하면 저온성장때문에 열에 의한 표면 흡착종의 표면영동(永動)이 많이 바랄수 없음에도 불구하고, 광에너지로 표면영동을 활발하게 함으로써 결정성을 향상시킬수 있다.
기판온도는 도입가스의 표면흡착 및 표면반응에 최적의 온도가 선택되어 일정온도일 필요가 없다.
그 경우의 캐리어밀도는 DESe가스도입압력 빛 도입시간에 의해 제어된다.
전형적으로는 5 × 1018/cc에서 1 × 1020/cc 정도 이상의 고농도 불순물 첨가층이 적용된다. 실효 드레인/소스간 거리를 작게하기 위해서는 될수 있는대로 고농도의 불순물첨가층이 n+소스 및 드레인영역에 대하여 요구되고, 1 × 1020/cc 이상의 소위 δ 또는 디지털 도핑층이 적용되는 것이 바람직하다.
결정성장층에 n형 도전성을 부여하는 불순물 가스는 물론 DESe 한정되지 않고 VI족 원소은 Te의 유기금속화합물인 DETe등이 적용된다.
n-채널층의 형성은 TEG등과 AsH3의 상호 도입에 의한 고의로 불순물 가스를 첨가하지 않는 부자층 에피택셜 성장으로 형성한다. 이 경우, 통상 도전형은 n형을 나타낸다. 전자농도를 보다 정밀하게 제어하기 위하여, SI2H6(디실란) 또는 SiH4(모노실란) 등의 실리콘 화합물 가스를 도입하여 실리콘의 미량 첨가를 행한다.
실리콘 화합물가스도입은 TGE의 도입후에 행한다. 이 경우도 전형적으로는 기판온도는 도입가스의 표면반응에 최적의 온도가 선택되며, 일정온도일 필요는 없다.
다음에 이형 접합장벽층이 형성된다.
AℓGaAs이형 접합장벽층의 형성은 우선 TEG등과 동시에 다른 가스도입노즐로부터 예컨데 DMAℓH(디메틸 알루미늄하이드라이드) TIBAℓ(트리이소부틸알루미늄)또는 TMAℓ(트리알루미늄)등의 알루미늄 유기금속가스를 도입한다. TEG 및 이들 알루미늄 유기 금속가스와의 도입가스압력ㆍ도입시간의 비율로 표면흡착하는 Ga와 Aℓ의 조성이 제어되고 다음의 AsH3도입에 의해 단분자 AℓGaAs 층이 형성된다.
통상, 고의로 불순물을 첨가하지 않는 경우에는 전형적으로 p 형 도전층으로 되는 경우가 제일 낳으나, 물론 p형도전성을 얻기 위해 Zn나 Mg또는 Be라고 하는 II족원소의 불순물가스를 첨가하는 것으로 제어성을 높일수 있다. 불순물 소스가스로서는 DEZn(디에틸아연),Mg(Cp)2(디시클로펜타디닐마그네슘),DEBe(디에틸 베릴륨)등이 사용된다. 이 경우도 전형적으로는 기판온다 480℃정도이하이다. 기판온도는 도입가스의 표면흡착 및 표면반응에 최적의 온도가 선택되며, 일정온도일 필요는 없다.
이형 접합장벽층을 분자층 에피택셜 성장법으로 형성하기 위한 다른 공정에는 TEG 등의 Ga 소스가스와 AsH3상호도입에 의해 GaAs분자층 형성후, TIBAℓ등의 알루미늄 소스가스와 AsH3상호도입에 의한 AℓAs 분자층을 상호 형성하는 공정이다.
이 경우도 통상 고의로 불순물을 첨가하지 않는 경우에는 전형적으로는 p형 도전층으로 되는 경우가 많으나, 물론 p 형 도전성을 얻기 위하여 Zn나 Mg또는 Be라고 하는 II족 원소의 불순물가스를 첨가하는 것으로 제어성을 높일수 있다. 불순물소스가스로서는 동일하게 DEZn,Mg(Cp)2,DEBe 등이 사용된다.
이 경우도 전형적으로는 기판온도 480℃정도 이하가 바람직하다. 기판온도는 도입가스의 표면흡착 및 표면반응에 최적의 온도가 선택되며, 일정온도일 필요는 없다.
이상과 같이 이형 접합장벽층을 형성한후, 가령 300Å정도의 제2의 n-채널층(5')을 TEG와 AsH3상호도입에 의해 형성한다. 이후 n+드레인 영역의 형성, 절연층의 형성 및금속전극형성등은 실시예1에 예씨된 공정과 동일하게 형성된다.
제1및 제2의 채널층은 금속학적으로 실제로 유한한 두께가 존재할 필요가 없다.
즉, n+드레인 영역/p+장벽층/n+소스영역의 npn구조로, n+드레인영역/p+장벽층의 접합 및 p+장벽층/n+소스영역의 접합에는 실제로 n-채널층이 없어도 전하중성조건을 충족 시키도록 공핍층이 존재하며, 그 공핍화 영역이 실질적인 채널층으로 된다.
예컨대, n+드레인 영역/p+장벽층/n+소스영역의 구조로서 n-채널층을 설치함이 없이 p+장벽층을 p=9 × 1019/cc 의 고농도 불순물 첨가층 36Å, 그리고 n+드레인 영역 및 n+소스영역을 5 × 1019/cc의 500Å정도의 영역에서 형성된 경우에는 양접합의 공핍화에 의해 수 10Å의 실질적인 채널층이 형성된다.
제7도에 이 채널층이 없는 디바이스 구조의 1예를 예시한다.
또한,GaAs계 결정재료의 경우, 비소소스가스로서 AsH3를 사용한 예를 예시하였으나, AsH3에 한하지 않고 독성이 보다 적은 비소의 유기금속가스로 적용된다.
또 인듐계의 결정재료를 사용하는 경우의 소스가스로서는 TEIn(트리에틸인듐)또는 TMIn(트리메틸인듐)등이 사용된다.
실리콘계 결정재료의 경우는 SiHCCℓ2(디클로로실란)과 수소의 상호도입, 또는 디클로로실란과 모노실란의 상호도입등으로 시리콘 분자층에 에피택셜 성장층을 형성할 수 있다. ZnSe계 결정재료의 경우는 DEZn과 H2Se(수소화셀레늄), 또는 DEZn과 DESe등을 소스가스로서 사용한다.
다음에 이제2실시예의 동작에 대하여 설명한다.
제6도는 극박이형 배리어로 장벽층(6)을 형성한 경우의 전위 분포를 나타내는 도면이다. 극박이형 배리어로 장벽층을 형성하면, 제6도에 도시한 바와같이 극박이형 배리어의 가전자대의 전위가 전동대에 비어져 나오게 된다.
제2도 및 제6도를 참조하여 표면전극(3)에 정의 기록펄스 전압을 인가하면 SIT의 드레인 전압에 의한정전유도효과에 의해 전위분포가 변화하기 때문에 소스영역(7)의 전자는 전위(9)을 터널현상으로 이동하고, 표면축적용량을 급속히 충전하는 동시에 페르미 에너지레벨과 전위분포는 전자를 축적하기 위하여 에너지가 높은 방향으로 변화한다. 따라서 기록 시정수는 MOS커패시터와 npn 구조의 저항으로 결정된다.
커패시터에 축적되는 전하량은 드레인영역(2)과 소스영역(7)의 페르미레벨의 차에 상당하는 양이다. 이 차와 이형 배리어높이는 npn구조의 진성게이트 높이를 결정하므로 축적상태에서의 누설전류중, 진성게이트를 넘어서 흐르는 전 성분의 양을 결정한다. 즉, 메모리의 유지특성에 영향을 끼친다.
전차죽적형 메모리에서는 본질적으로 축적영역의 전위가 오르기 댐누에 이 진성 게이트의 전위(9)을 넘어서 흐르는 전류벙분이 크다고 생각되나, 이형 배리어가 존재하므로 유지특성은 양호한 것으로 된다. 여기서 역게이트 바이어스 전압을 가하여 진성게이트의 전위(9)의 높이를 보다 높게 해주면 더욱 누설전류는 감소되어 메모리의 유지특성은 향상된다.
통상의 SIT메모리에서는 역게이트 바이어스를 인가하면 동일 펄스전압에서는 기록ㆍ판독속도가 늦어지므로 기록ㆍ판독전압을 보다 높게할 필요가 있으나, 이형 배리어를 통하여 터널현상에 의해 기록ㆍ판독을 행하므로 고속을 행할수 있다.
이상 설명한 바와같이 2단자 메모리인 핑퐁메모리는 구성이 단순하고 작동도 용이하므로 대용량 메모리 구성에 적합하다.
다음에는 본발명을 3단자 메모리에적용한 제3실시예를 설명한다.
제8도는 제3실시예로 3단자구조의 단면도이다.
제8도에 있어서, 게이트영역(11')및 게이트전극(11)이외는 제1실시예와 동일하다.
게이트 영역(11')은 본 실시예에서는 채널측벽측으로부터 n+/i/p+구조를 형성한다. 게이트영역(11')의 n+층은 극히 얇고 수분자층의 두께밖에 없다.
게이트영역(11')의 n+층은 예컨대 셀레늄첨가의 4 × 1019/cc의 캐리어밀도를 가지고 있다. 게이트영역(11')의 i층은 채널영역(5)에 사용되는 것과 동일한 고순도 성장층으로 두께는 100Å정도 있으면 충분하다.
게이트영역(11`)에는 게이트금속으로 GaAs 에 대한 낮은 저항 금속 반도체 접촉을 형성할 수 있는 모든 금속의 편서이 적용된다.
본 실시예에서는 Ti/Pt/Au 를 사용하였다.
또한,Ti/Pt/Au 전극구성은 Pt가 Au의 바도체측에의 진입을 방지하는 배리어 금속으로서 작용한다는 보고가 있다. 그러나 실제로는 완전히 Au 등의 확산을 방지하는 것은 곤란하며,증착법에 의한 구성으로는 양질의 계면이 형성은 바랄수도 없다.따라서 이 전극구성에서도 소스전극의 부분에서 설명한 것과같은 에피택셜 프로세스에 계속되고 그 자리의 금속퇴적공정이 본발명의 1분자층 정도의 두께를 지닌 극박 다층 반도체 구조의 공정에 적합하다.
제8도에 도시한 본발명의 구조는 극히 얇은 츠이 다층적층되어 있으므로 고온에서의 열처리는 행할수 없다. 따라서,소스전극(10)및 게이트전극(11)등의 금속전극은 비합금처리로 형성된다. 본 실시예에서는 고농도 p+배리어층(6)으로 드레인 축적영역중의 캐리어에 대한 터널장벽층을 형성하고 있다.
제8도의 구성단면도를 예로,MLE법에 의한 제조공정을 예시한다.
제1실시얘의 2단자 형의 메모리 제조공정과 대략 동일하나,제3실시예의 3단자형 메모리구성에서는 이하에 설명하는 게이트 영역(11`) 형성을 행하는 점만이 다르게 되어 있다.
우선,통상의 포토리소그래피기술에 의해 게이트메사 부분을 형성한다.
게이트메사깊이는 대개 p+ 배리어층(6)에 게이트 영역이 접속되는 깊이로 한다. 드레인/진성게이트간 거리는 수10~수100Å정도의 대단히 얕은것으로 되므로 분자층에칭법드이 효과적이다.
가령,염소가스를 0도 근방의 저온으로 펴면흡착시켜 자외선 조사를 행함으로써 1분자층 정도의 제어성으로 게이트 메사 영역이 형성된다. 측벽은 양호한 선택성을 나타내는 이방성 에칭이다. 이 방법은 저온으로 또한 플라즈마 등의 이온충격이 없으므로 저손상 공정이다.
따라서 분자층 에피택셜 성장법과 함께 대단히 얇은 수 Å정도의 다층 박막구조를 가진 소자구조 형성에는 최적이다.
게이트 메사영역을 형성한후,재차 게이트영역(11`)을 재성장으로 형성한다. 게이트영역(11`)은 예컨대 단순한 p+동형 접합이라도 무방하다.
npn 구조의 측벽측을 n+또한 i층으로한 p+ -i -n+접합의 게이트구조도 적용가능하다.
p+층은 6×1019/cc의 캐리어밀도로 약100Å정도,i층은 6×1016/cc 정도로 약100Å정도,그리고 n+층은 4×1019/cc정도로 수분자층이다. 다량의 불순물을 포함하는 6×1019/cc의 p+층의 결정성이 악화될때,p+층은 5×1018/cc의 250Å정도의 층과,6×1019/cc정도의 p++층 100Å의 2층 구조로 한다.
게이트/소스 혹은 게이트/드레인 접합이 터널주입에 의해 붕괴되는 것을 방지하기 위해서는 대개 100Å정도의 i-GaAs층이 있으면 충분하다.
또한 접합특성을 향상시키는 경우에는 게이트 측벽에 실리콘질화막등의 절연층을 형성한후에 게이트 재성장을 행한다. 게이트 측벽의 절연층은 고농도 불순물 첨가 소스영역과 게이트 영역간의 절연내압향상에 기여한다. 그외 분자층 에피택셜 성장법에 의한 AℓGaAs이형 게이트 또는 MIS게이트등이 적용된다.
어떤 경우도 정전유도효과에 의해 터널장벽폭 또는 높이를 제어할 수 있는 구조이면 상관없다.
다음에,제3실시예에 있어서의 동작에 대하여 설명한다.
제8도를 참조하여 메모리 동작의 기록시와 판독시에 채널영역(5`)에 존재하는 전위를 내리거나 또는 제거하는 정도로 펄스전압을 게이트(11)에 인가함으로써 p+배리어층인 장벽층(6)의 배리어 높이 또는 실효적인 배리어폭을 내려서 기록·판독시의 npn구조의 저항을 내려,2단자 구성의 핑퐁메모리보다도 고속으로 동작으로 메모리를 구성할 수 있다. 또,게이트(11)에 펄스전압을 인가함으로써,터널장벽층으로 되는 장벽층(6)의 터널 천이확률을 증대시켜 npn구조의 저항을 내려,드레인축 축적영역의 비트정보의 기록·판독을 행할 수 있다.
메모리셀의 유지특성을 향상시키기 위하여 전자축적상태로 역 게이트 바이어스전압을 가해두고, 판독·기록시에 역게이트 전압을 제거하는 게이트펄스 전압을 가함으로써 기록·판독 전압을 높게함이 없이 고속동작을 할 수 있다. 또 적절한 게이트 바이어스를 인가함으로써, 이형 배리어의 터널천이확률을 감소시켜서 기록·판독동작을 행할 수 있다.
게이트 전위를 제1실시예와 같이 한층의 p+배리어층,또는 제2실시예와 같이 이형 배리어층으로 형성하는 구성뿐아니라,가령2중 이형 배리어 또는 np+np+구조의 다중 p+배리어층으로되는 장벽층에 의해 구성하면 드레인측 축적용량에 축적된 캐리어의 유지특성은 다중 양자 우물 터널천이가 합치하는 외부게이트 전압시에만 축적된 캐리어의 기록·판독이 행해지도록 된다. 이것을 제4실시예로서 상세하게 설명한다.
제4실시예에서는 제8도에 도시한 장벽층(6)을 2개의 두께가 상이한 극박 이형 구조로서 양자우물층을 형성하였다.
그외의 구성은 실시예3과 동일하다.
이하,이 제4실시예에 있어서의 다중양자 우물 구조를 가진 반도체 디바이스의 동작을 설명한다.
제9도는 다중양자 우물구조의 전위도이다. 제9도에 있어서,실선은 0바이어스시의 전위 분포와 공명준위를 도시하고,점선은 외부바이어스 전압인가시의 전위분포와 공명 준위(共鳴準位)를 도시한다.
양자우물모양전위(12)내에서 형성되는 양자화준위(혹은 공명준위)는 제9도에 도시한 바와같이 양자우물폭(Lz)과 차수(n)와의 함수로 결정되는 고유에너지 준위(En)을 가진다. 따라서 적정한 양자우물폭(Lz1,Lz2)을 결정함으로써,제1양자우물 및 제2양자우물에 각각 상위한 양자화준위(En1,En2)를 형성할 수 있다.
초기상태에서는 En1(제9도의 14에서 도시하는 양자화 준위)와 En2(제9도의16에서 도시하는 양자화 준위)는 일치하지 않으므로 터널천이 확률은 거의 없고,캐리어의 흐름은 생기지 않는다. 가령,정의 기록전압펄스를 표면금속전극(3)에 인가하여 표면금속전극의 전위(10)를 내림으로써 정전유도효과로 장벽층(6)의 전위(12)를 내리면 각각의 양자우물에 형성되어 있는 양자화 준위 En1(제9도의 14로 표시하는 양자화 준위)와 En2(제9도의 18에서 도시하는 공명준위)가 일치하며 전위(10)의 터널천이확률이 증대하여 소스영역으로 부터 표면축적영역에 전자가 흘러서 축적되어 기록동작이 완료한다. 기록동작이 완료되고 표면에 전자축적이 생긴결과 표면전위가 상승하여도,각각의 양자우물에 형성되는 양자화준위 En1(제9도의 14로 표시하는 양자화 준위)와 En2(제9도의 16에서 도시하는 공명준위)가 일치하지 않으므로 장벽층(6)을 흐르는 누설전류가 거의 없이 양호한 유지특성이 얻어진다.
다음에 표면금속전극(3)에 부의 판독전압펄스를 인가하거나,또는 소스전극에 정의 판독전압펄스를 인가하여 표면금속전극(3)의 전위(10)을 반도체측에 대하여 상대적으로 올리면,재차 각각의 양자우물에 형성되는 양자화 준위 En1(제9도의 14에서 도시하는 양자화 준위)와 En2(제9도의 18에서 도시하는 공명화준위)가 일치하고 장벽층(6)의 전위(9)의 터널천이 확률이 생기므로 전하축적 영역으로부터 소스측에의 전자이동이 터널현상에서 발생하여 극히 고속으로 판독 동작이 행해진다.
다음에,제5실시예에 대하여 설명한다.
제8도에 도시하는 장벽층(6)을 동형 접합으로하여 3단자의 트랜지스터를 구성한다. 동형접합은 제1실시예와 동일하다.
본 실시예에서는 제8도에 도시하는 드레인 축적영역(2)과 터널장벽층(6)에서 형성되는 진성게이트 영역의 전위(9)(제19도 참조) 안장부의 거리(L)를 캐리어의 평균자유행정이하 정도로 구성한다.
n-채널층(5 및 5')는 불순물등의 산란을 받지않도록 될 수 있는 대로 고순도로 결함이 없는 것이 바람직하다. GaAs의 경우, 드레인 축적층(2)과 터널장벽층의 거리는 그 사이의 n-채널층(5')의 캐리어 밀도로 변화되나, 캐리어 밀도가 1×1014/cc 이하 정도로부터 1×1017/cc 정도에서 수 10~수 100Å정도이다.
다음에 이 제5실시예의 동작을 설명한다.
제10도에 그 동작을 도시하는 전위 분포도와 전자의 에너지 분포를 도시한다.
제10도에 있어서, 사선으로 도시하는 영역(22)은 전자에너지와 운동량의 관계를 도시한 것이다.
게이트전극(11)에 전압을 인가하여 전위(9)의 높이와 폭을 제어할 수 있고, 축적전자(20)가 전위(9)의 산을 넘어서 이동한다. 축적영역에 축적된 캐리어는 진성게이트 영역까지 확산현상으로 도달하는 것이 아니며, 배리스틱 전도에 의해 도달하므로 기록·판독속도는 더욱 향상된다.
본 실시예의 경우 터널에 의해 배리어층을 통과하는 구조가 아니라도 전위 배리어 높이의 변화에 의한 전류치의 변화량이 통상의 바이폴라 트랜지스터(BPT:bipolar transister)에 비하여 훨씬 크게할 수 있으므로 집적화가 발전하여 단위메모리셀에 축적되는 캐리어의 수가 감소하여도 충분한 신호를 얻을수 있다.
즉, 본 실시예의 구성에서는 장벽층(6)은 공핍화되어 있고, 반도체 메모리 동작중의 기록·판독동작으로 소스영역으로부터 축적영영에의 캐리어의 축적 및 축적영역으로부터 소스영역에의 캐리어 인출시에 전자등의 캐리어는 장벽층을 내부전계에 의한 드리프트로 이동하므로 고속동작이 가능하다.
또한, 장벽층의 전위(9)높이 및 폭은 정전유도효과의 의해 제어된다.
이상은 트랜지스터의 동작이나, 반도체 메모리는 축적용량과 트랜지스터와의 편성으로 구성되고, 그 동작속도는 축적용량의 트랜지스터에 의한 충전방전 시정수로 결정되므로 반도체 메모링의 고속동작이 가능하게 된다.
본 실시예의 구성에 의한 반도체 디바이스는 판독·기록이 터널현상에 의해 전달되므로 궁극적으로 불확정성 원리로 관찰 가능한 시간범위까지 고속으로 전달된다. 메모리셀로서 열전자 방사형 SIT를 사용하면, 저 바이어스 전압으로 게이트 전위 변화에 의한 전류변화량이 크기때문에 동작에 기여하는 전자수가 미세와에 의해 감소되어 노이즈 레벨 그 자체도 종래의 바이폴라 트랜지스터(BPT:bipolar transister)등보다 작으나, 노이즈레벨에 매몰되는 일없이 동작한다. 또, 비트정보를 파괴적으로 판독·기록하는 다이내믹 메모리도 구성할 수 있으며, 비트정보를 유지한채 팍독·기록할 수 있는 스태틱 메모리도 구성된다.
다음에 제6실시예를 설명한다. 이 실시예는 제3실시예에 있어서의 장벽층(6)을 극박의 절연층으로 구성한 것이며, 그외의 구성은 제3실시예와 동일한다.
이 극박의 절연층은 1~150Å정도로 형성한다.
그때에는 특히 계면결함밀도를 경감시키는 것이 긴요하다.
이 정도의 극박층이면, 게이트전극(11)에 전압을 인가함으로서 절연층에 있어서의 전위 분포를 제어할 수 있다. 따라서 이 실시예에 있어서 의 작용·효과는 제5도의 실시예와 동일한 작용·효과를 가진다.
다음에 제7실시예를 설명한다.
지금까지의 구성은 제2도 및 제8동에 도시한 바와같이 축적용량이 얇은 절연막(4)을 통한 고농도 불순물 첨가층인 드레인 영역(2)과 금속전극(3)의 MOS커패시터로 구성되어 있다. 그러나 금속전극에 한하지 않고 반도체/절연막/고농도불순물 첨가 드레인층의 구성에 의한 전계효과에 의해 비트정보를 축적하는 것이 가능하다. 어느 구성이라도 축적된 비트정보의 기록·판독 동작은 축적층 근처에 배치된 극박 터널장벽층을 통하여 터널현상에 의해 극히 고속으로 행해지며, 또한 터널장벽층에 의해 양호한 유지특성이 얻어진다.
본발명이 예시적인 실시예로 설명되고 서술된다할지라도 본 기술의 숙련자에게는 본발명의 정신이나 범위를 벗어남이 없이 다양한 변화, 삭제 및 부가등이 행해질수 있음을 명백히 이해할 것이다. 그러므로, 본 발명의 상술한 특정 실시예로 제한되는 것이 아니라 첨부된 청구항에 개시된 특징에 대하여 등가의 범위내에서 실현될수 있는 모든 가능한 실시예를 포함한다.
[발명의 효과]
이상의 설명으로 명백한 바와같이 본발명의 반도체 디바이스에서는 극박장벽층에 공핍화 영역이 발생되어 있고, 외부전계에 의해 극박장벽층의 전위의 높이와 폭을 제어할 수 있으며 또 극박장벽층이 터널현상을 발생시키는 터널장벽층으로 된다.
이것에 의해 캐리어가 터널장벽층에서 형성되는 진성게이트 영역을 터널현상으로 이동하므로 고속의 판독·기록을 할 수있다고 하는 효과를 가진다.
더구나, 터널현상을 사용하고 있으므로 저잡음이므로 동작에 기여하는 전자수가 감소해가도 동작된다고 하는 효과를 가진다. 또한 터널현상으로 캐리어이동을 행하므로 본질적으로 저소비전력 동작이 가능하게 된다.
캐리어를 축적하는 반도체 메모리를 구성한 경우, 극박장벽층의 전위에 의해 축적된 캐리어의 누설전류를 없앨 수 있다고 하는 효과를 가진다.
또, 극박장벽층 전위의 높이와 폭을 제어할 수 있고, 터널현상을 발생시키므로 축적 캐리어가 터널장벽층에서 형성되는 진성게이트 영역을 터널현상으로 이동하기 때문에 고속의 판독·기록을 할 수 있다고 하는 효과를 가진다.
양자우물모양 전위분포를 형성하는 구성에서는 게이트바이어스 전압에 의해 게이트 전위를 제어할 수 있고,게이트영역에 형성되는 양자화 준위를 일치시키면, 터널천이확률이 생겨 전하의 이동을 행할수 있다고 하는 효과를 가진다. 이것은 양자현상이므로 원리적으로는 불확정성 원리에 의해 관찰 가능한 시간법위의 한계까지 응답시간을 단축할 수 있다.
터널현상으로 전하의 양수, 양도를 행하므로 게이트영역의 양자화 준위가 일치하지 않는 경우는 대단히 작은 누설전류로 비트정보를 차단·유지할 수 있다고 하는 효과를 가진다.
극박장벽층을 끼운 드레인 영역과 장벽층 및 소스영역의 npn 또는 pnp접합을 가진 반도체 디바이스에서는 채널층이 없어도 전하중성 조건을 충족시키는 공핍층이 존재하며, 이 공핍화 영역을 실질적인 채널층으로 할 수 있다. 이 공핍화 영역을 외부 전계에 의해 그 전위의 높이와 폭을 제어할 수 있으므로 초고속 동작을 하는 동시에 고집적화가 가능하게 된다.
드레인 영역을 가령 전하의 축적영역으로하고 이 드레인 축적영역과 터널장벽층으로 형성되는 진성게이트 전위안장부의 거리를 캐리어의 평균자유행정이하 정도로한 반도체 디바이스에서는 축적영역에 축적된 캐리어는 진성게이트 영역까지 확산현상으로 도달하는것이 아니고, 예컨대 배리스틱 전동에의해 도달시킬수 있다.
이것에 의해 터널현상으로 장벽층의 전위를 통과하는 구조가 아니라도 장벽층의 전위높이의 변화에 의한 전류치의 변화량을 크게할 수 있고, 반도체 디바이스의 동작 속도를 향상시킬수 있다고 하는 효과를 가진다. 또, 반도체 디바이스의 고집적화가 되는 동시에 축적되는 캐리어수가 현상하여도 충분한 신호를 얻을수 있다고 하는 효과를 가진다.
반도체 디바이스 제조방법에서는 전극을 형성하는 공정을 성장장치로부터 꺼내지 않고 그 자리에서 선택적으로 금속 퇴적 및 낮은 저항 반도체 퇴적 또는 양쪽을 행하므로 공기에 노출하는 공정을 없앨수 있었다.
이것에 의해 결정성장된 표면에 산화막이 형성되지 않고 양질의 전극반도체 접촉을 형성할수 있다고 하는 효과를 가진다.
도, 게이트 메사부를 형성하는 반도체 디바이스 제조방법에서는 게이트 메사부를 형성하는 공정을 성장장치로부터 꺼내지 않고, 그 자리에서 선택적으로 광조사 저온 에칭함으로써 분자층 정도의 npn구조에도 손상을 주지 않고, 또, 형성되어 있는 측벽에도 손상을 주지 않는다고 하는 효과를 가진다.
또한, 소스영역을 형성하는 공정의 앞공정으로서, AsH3분위기로 표면을 처리함으로써 분자층 정도의 극박 npn구조를 파괴함이 없이 양호한 성장 계면을 얻을 수 있다고 하는 효과를 가진다.

Claims (37)

  1. 반도체 디바이스에 있어서, 반도체 기판; 상기 반도체 기판 상에 배치된 소스영역; 상기 소스영역 상에 배치된 채널영역; 상기 채널영역의 상에 배치된 드레인영역; 상기 드레인영역 상에 배치된 절연층; 상기 절연층 상에 배치된 적극; 및 상기 소스영역 및 드레인영역 사이의 상기 채널영역에 배치된 극박장벽층;을 포함하며, 상기 극박장벽층은, 터널링 효과에 의하여 상기 극박 장벽층을 통한 캐리어 이동을 허용하는 두께 및 전도성 유형을 가지며, 터널링 효과를 제어하기 위하여 상기 극박 장벽층에 인가된 외부 전압에 의하여 제어가능한 상기 장벽층 내에 형성되는 전위를 가지는 것을 특징으로 하는 반도체 디바이스.
  2. 반도체 디바이스에 있어서, 반도체 기판; 상기 반도체 기판 상에 배치된 소스영역; 상기 소스영역 상에 배치된 채널영역; 상기 채널영역 상에 배치된 드레인영역; 상기 채널영역 상에 배치된 전하 축적층; 상기 전하 축전흥 상에 배치된 절연층; 상기 절연층 상에 배지된 전극; 및 상기 소스영역 및 드레인영역 사이의 상기 채널영역에 배치된 극박장벽층;을 포함하며, 상기 극박 장벽층은, 터널링 효과에 의하여 상기 극박 장벽층을 통한 캐리어 이동을 허용하는 두께 및 전도성 유형을 가지며, 터널링 효과를 제어하기 위하여 상기 극박 장벽층에 인가된 외부 전압에 의하여 제어가능한 상기 장벽층 내에 형성되는 전위를 가지는 것을 특징으로 하는 반도체 디바이스.
  3. 반도체 디바이스에 있어서, 반도체 기판; 상기 반도체 기판 상에 배치된 소스영역; 상기 소스영역 상에 배치된 극박장벽층; 상기 극박장벽층 상에 배치된 드레인영역; 상기 드레인영역 상에 배치된 전하 절연층; 상기 절연층 상에 배치된 전극; 및 상기 소스영역 및 상기 장벽층간의 제1접합 및 상기 장벽층 및 상기 드레인영역간의 제2접합의 양 접합 모두에서 공핍층에 의하여 형성되는 가상[virtual] 채널층; 을 포함하며, 상기 극박 장벽층은, 터널링 효과에 의하여 상기 극박 장벽층을 통한 캐리어 이동을 허용함에 의하여 작동하는 두께 및 전도성 유형을 가지며, 터널링 효과를 제어하기 위하여 상기 극박 장벽층에 인가된 외부 전압에 의하여 제어가능한 상기 장벽층 내에 형성되는 전위를 가지며, 상기 가상 채널층은 금속학적인 채널영역을 구비하지 않는 것을 특징으로 하는 반도체 디바이스.
  4. 반도체 디바이스에 있어서, 반도체 기판; 상기 반도체 기판 상에 배치된 소스영역; 상기 소스영역 상에 배치된 제1채널 영역; 터널링 효과를 제어하기 위하여 진성 게이트전위를 형성하기 위하여 터널링 효과에 의하여 상기 극박장벽층을 통한 캐리어 이동을 허용하는 두께 및 전도성 유형을 가지는, 상기 제1채널영역 상에 배치된 금박장벽층; 상기 극박장벽층 상에 배치된 제2채널영역; 상기 제2채널영역 상에 배치된 드레인영역; 상기 드레인영역 상에 배치된 절연층; 상기 절연층 상에 배치된 전극; 및 상기 드레인영역과 상기 극박장벽층에 의하여 형성되는 진성 게이트 전위 안장부 사이의 거리가 캐리어 평균 자유경로 이하로 형성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 극박장벽층이 극박 동형 접합구조인 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 극박장벽층이 극박 이형 접합구조인 것을 특징으로 하는 반도체 디바이스.
  7. 제1항에 있어서, 상기 극박장벽층이 극박 절연층으로 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서, 상기 극박장벽층이 양자 우물 전위를 형성하기 위하여 극박 이형 접합으로 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  9. 성장 장치로 반도체 디바이스를 제조하는 방법에 있어서, 반도체 기판 상에 소스영역을 형성하는 단계; 상기 소스영역 상에 제1채널영역을 형성하는 단계; 상기 제1채널영역 상에, 터널링 효과에 의하여 상기 극박장벽층을 통한 캐리어 이동을 허용하는 두께 및 전도성 유형을 가지는 극박장벽층을 형성하는 단계; 상기 극박장벽층 상에 제2채널영역을 형성하는 단계; 상기 제2채널영역 상에 드레인영역을 형성하는 단계; 상기 드레인영역 상에 절연층을 형성하는 단계; 상기 성장 장치 내의 동일 장소에서 금속 및 저-저항 반도체를 선택적으로 또는 모두 퇴적함에 의하여 상기 드레인영역 위의 상기 절연층 상에 표면전극을 형성하는 단계; 및 상기 성장 장치 내의 동일 장소에서 금속 및 저-저항 반도체를 선택적으로 또는 모두 퇴적함에 의하여 상기 반도체 기판 상에 소스전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,상기 소스영역을 형성하는 단계는 AsH3분위기에서 사전결정된 온도로 GaAs결정기판을 사전에 표면처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 반도체 디바이스를 제조하는 방법에 있어서, 반도체 기판 상에 소스영역을 형성하는 단계; 상기 제1채널영역 상이 제1채널영역을 형성하는 단계; 상기 제1채널영역 상에,터널링 효과에 의하여 상기 극박장벽층을 통한 캐리어 이동을 허용하는 두께 및 전도성 유형을 가지는 극박장벽층을 형성하는 단계; 상기 극박장벽층 상에 제2 채널영역을 형성하는 단계; 상기 제2채널영역 상에 드레인영역을 형성하는 단계; 상기 드레인영역 상에 절연층을 형성하는 단계; 동일한 장소에서 광조사 저온 애칭공정에 의하여 게이트 메사를 형성하는 단계; 상기 게이트 메사 상에 게이트영역을 형성하는 단계; 상기 드레인영역 위의 상기 절연층 상에 표면 전극을 형성하는 단계; 및 상기 반도체 기판 상에 소스전극을 형성하는 단계; 를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 광조사 저온 에칭 공정은 GaAs결정의 표면에 흡착된 염소가스를 사용하는 분자 층 에칭공정을 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  13. 제11항에 있어서,상기 소스영역을 형성하는 단계는 AsH3분위기에서 사전결정된 온도로 GaAs 결정기판을 사전에 표면처리하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  14. 제1항에 있어서, 상기 극박장벽층이 분자의 다중 층의 두께를 가지는 것을 특징으로 하는 반도체 디바이스.
  15. 제1항에 있어서, 상기 극박장벽층은 상기 채널영역 또는 상기 절연층 중의 하나의 전도성 유형에 반대되는 전도성 유형을 가지는 것을 특징으로 하는 반도체 디바이스.
  16. 제1항에 있어서, 상기 반도체 디바이스가 상기 극박장벽층에 접속된 깊이를 가지는 게이트 메사 상에 형성된 게이트 영역을 더 포함하며, 상기 게이트 영역은 상기 극박장벽층의 전위를 제어하기 위하여 게이트 바이어스 전압으로서 상기 외부전압을 인가하는 것을 특징으로 하는 반도체 디바이스.
  17. 제2항에 있어서, 상기 극박장벽층이 극박 동형 접합구조인 것을 특징으로 하는 반도체 디바이스.
  18. 제3항에 있어서, 상기 박장벽층이 극박 동형 접합구조인 것을 특징으로 하는 반도체 디바이스.
  19. 제4항에 있어서, 박장벽층이 극박 동형 접합구조인 것을 특징으로 하는 반도체 디바이스.
  20. 제2항에 있어서, 상기 극박장벽층이 극박 이형 접합구조인 것을 특징으로 하는 반도체 디바이스.
  21. 제3항에 있어서, 상기 극박장벽층이 극박 이형 접합구조인 것을 특징으로 하는 반도체 디바이스.
  22. 제4항에 있어서, 상기 극박장벽층이 극박 이형 접합구조인 것을 특징으로 하는 반도체 디바이스.
  23. 제2항에 있어서, 상기 극박장벽층이 극박 절연층으로 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  24. 제3항에 있어서, 상기 극박장벽층이 극박 절연층으로 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  25. 제4항에 있어서, 상기 극박장벽층이 극박 절연층으로 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  26. 제2항에 있어서, 상기 극박장벽층이 양자 우물 전위를 형성하기 위하여 극박 이형접합으로 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  27. 제3항에 있어서, 상기 극박장벽층이 양자 우물 전위를 형성하기 위하여 극박 이형접합으로 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  28. 제4항에 있어서, 상기 극박장벽층이 양자 우물 전위를 형성하기 위하여 극박 이형접합으로 형성되어 있는 것을 특징으로 하는 반도체 디바이스.
  29. 제2항에 있어서, 상기 극박장벽층이 분자의 다중 층의 두께를 가지는 것을 특징으로 하는 반도체 디바이스.
  30. 제3항에 있어서, 상기 극박장벽층이 분자의 다중 층의 두께를 가지는 것을 특징으로 하는 반도체 디바이스.
  31. 제4항에 있어서, 상기 극박장벽층이 분자의 다중 층의 두께를 가지는 것을 특징으로 하는 반도체 디바이스.
  32. 제2항에 있어서, 상기 극박장벽층은 상기 채널영역 또는 상기 절연층 중의 하나의 전도성 유형에 반대되는 전도성 유형을 가지는 것을 특징으로 하는 반도체 디바이스.
  33. 제3항에 있어서, 상기 극박장벽층은 상기 채널영역 또는 상기 절연층 중의 하나의 전도성 유형에 반대되는 전도성 유형을 가지는 것을 특징으로 하는 반도체 디바이스.
  34. 제4항에 있어서, 상기 극박장벽층은 상기 채널영역 또는 상기 절연층 중의 하나의 전도성 유형에 반대되는 전도성 유형을 가지는 것을 특징으로 하는 반도체 디바이스.
  35. 제2항에 있어서, 상기 반도체 디바이스가 상기 극박장벽층의 접속된 깊이를 가지는 게이트 메사 상에 형성된 게이트 영역을 더 포함하며, 상기 게이트 영역은 상기 극박장벽층의 전위를 제어하기 위하여 게이트 바이어스 전압으로서 상기 외부전압을 인가하는 것을 특징으로 하는 반도체 디바이스.
  36. 제3항에 있어서, 상기 반도체 디바이스가 상기 극박장벽층의 접속된 깊이를 가지는 게이트 메사 상에 형성된 게이트 영역을 더 포함하며, 상기 게이트 영역은 상기 극박장벽층의 전위를 제어하기 위하여 게이트 바이어스 전압으로서 상기 외부전압을 인가하는 것을 특징으로 하는 반도체 디바이스.
  37. 제4항에 있어서, 상기 반도체 디바이스가 상기 극박장벽층의 접속된 깊이를 가지는 게이트 메사 상에 형성된 게이트 영역을 더 포함하며, 상기 게이트 영역은 상기 극박장벽층의 전위를 제어하기 위하여 게이트 바이어스 전압으로서 상기 외부전압을 인가하는 것을 특징으로 하는 반도체 디바이스.
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