JPS61158184A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61158184A JPS61158184A JP27991884A JP27991884A JPS61158184A JP S61158184 A JPS61158184 A JP S61158184A JP 27991884 A JP27991884 A JP 27991884A JP 27991884 A JP27991884 A JP 27991884A JP S61158184 A JPS61158184 A JP S61158184A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000969 carrier Substances 0.000 claims abstract description 28
- 230000004888 barrier function Effects 0.000 claims abstract description 20
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract 5
- 239000010410 layer Substances 0.000 description 35
- 238000010586 diagram Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 125000005842 heteroatom Chemical group 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヘテロ接合を用いてホットな状態で多数キャリ
アを縦方向に注入し、その流量をコントロールするトラ
ンジスタに係し、新規な動作原理にもとづき、高速、高
耐圧動作を可能とする半導体装置に関する。
アを縦方向に注入し、その流量をコントロールするトラ
ンジスタに係し、新規な動作原理にもとづき、高速、高
耐圧動作を可能とする半導体装置に関する。
本発明者は、先に第５図に示すようなヘテロ構造を利用
する高速の半導体装置を発明して特許出願（％顯昭５９
−１１１８１６号）している。図において、１がカソー
ド電極、２が゛アノード電極であって、その間にワイド
・ギャップなエミツタ層のｎ−Ａ１．。
する高速の半導体装置を発明して特許出願（％顯昭５９
−１１１８１６号）している。図において、１がカソー
ド電極、２が゛アノード電極であって、その間にワイド
・ギャップなエミツタ層のｎ−Ａ１．。
Ｇｅｔ＋−５Ａｚ層３．動作層のｎ−ＧａＡｚ層４．低
抵抗なｎ”−ＧａＡｚ層７が備えられ、また制御電極で
ある第３ｍ極のｐ”−ＧａＡｔ層６と接続電極８が形成
されている。カソード側のｔｓ−ＡＩｔａｅＧａ＋−ｘ
ＡｚＡｓＯ２値は、ＧａＡｚのｒ−１間のエネルギ（０
，５６ｇＦ）より小さな障壁を形成するＸ値９例えば０
．３ ｍＶを選定すると、エミッタのｎ−ＪｌｘＧａ＋
−５ｅＡｐ層３より注入される多数キャリアは、７オノ
ン散乱の影響を受けないでホットな状態で注入すること
ができ、注入されたキヤリアは速いスピードのまま走行
し、アノード電極に向って流れる。この電流をコントロ
ールする方法として、先の発明に罫いては第３電極であ
るｐ＋層６から少数キャリア（ホール）５を注入し、ヘ
テロ界面にホールを流し、その伝導変調を利用する。
抵抗なｎ”−ＧａＡｚ層７が備えられ、また制御電極で
ある第３ｍ極のｐ”−ＧａＡｔ層６と接続電極８が形成
されている。カソード側のｔｓ−ＡＩｔａｅＧａ＋−ｘ
ＡｚＡｓＯ２値は、ＧａＡｚのｒ−１間のエネルギ（０
，５６ｇＦ）より小さな障壁を形成するＸ値９例えば０
．３ ｍＶを選定すると、エミッタのｎ−ＪｌｘＧａ＋
−５ｅＡｐ層３より注入される多数キャリアは、７オノ
ン散乱の影響を受けないでホットな状態で注入すること
ができ、注入されたキヤリアは速いスピードのまま走行
し、アノード電極に向って流れる。この電流をコントロ
ールする方法として、先の発明に罫いては第３電極であ
るｐ＋層６から少数キャリア（ホール）５を注入し、ヘ
テロ界面にホールを流し、その伝導変調を利用する。
第６図のパントモチルにおいて、ヘテロ界面の価電子帯
のバリアにホール５がたまυ、これを中和するように見
合った電子がカソード側のｎ−，４２゜Ｇａ４−□Ａｓ
からｎ−−ＧａＡｚへ注入される。本例（第５図）では
、第３電極から注入される少数キャリアであるホールの
量を制御し、ヘテロ界面のバリアに蓄積されるホールの
量を変えることによって、カソードと７ノ一ド間の電流
を調整することができる。
のバリアにホール５がたまυ、これを中和するように見
合った電子がカソード側のｎ−，４２゜Ｇａ４−□Ａｓ
からｎ−−ＧａＡｚへ注入される。本例（第５図）では
、第３電極から注入される少数キャリアであるホールの
量を制御し、ヘテロ界面のバリアに蓄積されるホールの
量を変えることによって、カソードと７ノ一ド間の電流
を調整することができる。
第５図の発明の素子においては、高速な動作が可能とな
るが、動作領域の？１″″−ＧａＡｚ層４のドーピング
濃度が比較的に高くなし、このため高耐圧。
るが、動作領域の？１″″−ＧａＡｚ層４のドーピング
濃度が比較的に高くなし、このため高耐圧。
高出力動作に関しては十分ではない。
本発明においては、（イ）多数キャリアをホットに注入
するためのヘテロ接合、（ロ）該ヘテロ接合より多数キ
ャリアが注入され、該注入される多数キャリアによる空
間電荷領域が形成される高抵抗な半導体層、（ハ）該空
間電荷領域に少数キャリアを注入する制御電極、の、印
〜ｅ→の各構成を有し、空間電荷領域に形成される空間
電荷を前記制御電極より注入する少数キャリアで打ち消
すことにより、該空間電荷による障壁を変調し、多数キ
ャリアの流量を制御する縦型構造のトランジスタを提供
するものである。
するためのヘテロ接合、（ロ）該ヘテロ接合より多数キ
ャリアが注入され、該注入される多数キャリアによる空
間電荷領域が形成される高抵抗な半導体層、（ハ）該空
間電荷領域に少数キャリアを注入する制御電極、の、印
〜ｅ→の各構成を有し、空間電荷領域に形成される空間
電荷を前記制御電極より注入する少数キャリアで打ち消
すことにより、該空間電荷による障壁を変調し、多数キ
ャリアの流量を制御する縦型構造のトランジスタを提供
するものである。
本発明構成では上述の−）の高抵抗な半導体層に（イ）
のヘテロ接合からホットな状態で多数キャリアを注入す
る構成としておし、（ロ）の高抵抗な半導体層のキャリ
ア濃度をｎｂ、注入される電子濃度を町）、１とすると
き、 ｎ□ＮＪ ＞＞ ｎｂ となるようにしている。通常この条件を満たす町の値と
して１０１′〜１０” ａｍ−” が望ましい。その
結果動作層の高抵抗な半導体層中に、注入される多数キ
ャリア自らが作る空間電荷障壁が形成される。
のヘテロ接合からホットな状態で多数キャリアを注入す
る構成としておし、（ロ）の高抵抗な半導体層のキャリ
ア濃度をｎｂ、注入される電子濃度を町）、１とすると
き、 ｎ□ＮＪ ＞＞ ｎｂ となるようにしている。通常この条件を満たす町の値と
して１０１′〜１０” ａｍ−” が望ましい。その
結果動作層の高抵抗な半導体層中に、注入される多数キ
ャリア自らが作る空間電荷障壁が形成される。
この空間電荷障壁を（ハ）の第３’ｌ、極たる制御電極
から注入する少数キャリアの電荷により中和して変調し
、多数キャリアの流量を制御する。
から注入する少数キャリアの電荷により中和して変調し
、多数キャリアの流量を制御する。
また、本発明構成において、動作層厚みを１μｍ以下と
することにより高速動作が期待される。
することにより高速動作が期待される。
さらに、本発明構成によれば、動作層のドーピング濃度
を上述の空間電荷制限領域の形成のために、十分低ドー
ピング濃度に形成するから、高い耐圧が得られ、高出力
トランジスタ動作が可能となる。
を上述の空間電荷制限領域の形成のために、十分低ドー
ピング濃度に形成するから、高い耐圧が得られ、高出力
トランジスタ動作が可能となる。
第１図に本発明の一実施例の要部断面を示しておし、カ
ンード電極１１とアノード電極１２０間にｎ−ＧａＡｚ
コンタクト層１３． ｘ−Ａｆｌ、ｘＧａ、−ｘＡｚワ
イドギャップ・エミッタ１５．ｊ（又はｎ−） ＧａＡ
ｚ動作層１４゜ｎ−ＧａＡｚコンタクト＃１７が形成さ
れ、さらに動作層１４に形成される空間電荷障壁を打ち
消す少数キャリアを注入する制御電極のｐ−ＧａＡｚ層
１６ が設けられている。本実施例の素子は第１図のご
とく、７ノード・カソード間に接続する電源Ｅ、と、制
御電極のコンタクトメタル１８を正電位にバイアスする
電源Ｅ、によ多動作せしめる。
ンード電極１１とアノード電極１２０間にｎ−ＧａＡｚ
コンタクト層１３． ｘ−Ａｆｌ、ｘＧａ、−ｘＡｚワ
イドギャップ・エミッタ１５．ｊ（又はｎ−） ＧａＡ
ｚ動作層１４゜ｎ−ＧａＡｚコンタクト＃１７が形成さ
れ、さらに動作層１４に形成される空間電荷障壁を打ち
消す少数キャリアを注入する制御電極のｐ−ＧａＡｚ層
１６ が設けられている。本実施例の素子は第１図のご
とく、７ノード・カソード間に接続する電源Ｅ、と、制
御電極のコンタクトメタル１８を正電位にバイアスする
電源Ｅ、によ多動作せしめる。
第２図は、第１図の素子のエネルギ電図であし、ｎ−Ａ
ｉａｅＧａ １−ｘＡｚ層１５とｉ（またはｎ−） Ｇ
ａＡｚ １４のヘテロ接合の障壁ＥＲを、ホットな状態
で多数キャリアが注入されるようにＧａＡｚのｒ−Ｌ間
のエネルギ（０，３６ｍＶ） より小さくなるように
している。この例では、ｎ−ＡＡｘＧａＨ−ｘＡｚ層１
５の２値を選定してＥＨが０．５ｍＶになるようにして
いる。ヘテロ接合からホットな状態でｉ（ｔたはｎ−）
ＧａＡｚ １４に注入された電子は、ＧａＡｚ層１４が
ｉ又はｎ″″のため、自らの電荷により形成される空間
電荷障壁によって制限され、一定の電流が流れる。この
空間電荷障壁を制御する方法として、第３電極のｐ−Ｇ
ａＡ Ｊ１層１６よりホール２０を注入すれば、障壁の
高い領゛域、すなわち電子群２１が集まっている領域に
ホールが蓄積し始め、これによりミ子の空間電荷を打ち
消すため、障壁ボテ７シャルは低くなる。すなわち電子
電流は多く流れることになる。従って、ホールの注入量
すなわち第３電極からの電流量を多くすれば、カソード
・アノード間電流は多く流れ電流制限が行なえる。ｎ−
の値としては１ （１１４ｃ−Ａ以下が望ましい。
ｉａｅＧａ １−ｘＡｚ層１５とｉ（またはｎ−） Ｇ
ａＡｚ １４のヘテロ接合の障壁ＥＲを、ホットな状態
で多数キャリアが注入されるようにＧａＡｚのｒ−Ｌ間
のエネルギ（０，３６ｍＶ） より小さくなるように
している。この例では、ｎ−ＡＡｘＧａＨ−ｘＡｚ層１
５の２値を選定してＥＨが０．５ｍＶになるようにして
いる。ヘテロ接合からホットな状態でｉ（ｔたはｎ−）
ＧａＡｚ １４に注入された電子は、ＧａＡｚ層１４が
ｉ又はｎ″″のため、自らの電荷により形成される空間
電荷障壁によって制限され、一定の電流が流れる。この
空間電荷障壁を制御する方法として、第３電極のｐ−Ｇ
ａＡ Ｊ１層１６よりホール２０を注入すれば、障壁の
高い領゛域、すなわち電子群２１が集まっている領域に
ホールが蓄積し始め、これによりミ子の空間電荷を打ち
消すため、障壁ボテ７シャルは低くなる。すなわち電子
電流は多く流れることになる。従って、ホールの注入量
すなわち第３電極からの電流量を多くすれば、カソード
・アノード間電流は多く流れ電流制限が行なえる。ｎ−
の値としては１ （１１４ｃ−Ａ以下が望ましい。
この素子はｉ（又はｎ−） ＧａＡｚを１μｍ程度以下
にドーピング濃度が十分低いｉ又はｎ一層であるため、
本実施例の素子は耐圧が大きくなり、高出力素子への応
用が可能となる。
にドーピング濃度が十分低いｉ又はｎ一層であるため、
本実施例の素子は耐圧が大きくなり、高出力素子への応
用が可能となる。
なお、本発明の実施例の変形として、多数キャリアの注
入による空間電荷障壁に加えて、イオン化した薄いｐ一
層を核部に設けておき、障壁をより高く形成するように
なすこともできる。
入による空間電荷障壁に加えて、イオン化した薄いｐ一
層を核部に設けておき、障壁をより高く形成するように
なすこともできる。
（エネルギ電図による動作説明）
第３図儲）、（Ｂ）において、（２）は高抵抗なｉ又は
ｎ″″層にヘテロ接合からホットな状態で電子が、注入
され、注入された電子群２１自らの電荷による空間電荷
領域１９が形成される。該領域１９０山の高さは注入さ
れる電子の初速度に依存するもので、この点に関しては
真空管における空間電荷と対応するものである。次に、
図（Ｂ）において、ホール２０を注入すると（第１図の
制御電極のｐ−ＧａＡｚ層１６全１６ス電位にする）、
空間電荷領域１９の電子群の電荷が中和され、障壁の山
の高さが下がる。その結果、図（２）において空間電荷
により制限されて一定の小さな電流が流れていたのに対
し、図（Ｅ）では空間電荷の障壁がホール注入により低
下し、より大きな電流が流れるようになる。
ｎ″″層にヘテロ接合からホットな状態で電子が、注入
され、注入された電子群２１自らの電荷による空間電荷
領域１９が形成される。該領域１９０山の高さは注入さ
れる電子の初速度に依存するもので、この点に関しては
真空管における空間電荷と対応するものである。次に、
図（Ｂ）において、ホール２０を注入すると（第１図の
制御電極のｐ−ＧａＡｚ層１６全１６ス電位にする）、
空間電荷領域１９の電子群の電荷が中和され、障壁の山
の高さが下がる。その結果、図（２）において空間電荷
により制限されて一定の小さな電流が流れていたのに対
し、図（Ｅ）では空間電荷の障壁がホール注入により低
下し、より大きな電流が流れるようになる。
第４図（２）、（Ｅ）は、空間電荷領域１９にｐ一層４
１を設けた場合であし、イオン化されたアクセプタ４６
によって、障壁の山の高さがより高くなっており、図（
ロ）の状態での制限された電流を第６図（２）の場合よ
υ小さくできる。
１を設けた場合であし、イオン化されたアクセプタ４６
によって、障壁の山の高さがより高くなっており、図（
ロ）の状態での制限された電流を第６図（２）の場合よ
υ小さくできる。
本発明は以上のように、多数キャリアを縦方向にホット
に注入し、それより形成される空間電荷障壁を少数キャ
リアを注入することにより変調し、トランジスタ動作を
行わせるもので、高速動作を可能にするとともに１従来
の縦型素子に比べて動作層のドーピング濃度がずっと低
いので耐圧が大きく、高耐圧・高出力素子の実現に寄与
するものである。
に注入し、それより形成される空間電荷障壁を少数キャ
リアを注入することにより変調し、トランジスタ動作を
行わせるもので、高速動作を可能にするとともに１従来
の縦型素子に比べて動作層のドーピング濃度がずっと低
いので耐圧が大きく、高耐圧・高出力素子の実現に寄与
するものである。
第１図は本発明の半導体装置の一実施例の要部断面図、
第２図は第１図の半導体装置のエネルギ電図による説明
図、 第６図（２）、（至）は本発明の半導体装置の一実施例
のエネルギ電図による動作説明図、 第４図（２）、（Ｅ）は本発明の半導体装置の他の実施
例のエネルギ電図によ、る動作説明図。 第５図、第６図はそれぞれ従来の半導体装置の要部断面
図及びエネルギ電図による説明図。 １１・・・カソード電極 １２・・・アノード電極 １３・・・ｎ”ＧａＡｚコンタクト層 １４・ ｊ（又はｎ″″） Ｇｌ！、４Ｊ！層（動作層
）１５− ｎ−ＡＪｔｚＧａｌ−２Ａｚ （ワイドギャ
ップ・エミッタ）１６・・・ｐ−ＧａＡｚ層 １７・・・ｎ”−ＧａＡｚ層 １８・・・；シタクトメタル １９・・・空間電荷領域 ２０・・・ホール ２１・・・電子群 ４１・・・ｐ一層
図、 第６図（２）、（至）は本発明の半導体装置の一実施例
のエネルギ電図による動作説明図、 第４図（２）、（Ｅ）は本発明の半導体装置の他の実施
例のエネルギ電図によ、る動作説明図。 第５図、第６図はそれぞれ従来の半導体装置の要部断面
図及びエネルギ電図による説明図。 １１・・・カソード電極 １２・・・アノード電極 １３・・・ｎ”ＧａＡｚコンタクト層 １４・ ｊ（又はｎ″″） Ｇｌ！、４Ｊ！層（動作層
）１５− ｎ−ＡＪｔｚＧａｌ−２Ａｚ （ワイドギャ
ップ・エミッタ）１６・・・ｐ−ＧａＡｚ層 １７・・・ｎ”−ＧａＡｚ層 １８・・・；シタクトメタル １９・・・空間電荷領域 ２０・・・ホール ２１・・・電子群 ４１・・・ｐ一層
Claims (1)
- 【特許請求の範囲】 縦型構造のトランジスタにおいて、 （イ）多数キャリアをホットに注入するためのヘテロ接
合、 （ロ）該ヘテロ接合より多数キャリアが注入され、該注
入される多数キャリアによる空間電荷領域が形成される
高抵抗な半導体層、 （ハ）該空間電荷領域に少数キャリアを注入する制御電
極、 の各構成を有し、空間電荷領域に形成される空間電荷を
前記制御電極より注入する少数キャリアで打ち消すこと
により、該空間電荷による障壁を変調し、多数キャリア
の流量を制御することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27991884A JPS61158184A (ja) | 1984-12-29 | 1984-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27991884A JPS61158184A (ja) | 1984-12-29 | 1984-12-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158184A true JPS61158184A (ja) | 1986-07-17 |
Family
ID=17617722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27991884A Pending JPS61158184A (ja) | 1984-12-29 | 1984-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631326A2 (en) * | 1993-05-12 | 1994-12-28 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor memory device and method of manufacturing same |
-
1984
- 1984-12-29 JP JP27991884A patent/JPS61158184A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631326A2 (en) * | 1993-05-12 | 1994-12-28 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor memory device and method of manufacturing same |
| EP0631326A3 (en) * | 1993-05-12 | 1995-05-31 | Zaidan Hojin Handotai Kenkyu | Semiconductor memory device and manufacturing method. |
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