JPS60254777A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60254777A JPS60254777A JP11181684A JP11181684A JPS60254777A JP S60254777 A JPS60254777 A JP S60254777A JP 11181684 A JP11181684 A JP 11181684A JP 11181684 A JP11181684 A JP 11181684A JP S60254777 A JPS60254777 A JP S60254777A
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- Japan
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- electrode
- carriers
- semiconductor device
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- Pending
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- 239000000969 carrier Substances 0.000 claims abstract description 24
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへテロ構造を利用する高速の半導体装置に関す
る。
る。
従来、多数キャリアの流れを制御するタイプの半導体装
置として、縦型構造の半導体装置が開発されているが、
高速動作のうえで限界がある。
置として、縦型構造の半導体装置が開発されているが、
高速動作のうえで限界がある。
第４図に、従来の縦型の半導体装置の一例を示している
。図において、４】はソース電極、４２はドような構造
において、ソースからドレインに向うキャリアの流れは
、ゲート４４から横方向に広がる空乏層４５の厚みが変
化することによ多制御される。
。図において、４】はソース電極、４２はドような構造
において、ソースからドレインに向うキャリアの流れは
、ゲート４４から横方向に広がる空乏層４５の厚みが変
化することによ多制御される。
ところが、ゲー）４４の横方向以外に、図のように上・
下方向にも空乏層４５が広がることになり、比較的大き
な寄生容量をもち、また構造上浮遊容量も避けられない
ため、ゲートの電位を変えるとき充・放電に時間を要し
、高速動作の障害になる。
下方向にも空乏層４５が広がることになり、比較的大き
な寄生容量をもち、また構造上浮遊容量も避けられない
ため、ゲートの電位を変えるとき充・放電に時間を要し
、高速動作の障害になる。
本発明は、従来の縦型半導体装置の高速化の障害となる
事項を改善する新規な動作原理の半導体装置を提供しよ
うとするものである。
事項を改善する新規な動作原理の半導体装置を提供しよ
うとするものである。
本発明は、ヘテロ接合構造を用いて多数キャリアをホッ
トに注入し、他方第３電極よシ少数キャリアを注入して
前記へテロ接合界面に流し、該少数キャリアによってヘ
テロ接合界面のバリアで起こる伝導度変調によシ、前記
多数キャリアの注入量を制御するものであシ、トランジ
スタ動作を行なわせる０本発明の半導体装置は、■ヘテ
ロ障壁を用いてホット状態で多数キャリアを縦方向に注
入するので、高速化に適する、■電流制御方法として、
第３電極より注入された少数キャリアの伝導度変調を用
いているので、本質的には動作速度は少数キャリアの第
３電極からヘテロ界面までの走行時間で決まシ、寄生容
量や浮遊容量の関与が少ない、という動作原理に基づく
特徴を有し、動作の高速化が可能である。
トに注入し、他方第３電極よシ少数キャリアを注入して
前記へテロ接合界面に流し、該少数キャリアによってヘ
テロ接合界面のバリアで起こる伝導度変調によシ、前記
多数キャリアの注入量を制御するものであシ、トランジ
スタ動作を行なわせる０本発明の半導体装置は、■ヘテ
ロ障壁を用いてホット状態で多数キャリアを縦方向に注
入するので、高速化に適する、■電流制御方法として、
第３電極より注入された少数キャリアの伝導度変調を用
いているので、本質的には動作速度は少数キャリアの第
３電極からヘテロ界面までの走行時間で決まシ、寄生容
量や浮遊容量の関与が少ない、という動作原理に基づく
特徴を有し、動作の高速化が可能である。
第１図に本発明の一実施例を示し、１がカソード電極、
３がｎ−ＡＡ！ｘＧａ １−ｘＡｓ層、４がｎ’−Ｇ
ａ Ａ ｓ層、７がｎ−ＧａＡｓ層、２がアノード電極
である。そして、６はＰ”−ＧａＡｓ領域（第３電極）
であり、コンタクトメタル８が形成されている。カソー
ド側のｎ−ＡＪｘＧａ、−ｘＡｓＡＢＯ３値は、ＧａＡ
３のＦ−Ｌ間のエネルギ（ｏ、ａａｅＶ）よシ小さな障
壁を形成するＸ値例えば０．３ ｅＶを選定している。
３がｎ−ＡＡ！ｘＧａ １−ｘＡｓ層、４がｎ’−Ｇ
ａ Ａ ｓ層、７がｎ−ＧａＡｓ層、２がアノード電極
である。そして、６はＰ”−ＧａＡｓ領域（第３電極）
であり、コンタクトメタル８が形成されている。カソー
ド側のｎ−ＡＪｘＧａ、−ｘＡｓＡＢＯ３値は、ＧａＡ
３のＦ−Ｌ間のエネルギ（ｏ、ａａｅＶ）よシ小さな障
壁を形成するＸ値例えば０．３ ｅＶを選定している。
第５図にＧａＡ３のバンド図が示されているが、上記Ｘ
値に、ｒ点とアッパバレイのＬ点間のエネルギよシ小さ
なＸ （Ｉｎを選定すれば、多数キャリアはホットな状
態で注入することができ、注入されたキャリアはアッパ
バレイに遷移することなく、速いスピードのま＼走行し
、アノード電極に向って流れる。この電流をコントロー
ルする方法として、本実施例では第３を極であるＰ＋層
６から少数キャリア（ホール）５を注入し、ヘテロ界面
にホールを流し、その伝導度変調を利用する。第２図の
バンドモデルに示すごとく、ヘテロ界面の価電子帯のバ
リアにホール５がたまシ、これを中和するように見合っ
た電子がカソード側のｎ−Ａ／ＧａＡａからｎ−ＧａＡ
ａへ注入される。そのような現象を伝導度変調というが
、本発明はこれを用いている。
値に、ｒ点とアッパバレイのＬ点間のエネルギよシ小さ
なＸ （Ｉｎを選定すれば、多数キャリアはホットな状
態で注入することができ、注入されたキャリアはアッパ
バレイに遷移することなく、速いスピードのま＼走行し
、アノード電極に向って流れる。この電流をコントロー
ルする方法として、本実施例では第３を極であるＰ＋層
６から少数キャリア（ホール）５を注入し、ヘテロ界面
にホールを流し、その伝導度変調を利用する。第２図の
バンドモデルに示すごとく、ヘテロ界面の価電子帯のバ
リアにホール５がたまシ、これを中和するように見合っ
た電子がカソード側のｎ−Ａ／ＧａＡａからｎ−ＧａＡ
ａへ注入される。そのような現象を伝導度変調というが
、本発明はこれを用いている。
本実施例では、第３電極から注入される少数キャリアで
あるホールの量によって、カソードとアノード間の電流
を調整できる。注入されたホールはへテロ界面のバリア
によシ前記のごとく蓄積し、余分のものはカソードに入
る。
あるホールの量によって、カソードとアノード間の電流
を調整できる。注入されたホールはへテロ界面のバリア
によシ前記のごとく蓄積し、余分のものはカソードに入
る。
次に第３図に示すのは、寄生容量を減少せしめるために
、第３電極６の下方を半絶縁層（１−ＧａＡ８）９にし
たものでオシ、他は第２図と同じである。
、第３電極６の下方を半絶縁層（１−ＧａＡ８）９にし
たものでオシ、他は第２図と同じである。
以上、本発明の実施例として、ＡＡ’ＧａＡｓ −Ｇａ
Ａｓヘテロ構造を用いたものを示したが、本発明祉これ
に限らず、例えばＧａＡｓ系の他の組合せやＩｎＰ系の
へテロ構造等にも適用できるものでおる。
Ａｓヘテロ構造を用いたものを示したが、本発明祉これ
に限らず、例えばＧａＡｓ系の他の組合せやＩｎＰ系の
へテロ構造等にも適用できるものでおる。
本発明は、第３Ｎ、極よシ注入する少数キャリアの伝導
度変調を用いて、ヘテロ接合構造にょシホットに注入さ
れる多数キャリアの注入量を制御するので、原理的には
少数キャリアの走行時間によって動作速度が決まり、普
通のＦＥＴのように浮遊容量や寄生容量の影響が少ない
。そのため高速動作が期待され、さらに、第３電極をメ
サ構造に形成し、第３電極の下方を半絶縁層となせば浮
遊容量や寄生容量も極力小さくすることができ、高速動
作に適した半導体装置を得ることができる。
度変調を用いて、ヘテロ接合構造にょシホットに注入さ
れる多数キャリアの注入量を制御するので、原理的には
少数キャリアの走行時間によって動作速度が決まり、普
通のＦＥＴのように浮遊容量や寄生容量の影響が少ない
。そのため高速動作が期待され、さらに、第３電極をメ
サ構造に形成し、第３電極の下方を半絶縁層となせば浮
遊容量や寄生容量も極力小さくすることができ、高速動
作に適した半導体装置を得ることができる。
第１図は本発明の半導体装置の一実施例の断面図、
第２図は本発明の半導体装置の一実施例のバンド構造を
示す図、 第３図は本発明の半導体装置の他の実施例の断面図、 第４図は従来の半導体装置の一例を示す断面図、第５図
はＧａＡＢのバンド図。 （主な符号） １・・・カソード電極、２・・・アノード電極、３・・
・ｎ−ＡＪＧａＡｓ層、４−ｎ−ＧａＡｓ層、５−（蓄
積された）ホール（少数キャリア）、６・・・第３電極
（Ｐ＋層）、７・・・ｎ”−ＧａＡｓ層、 ８・・・（
第３電極の）コンタクトメタル。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部 （外１名） 第１図 Ｆ＋１ 第２図 第３図 ２ 第４図 ゛４１
示す図、 第３図は本発明の半導体装置の他の実施例の断面図、 第４図は従来の半導体装置の一例を示す断面図、第５図
はＧａＡＢのバンド図。 （主な符号） １・・・カソード電極、２・・・アノード電極、３・・
・ｎ−ＡＪＧａＡｓ層、４−ｎ−ＧａＡｓ層、５−（蓄
積された）ホール（少数キャリア）、６・・・第３電極
（Ｐ＋層）、７・・・ｎ”−ＧａＡｓ層、 ８・・・（
第３電極の）コンタクトメタル。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部 （外１名） 第１図 Ｆ＋１ 第２図 第３図 ２ 第４図 ゛４１
Claims (1)
- カソード、アノニド、及び第３電極を備える半導体装置
において、ヘテロ接合構造を用いて多数キャリアをホッ
トに注入し、他方第３電極よシ、少数キャリアを注入し
て前記へテロ接合界面に流し、該注入された少数キャリ
アによシヘテロ接合界面のノ（リアで起こる伝導度変調
により、前記多数キャリアの注入量を制御することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181684A JPS60254777A (ja) | 1984-05-31 | 1984-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181684A JPS60254777A (ja) | 1984-05-31 | 1984-05-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254777A true JPS60254777A (ja) | 1985-12-16 |
Family
ID=14570874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11181684A Pending JPS60254777A (ja) | 1984-05-31 | 1984-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631326A2 (en) * | 1993-05-12 | 1994-12-28 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor memory device and method of manufacturing same |
-
1984
- 1984-05-31 JP JP11181684A patent/JPS60254777A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631326A2 (en) * | 1993-05-12 | 1994-12-28 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor memory device and method of manufacturing same |
| EP0631326A3 (en) * | 1993-05-12 | 1995-05-31 | Zaidan Hojin Handotai Kenkyu | Semiconductor memory device and manufacturing method. |
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