JPS61185971A - 伝導度変調型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 ！−詔ａ口しシ　トー澹−−−−御羽エク　１１八＾！
Ｉ門ｍ　−ν　關　１　　　　ル←　−豐　曽のターン
オツスピードを他の特性を損うことなく改善したもので
ある。

〔発明の技術的背景〕

電力゛用縦Ｗ２重拡散ＭＯ８ＦＦｆＴ（ＶＤＭＯ８）　
ハ高速スイッチング特性に秀れ、かつ高入力インピーダ
ンスをもっているので入力損失の小さい半導体装置とし
て知られている。

しかし、このＶＤＭＯ８ＦＥＴは多数キャリヤを利用し
ており、その高耐圧化を図るためにドレインとして動作
するＮ″″領域を厚くするとこの部分が抵抗として動作
してオｙ抵抗が大きくなる欠点がある。

一方これ（二替る半導体装置としては特開昭５６−１５
０８７０、号公報ＵＢ２．４３６４０７３等によって開
示された伝導度変調製素子が知られている。

この素子は、前記ＶＤＭＯ８ＦＢＴのドレイン領域亀：
連続してこれと反対導電型のアノード領域を形成し、こ
の領域から前記ドレイン領域中へ少数キャリアを注入す
る伝導度変調型Ｍ０８ＦＦｉＴである。これを第８図の
断面図で説明する。

道雷刑が！かス坐道汰ｌＩＩシ奈万に雷ねた４層橿造を
持ち、Ｐ型のアノード領域ｕには、ドレイン領域として
動作するＮ″″″層臣層する。このドレイン領域の表面
部分からＰ型の不純物を選択的（二導入して複数のＰ型
領域１３を形成する。

このＰ空領域には更にＮ型の２領域１４　、１４を互に
離して設け、ソース領域として動作させる。前記Ｐ空領
域１３及びＮ型領域１４はその接合端を前記ドレイン領
域化の表面に露出させるが、複数の前記Ｐ空領域１３　
、１３−の中、近接した１組によって得られる複数組ζ
：ついて、この近接した前記Ｐ型領域内も＝形成したＮ
型領域間の前記ドレイン領域ｎ表面部分を絶縁層１６で
被覆する。更に、この絶縁物層１６Ｉ＝はゲート層とし
て動作するポリシリコン層１５を埋設し、前記アノード
領域（＝はアノード電極１９を、選択的（＝被覆した前
記絶縁物層間に露出した前記Ｐ型領域化、−・及びＮ型
領域１４−にはソース電極１７を、前記ゲート層１５ζ
：積層した前記絶縁部層１６部分を開口してゲート電極
１８を形成する。

このよう（二形成した半導体装置では、前記ゲート電極
に電圧を印加すると、この電極直下のドレイン領域表面
にチャンネル反転層が形成されオン状態になる。このオ
ン状態ではエレクトロンが前記ソースからこのチャンネ
ルを通ってドレイン領域に集められる。これに伴いアノ
ードとドレイン間は順バイアスされアノードからドレイ
ンにホールが注入される。従って、このＭＯＳＦＥＴの
オン状態では、ドレイン内にエレクトロンとホールとが
注入されて伝導度が変調される。前記ＶＤＭＯｆ９ＦＴ
！Ｔではドレイン領域に多数キャリアであるエレクトロ
ンしか注入されないので、このドレイン領域の濃度が低
い場合や、その厚さが大きい際には、このドレイン領域
がエレクトロンの流れにとって、極めて大きい抵抗とな
り、これがＶＤＭＯ８ＦＥＴのオン抵抗最大成分であっ
た。一方、第８図（＝示した伝導度変調型ＭＯ８ＦＦｆ
Ｔでは、前記ドレイン領域が伝導度変調を受Ｃするので
その抵抗成分は極めて小さくなり、このドレイン領域の
濃度が低くかつ厚い場合でもオン抵抗の小さい半導体装
置となる。

〔背景技術の問題点〕

前記伝導度変調型ＭＯ８Ｆｍ’Ｉ’は、アノード領域か
らドレイン領域中（二注入した少数キャリア（ホール）
の一部は過剰小数キャリアとしてドレイン領域中（二蓄
積されてしまう。従って、このＭＯＳＦＥＴをオフする
ためにゲート印加電圧な零（二してチャンネルを閉じて
エレクトロンの流れを止めても蓄積された少数キャリア
（ホール）が排出されるまで、このＭＯ８ＦＦｆＴはオ
フ状態Ｃ二ならない。更に、前記第１図の装置ではオフ
時にドレイン領域に存在するエレクトロンがアノード領
域を通り抜ける時に７ノード領域から新たなホールの注
入を誘起し、結果的にはターンオフ時間が極めて長くな
る。

しかし、伝導度変調型ＭＯｆ９ＦＩＥｉＴでは一般的な
■１８に比べて約１０倍の電流を流すことができるが、
ターンオフ時間は、逆に１０倍以上長くなる欠点を持っ
ている。電力用半導体装置をＰＷＭ（Ｐｕ１ｓｅ　Ｗｉ
ｄ　仙Ｍｏｃｌｕｌａｔｉｏｎ　）方式のモータ制御へ
応用する場合、長いターンオフ時間は、キャリア周波数
を高められなくなりその応用範囲が極めて小さくなる。

前記伝導度変調型ＭＯ８ＦＥＴのターンオフスビードル
ｋｉｌｌＬナス嘴辻シＬイ番セｌフ乃ｌづ々イムル／Ｉ
＼さくする手法が提案されている。例えば人ｕ、Ｐｔ等
の重金属拡散法、若しくは中性子線、ガンマ線、電子線
等の放射線を照射する方法を使用してキャリアライフタ
イムを小さくできる。

しかし、ターンオフ時間は改善されるが、同時にキャリ
アライフタイムの低下を招くので伝導度変調度合をも低
下させる結果となり、この素子の最大の利点である低オ
ン抵抗特性が悪化する。従って、単なるライフタイム制
御だけでは低オン抵抗を持ちかつ、ターンオフ時間も兼
備した伝導度変調型ＭＯ８ＰＥＴは得られない。

〔発明の目的〕

本発明は上記の欠点を除去した新規な伝導度変調型半導
体装置を提供するもので、特（二その優れた低オン抵抗
特性を損わず％：ターンオフスピードを改善する。

〔発明の概要〕

上記の目的を達成する手法として本発明ではいわゆる７
ノードシヨート型を採用した。即ち、本Ｑ　ＥＩＪＩＩ
Ｉ　−１’　ｉｆアノ−ＦがＦレイン中に部分的ζ：形
成されており、且つ表面でこのアノードとドレインは短
絡されているので、蓄積する少数キャリア総量が減ると
同時にオフ時に存在するエレクトロンはアノード領域を
通らずにアノード電極Ｃ：抜けることができるので、ア
ノード領域からホールの再注入は発生しない。

更に、前記アノード領域は等間隔に配置し、ソース領域
もストライプ状（＝形成して伝導度変調効果がドレイン
領域内で均−Ｃ二得られるよう配慮した。

〔発明の実施例〕

第２図及び第７図により本発明を詳述する。基板ウニ八
−として比抵抗３０〜４０Ω傭厚さ５２０μｍのＮ−型
シリコン基板１２を用意し、その−面から選択的にＰ＋
不純物Ｂを拡散する。この拡散はマスク開口幅を２０μ
ｍ、隣り合うＰ＋を散開日間距離を２０μｍ。

拡散深さ１００μｍとしてストライプ状反対導電型領域
１１（以後第２の反対導電型領域と呼称する）を形成す
る。更にＰ＋拡散開口間に選択的（二Ｎ＋領域を形成す
る。これは前記Ｎ−型シリコン基板丘の保有する比較的
高い比抵抗のため、後述するアノード電極とのオーミッ
ク接触を確実にする為（二採られる手段であり、必ずし
も必要でない。前記ｒ領域の形成には再拡散数の少ない
ムＳが好ましい。

次いで、第４図に示すよう（二前記ｒ型シ９コン基板ル
の他面をラッピング等の機械的手段（二よって除去して
厚さを２５０μｍとしてから、前記ＶＤＭＯ８ＦＥＴと
同様（＝ソース領域、ゲート領域及び？インネル領域を
形成する。

先ずＰボディ領域ｍは前記Ｎ″″型シリコン基板ルの他
面からＰ型不純物ボロンを選択的（二導入して複数個を
形成後、この各Ｐ−ボディ領域内口は２つのＮ型のソー
ス領域ユニツ）　１４　、１４を形成していわゆる２重
拡散型とする。前記Ｐ−ボディ領域１３・・・及びソー
ス領域１４・−は、その端部な前記シリコン基板ｎの他
面に露出するが、各端部な絶縁物層１６−・で被覆し、
この絶縁物層１６内Ｃ二はボリン９コフ層を埋設してゲ
ート１５−を形成する。このグー）１５−ｒ一対向して
積層する前記絶縁物層１６一部分を除去して得られる前
記ゲート巧−の露出部（二導電性物質を堆積してゲート
電極正−を設ける。前記２重拡散領域を、形成したソー
ス領域１３−の露出部にも導電性物質を堆積して、ソー
ス電極１７−・を設け更に、前記シリコン基板化の一面
にも導電性物質を堆積してアノード電極１９を設置する
。この結果前記第２の反対導電型領域Ｕと、前記ドレイ
ン領域となるＮ″″シリコン基板戎が短絡する構造とな
る。

前記Ｐボディ領域１３−及びソース領域１４・−は図か
ら明らかなようにストライプ状に形成するが、その方向
は前記第２の反対導電型領域１１のそれＣ二直交するよ
うにする。

前述のよう（二隣り合うＰボディ領域１３　、１３間に
跨って形成する絶縁物層１６の直下に位置する前記Ｎ”
シリコン基板稔の他面部分は、チャンネル層として動作
するものであり、これを前記Ｎ−型シリコン基板校の一
面に投影した場合前記第２の反対導電型領域Ｕと前記Ｎ
−型シリコン基板校を構成するドレイン領域とが交互ζ
；配置された構造となる。

この第２の反対導電型領域１１は、第３図のようロ前記
、ストライプ力血にネ１］日つ前記投影した区分内Ｃ：
点在させても後述する特性を発揮できる。

次に上記構造から得られる伝導度変調型ＭＯ８ＦＢＴの
特性（二ついて説明する。本発明者らは上記アノード短
絡型の効果を知る目的で、前記の選択的なアノード領域
形成工程（＝おいて選択的ではな〈従来通り全面的（ニ
アノード領域を形成した比較品をも同時（二作成した。

両者から得られた特性は下記であった。

オン抵抗　　　ターンオフタイム アノード短絡形　　　　０．０８２０　　　　　　２．
２μｓ従来形（比較品）　　　０．０７１０　　　　１
５．４μＳ本発明Ｃ二よるアノード短絡形伝導度変調Ｍ
Ｏ８ＦＥＴは従来形と比してオン抵抗は１０％程度増加
しているがターンオフ時間は実（’：　１／７　ｒ−短
縮され極めて良好な特性が得られている。例えば上記従
来形（比較品）ｒ−電子線照射を行なってターンオフタ
イムを２．２Ｊ１８とする事はできる。しかしその場合
得られたオン抵抗は０．４５０であった。

かように、アノード短絡形とする事（二より従来形より
オン抵抗とターンオフタイムのトレードオフ関係は改善
される。アノード短絡形伝導度変調ＭＯ８ＦＥＴ　＜Ｓ
さら（二電子線照射等を施すとさら（＝ターンオフタイ
ムの短い半導体装置が得られる。

この場合の照射量は前述の従来形（二対して行なった照
射量の１／１０以下で十分でありその結果ターンオフタ
イム１．０μＳでオン抵抗ｏ、ｏ　ｉ　ｉΩが得られた
。

最後に最大ターンオフ電流ζ：ついて述べる。伝導度変
調型ＭＯ８ＦＥＴは第８図に示した従来例の断面図から
明らかが様にＰＮＰＮの四層構造となっており寄生サイ
リスタが存在している。本来の伝導度変調型ＭＯ８ＦＥ
Ｔはこの寄生サイリスタが動作しない範囲で用いるので
あるが、ある条件でこの寄生サイリスタが動作してしま
う事がある。この場合この半導体装置は破壊Ｃ二至って
しまう。寄生サイリスタ動作は、第５図６＝示したソー
ス領域１４下のＰ−ボ、ディ、１３　＝中を流れるホー
ル電流とＰ−ボディ１計・：中の抵抗とＣ二よる電圧降
下によりソース領域１４・・・とＰ−ボディ間が順バイ
アス状態爲至ったときに生じる。

一般に素子口流れる電流が増加するにつれてＰ　−ボデ
ィ１３−中へ流れ込むホール電流も増加するので素子の
寄生サイリスタ動作の生じ易さを表現するのに最大ター
ンオフ電流という考え方が採られている。言いかえれば
どれだ番すの電流を流しても破壊する事なくゲートをオ
フする事（＝よって電流をオフできるかという事である
。

伝導度変調型ＭＯ８ＦＥＴ　（二とってこの最大ターン
オフ電流は当然大きい事が望まれる。しかるにＰ−ボデ
ィ中１３に流入するホール電流密度が小さい事が望まし
い。第６図の如きアノード短絡形状とした場合、ホール
の供給源であるアノード領域に近いソースユニット１４
　、１４と遠いソースユニット１４゜１４が偏在してし
まう。この場合遠いソースユニツ）　１４　、１４から
流れ込んだエレクトロン（二対しては、あまりホールの
注入効果は及ばない。一方近いソースユ二ッ）　１４　
、１４へ流れ込むホール電流量が高くなってしまう。従
って局部的Ｃニホール電流密度の高いソースユニット１
４　、１４が生じる結果となる。

素子の最大ターンオフ電流はこの局部的にホール電流密
度が高くなったソースユニツ）　１４　、１４で決定さ
れ、小さい値となってしまうので該構造は好ましくない
。

第７図の如くソースユニツ）　１４　、１４に対応して
第２の反対導電型領域Ｕを形成すればよいのであるが、
この為（二は下記の問題があり実現は難しい。

即ち一般的に伝導度変調型ＭＯ８ＦＩＴではそのオン抵
抗を小さくする目的でチャネル幅は広ければ広い程良い
。この点はＶＤＭＯ８と全く同一でありこの目的を達す
る為にはやはりＶＤＭＯ８と同様（＝ソースユニツ）　
１４　、１４を微細化する事が必要であり、通常一つの
ユニットの幅は３０μｍ程度である。もし第２の反対導
電型領域Ｕもこれに対応させて幅３０μｍで形成しよう
とするとその深さは１５μｍ前後堪；シかできない。そ
れ以上深く形成しようとするとアノード領域間がＰの横
方向拡散により互いにつながってしまい短絡部が形成で
きなくなってしまう。

一方Ｐの拡散深さを１５μｍに留めた場合、Ｐ−ボディ
深さは通常５μｍ程度であるからドレインＮ一層厚を１
８０μｍとしても全体のウェハ厚は２００１１ｍにしか
ならない。即ち１本発明の実施例の工程で説明した様書
：かかる素子を作成しようとすると裏面書＝Ｐ型、Ｎ型
の不純物をそれぞれ選択酸化した後（＝ウェハ厚さを２
００μｍまでラッピング（二上って削り、その後で表面
（＝ソース、Ｐ−ボディーを形成しなくてはならない。

この２００μｍという薄いＳｔクエハーを用いてかよう
な製造工程を行う事は、現行の一般的な半導体製造設備
では極めて難しく安定的に供給する事は略不可能である
。一方ドレインＮ−領域層厚を２３０μｍとすれ、ば一
応この問題は解決されるが、如何にドレインＮ−領域が
伝導度変調効果を受けるにしても２００μｍという様な
厚いドレインＮ一層厚ではその抵抗成分は無視できない
値となり、伝導度変調型ＭＯ８ＦＩ！ｉＴ　爲要求され
ている低オン抵抗特性は得られない。

本発明者らはかかる点を鑑み、ドレインｒ領域中へのソ
ースからのエレクトロンの注入、及び７ノードからのホ
ールの注入のモデルを作り三次元解析を行なった。

この結果、伝導度変調型ＭＯ８ＦＥＴのオン動作中にＦ
レインＮ−領域中のエレクトロンとホールとの分布が比
較的均一となる下記形状を見いだした。

それはストライプ状のソースとストライプ状のアノード
を互い（；略直交する様に形成する方法である。この方
法を用いる事により本発明の実施例で紹介した様なアノ
ードデザインとしてもドレインＮ−領域中のエレクトロ
ンとホールの分布が均一な伝導度変調型ＭＯＩ９ＦＥＴ
が得られる。

ストライプ状のソースとストライプ状のアノードとを互
いに直交する様に形成した場合（二かくも電流が均一化
されるという事は、該構造とする事口よってそれぞれの
ストライプ状ソースにとってそれ（二注入するホールの
供給源であるアノードが対称に位置されている事からも
理解される。この現象は前述のように第２導電型領域が
第４図のように点在する場合（二もあてはまる。一つの
ストライプソースユニットの内部では当然微視的Ｃ二は
流入するホールの電流密度の不均一は存在しているはず
であるがこの点もストライプソースユニット間でホール
電流密度が不均一な場合と異なり、一つのストライプソ
ースユニット内部では、流入したホールが流れるＰ−ボ
ディが連続であるのでその不均一性も緩和されると解さ
れる。

〔発明の効果〕

以上説明した様に本発明の如く伝導度変調型ＭＯ８ＦＥ
Ｔのアノードをアノ−Ｆとドレインが一部短絡するいわ
ゆるアノード短絡型とする事（二より高耐圧、低オン抵
抗、高速スイッチング特性を兼ね備えた電力用半導体装
置が得られる。さらにソースをストライプ形状（ニし１
ノード領域をストライプ形状にし、しかもそれらが互い
（二略直交する様に配置する事（二よりドレイン領域中
のエレクトロン、ホールの分布が均一化でき、これによ
って伝導度変調型ＭＯ８ＰＥＴ　（二とって最も重要な
最大ターンオフ電流が高い事という要請も同時に満足す
る事ができる。

説明の中では便宜的ζニソースーＮ、ボディーＰ。

ドレイン−Ｎ、アノード−Ｐ型の場合で説明したが、そ
れぞれが反対導電型とした場合（二も本発明が適用され
る事はいうまでもない。

【図面の簡単な説明】

第１図乃至第３図は本発明（二係る伝導度変調型ＭＯ８
ＦＥＴの断面図、第４図は本発明に係るＭＯ８ＦＦｌ’
Ｉ’の製造過程の構造を示す断面図、第５図乃至第７図
は本発明（二係る伝導度変調型ＭＯ８ＦＥＴの断面図で
あり、第８図は従来の伝導度変調型ＭＯ８ＦＥＴの断面
図である。 ル；半導体基板　　　　　１５：ゲート層１３・・：反
対導電型の複数領域Ｐ−ボディ領域Ｕ：第２の反対導電
型領域 騰べ反対導電型の２領域ソース領域 １７：ソース電極　　　　　１８：ゲート電極１９ニア
ノード電極　　　　１６：絶縁物層第　　８　　図 第　２　図 第　　３　　図 ｔｔ　　　ｌｑ 第　　７　　図

Claims (1)

【特許請求の範囲】
1. 　一導電型の半導体基板と、この半導体基板の第１表面
   部分に端部を露出して形成する反対導電型の複数領域と
   、この各領域内に離れて設け端部が各領域に露出する反
   対導電型の２領域と、複数組の互に近接する１対の前記
   反対導電型領域内に設置した前記一導電型領域の一方の
   露出端部を跨ぎ前記半導体基板の第１表面に隣接して設
   置する絶縁物層と、この絶縁物層に埋設するゲート層と
   、前記絶縁物層で被覆した前記半導体基板の第１表面他
   部分を前記半導体基体の第２表面に投影して得られる各
   区分に等間隔に形成する第２の反対導電型領域とを具備
   することを特徴とする伝導度変調型半導体装置。