JPS6248072A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6248072A JPS6248072A JP19073485A JP19073485A JPS6248072A JP S6248072 A JPS6248072 A JP S6248072A JP 19073485 A JP19073485 A JP 19073485A JP 19073485 A JP19073485 A JP 19073485A JP S6248072 A JPS6248072 A JP S6248072A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
この発明は半導体装置に関し、特に大電力高速高周波ス
イッチング素子をモノリシックで実現した半導体装置に
関するものである。
イッチング素子をモノリシックで実現した半導体装置に
関するものである。
［従来の技術］
従来から低オン抵抗の大電力高速高周波スイッチング素
子としていくつかのものが用いられており、たとえば第
３図に示すようなものがあった。
子としていくつかのものが用いられており、たとえば第
３図に示すようなものがあった。
第３図は、従来のモノリシックに構成された伝導度変調
金属酸化膜半導体電界効果トランジスタ（以下ＣＡＴ素
子と称す）の構造を示す断面図である。初めにこのＣＡ
Ｔ素子の構成について説明する。図にＪ３いて、ＣＡＴ
素子の構成は、従来の２重拡散ぐ作られる金属駁化腹半
導体電界効果１−ランジスタ（以下ＭＯＳＦＥＴと記す
）のｎ＋形トドレイン基板ｐ＋形ドレイン／コレクタ層
で置換えたものである。ざらに詳細に説明すると、ｐ１
形ドレイン／コレクタ８ｉ７の一方表面に、た、≧えば
ｎ形エピタキシャル層からなるトレインドリフ１〜農６
が形成されている。トレインドリフト層６表面に複数個
のｐ形ベース領域５が互いに間隔を隔てて形成されてお
り、ｐ形ベース領域５内のその表面に２個の０１形ソー
ス、／エミッタ領域４が互いに間隔を隔てて形成されて
いる。ｐ形ベース領域５間のトレインドリフ［一層６表
面、ｐ形ベースｉ’ｉ［５の周辺部の表面、およびｎ＋
形ソース／エミッタ領域４表面の一部に、たとえば二酸
化シリコンからなる酸化膜３が形成されている。酸化１
３の内部に金属からなるゲート！１ｗＡ２が形成されて
おり、このゲート電極はｏ１形ソース／エミッタ領域４
上まで延びている。また、い形ベース領［５の中央部表
面、０＋形ソ一ス／エミツタ１ｊ１４ｍ４表面の他の一
部、および酸化膜３表面にソース／エミッタ１！極１が
形成されている。ここで、ｎ＋形ソース／エミッタ領１
４４とｐ形ベース領域５とドレインドリフト層６とはＭ
ＯＳＦＥＴに寄生するｎｐｎ トランジスタを慣成し、
ｐ形ベース領域５とドレインドリフト層６と０１形ドレ
イン／コレクタ層７とはＭ ０３ Ｆ Ｅ丁に寄生する
ｐｎｐ ｔ−ラッチングを構成している。ｐ１形ドレイ
ン／コレクタｌ１１７の他方表面にドレイン／コレクタ
電極８が形成されている。また、Ｇはゲー［・電極端子
、Ｓ／Ｅはソース／エミッタ電極端子、およびＤ／Ｃは
ドレイン／コレクタ電極端子である。
金属酸化膜半導体電界効果トランジスタ（以下ＣＡＴ素
子と称す）の構造を示す断面図である。初めにこのＣＡ
Ｔ素子の構成について説明する。図にＪ３いて、ＣＡＴ
素子の構成は、従来の２重拡散ぐ作られる金属駁化腹半
導体電界効果１−ランジスタ（以下ＭＯＳＦＥＴと記す
）のｎ＋形トドレイン基板ｐ＋形ドレイン／コレクタ層
で置換えたものである。ざらに詳細に説明すると、ｐ１
形ドレイン／コレクタ８ｉ７の一方表面に、た、≧えば
ｎ形エピタキシャル層からなるトレインドリフ１〜農６
が形成されている。トレインドリフト層６表面に複数個
のｐ形ベース領域５が互いに間隔を隔てて形成されてお
り、ｐ形ベース領域５内のその表面に２個の０１形ソー
ス、／エミッタ領域４が互いに間隔を隔てて形成されて
いる。ｐ形ベース領域５間のトレインドリフ［一層６表
面、ｐ形ベースｉ’ｉ［５の周辺部の表面、およびｎ＋
形ソース／エミッタ領域４表面の一部に、たとえば二酸
化シリコンからなる酸化膜３が形成されている。酸化１
３の内部に金属からなるゲート！１ｗＡ２が形成されて
おり、このゲート電極はｏ１形ソース／エミッタ領域４
上まで延びている。また、い形ベース領［５の中央部表
面、０＋形ソ一ス／エミツタ１ｊ１４ｍ４表面の他の一
部、および酸化膜３表面にソース／エミッタ１！極１が
形成されている。ここで、ｎ＋形ソース／エミッタ領１
４４とｐ形ベース領域５とドレインドリフト層６とはＭ
ＯＳＦＥＴに寄生するｎｐｎ トランジスタを慣成し、
ｐ形ベース領域５とドレインドリフト層６と０１形ドレ
イン／コレクタ層７とはＭ ０３ Ｆ Ｅ丁に寄生する
ｐｎｐ ｔ−ラッチングを構成している。ｐ１形ドレイ
ン／コレクタｌ１１７の他方表面にドレイン／コレクタ
電極８が形成されている。また、Ｇはゲー［・電極端子
、Ｓ／Ｅはソース／エミッタ電極端子、およびＤ／Ｃは
ドレイン／コレクタ電極端子である。
第４図は、第３図のＣＡＴ素子の等価回路を示す図であ
る。このＣＡＴ素子の等価回路は、理想的な電流の流れ
から言えばＭＯＳＦＥＴとｐｉｎダイオードＤ２とを直
列（接続したものになるべきでｄ〉るが、実際は〜ＩＯ
３ＦＥＴと、これに寄生するｎｐｎ ｔ−ラッチングと
ｐｎｐ トランジスタとから構成されるサイリスタとを
組合わせたものになる。
る。このＣＡＴ素子の等価回路は、理想的な電流の流れ
から言えばＭＯＳＦＥＴとｐｉｎダイオードＤ２とを直
列（接続したものになるべきでｄ〉るが、実際は〜ＩＯ
３ＦＥＴと、これに寄生するｎｐｎ ｔ−ラッチングと
ｐｎｐ トランジスタとから構成されるサイリスタとを
組合わせたものになる。
次にこのＣＡＴ素子の動作について説明する。
ゲート電極端子Ｇとソース／エミッタ電極端子Ｓ／Ｅと
を短絡してドレイン／コレクタ電極端子Ｄ／Ｃとソース
／エミッタ電極端子Ｓ 、／ ２間に逆バイアス電圧を
印加すると、ｐｉｎダイオードＤ２が逆バイアスになり
逆バイアス阻止特性が現われる。
を短絡してドレイン／コレクタ電極端子Ｄ／Ｃとソース
／エミッタ電極端子Ｓ 、／ ２間に逆バイアス電圧を
印加すると、ｐｉｎダイオードＤ２が逆バイアスになり
逆バイアス阻止特性が現われる。
また、ドレイン／コレクタ電極端子Ｄ／Ｃとソース／エ
ミッタ電極端子Ｓ／Ｅ間に順バイアス電圧を印加すると
、ダイオードＤ、が逆バイアスになり順バイアス阻止特
性が現われる。この状態で、ゲート電極端子Ｇとソース
／エミッタＮ極端子Ｓ／日間にＭ ＯＳ Ｆ Ｅ Ｔの
しきい値電圧以上の電圧を印加するど、ｐ形ベース領域
５にチャンネルが形成されてＭＯＳＦＥＴが動作する状
態になると同時に、ｐｉｎダイオードＤ２はｐｉｎダイ
オード動作現象を起こし、ｐ＋形トドレイン／コレ９２
層７らドレインドリフト１１６ヘホールが注入されてこ
のドレインドリフｌ一層の伝導度が増大し、ＣＡＴ素子
が低牙ン抵抗でターンオンする。また、ＣＡＴ素子をタ
ーンオフするためには、ゲート！極端子Ｇとソース／エ
ミッタ電８ｉ ＠ｆ子Ｓ／Ｅとを短絡してこれら端子間
に印加されている電圧をＭ ０３ＦＥＴのしきい値電圧
以下にし、これによって、ゲート電極２下のｐ形ベース
領域５表面の反転領域をもとに戻してドレインドリフｉ
・層６への電子の供給を止める。ターンオフの開始時に
は、ドレインドリフｌ一層６にそれまでの間に注入され
た電子が大同に集中しているが、これらの１子はｐ＋形
ドレイン／′コレクタ１１７に注入され、それに見合っ
たホールによる電流がｐ形ベース領域５に流れる。この
ような状態が続くとドレインドリフト層６の電子の集中
度は低下するが、ＣＡＴ素子がターンオフするためには
残されたホールと電子のプラズマは可結合によって打消
し合わなければならない。
ミッタ電極端子Ｓ／Ｅ間に順バイアス電圧を印加すると
、ダイオードＤ、が逆バイアスになり順バイアス阻止特
性が現われる。この状態で、ゲート電極端子Ｇとソース
／エミッタＮ極端子Ｓ／日間にＭ ＯＳ Ｆ Ｅ Ｔの
しきい値電圧以上の電圧を印加するど、ｐ形ベース領域
５にチャンネルが形成されてＭＯＳＦＥＴが動作する状
態になると同時に、ｐｉｎダイオードＤ２はｐｉｎダイ
オード動作現象を起こし、ｐ＋形トドレイン／コレ９２
層７らドレインドリフト１１６ヘホールが注入されてこ
のドレインドリフｌ一層の伝導度が増大し、ＣＡＴ素子
が低牙ン抵抗でターンオンする。また、ＣＡＴ素子をタ
ーンオフするためには、ゲート！極端子Ｇとソース／エ
ミッタ電８ｉ ＠ｆ子Ｓ／Ｅとを短絡してこれら端子間
に印加されている電圧をＭ ０３ＦＥＴのしきい値電圧
以下にし、これによって、ゲート電極２下のｐ形ベース
領域５表面の反転領域をもとに戻してドレインドリフｉ
・層６への電子の供給を止める。ターンオフの開始時に
は、ドレインドリフｌ一層６にそれまでの間に注入され
た電子が大同に集中しているが、これらの１子はｐ＋形
ドレイン／′コレクタ１１７に注入され、それに見合っ
たホールによる電流がｐ形ベース領域５に流れる。この
ような状態が続くとドレインドリフト層６の電子の集中
度は低下するが、ＣＡＴ素子がターンオフするためには
残されたホールと電子のプラズマは可結合によって打消
し合わなければならない。
以上は、ＭＯＳＦＥＴに寄生するサイリスタ領域がター
ンオン時にラッチングしない場合でのＣＡＴ素子の動作
の説明であるが、ＣＡＴ素子の一番大きな問題点はサイ
リスタ領域が低電流レベルでラッチング現象を起こすこ
とであり、サイリスタ領域がラッチングするとＧＡ丁素
子のゲート制御能力がなくなってこれをターンオフする
のが困難になる。ラッチング現象を起こす原因は、ター
ンオン時に高電流密度でサイリスタ領域のｎｐｎトラン
ジスタおよびｐｎｐ ｔ−ラッチングが相互にフィード
バック作用をするためである。サイリスタ領域がターン
オン時にラッチングする条件は、ｎｐｎトランジスタお
よびｐｎｐ トランジスタのそれぞれの直流電流増幅器
率ｈｒｔの合計が〉１であり、ホール電流によるｎｐｎ
トランジスタのｐ形ベース須域５の抵抗Ｒ８での電圧
効用Ｖ、が３００’ Ｋで０．４〜０．８Ｖ以上になる
場合である。
ンオン時にラッチングしない場合でのＣＡＴ素子の動作
の説明であるが、ＣＡＴ素子の一番大きな問題点はサイ
リスタ領域が低電流レベルでラッチング現象を起こすこ
とであり、サイリスタ領域がラッチングするとＧＡ丁素
子のゲート制御能力がなくなってこれをターンオフする
のが困難になる。ラッチング現象を起こす原因は、ター
ンオン時に高電流密度でサイリスタ領域のｎｐｎトラン
ジスタおよびｐｎｐ ｔ−ラッチングが相互にフィード
バック作用をするためである。サイリスタ領域がターン
オン時にラッチングする条件は、ｎｐｎトランジスタお
よびｐｎｐ トランジスタのそれぞれの直流電流増幅器
率ｈｒｔの合計が〉１であり、ホール電流によるｎｐｎ
トランジスタのｐ形ベース須域５の抵抗Ｒ８での電圧
効用Ｖ、が３００’ Ｋで０．４〜０．８Ｖ以上になる
場合である。
第５図は、上記のような問題点を成るレベルまで解決し
た他のＣＡＴ！子の構造を示す断面図である。図におい
て、ｐ形ベース領［５の中央部に不純物濃度の高いｐ４
形ベース中央ｇＡ域５０が形成されており、ドレインド
リフト［６とｐ＋形ドレ、イン７３９９９１７間にｎ十
形バッファ１１１９が挿入されている。また、このＣＡ
Ｔ素子の等価回路は第４図に示す回路と同じである。ｐ
＋形ベース中央ｖＡ域５０により寄生ｎｐｎ １−ラン
ジスタの直流電流増幅率ｈｒεを下げ、かつｎ十形バッ
ファ１１９によりρ１形ドレイン／コレクタ層７からド
レインドリフト層６へのホールの注入を抑えて寄生ｐｎ
ｐ ｔ−ランジスタの直流電流増幅率ｈ「εを下げるこ
とによって、ＣＡＴ素子がターンオン時にラッチングし
にくいようにしている。すなわち、第３図のＣＡＴ素子
に比べてラッチングするＮ流しベルを上げている。
た他のＣＡＴ！子の構造を示す断面図である。図におい
て、ｐ形ベース領［５の中央部に不純物濃度の高いｐ４
形ベース中央ｇＡ域５０が形成されており、ドレインド
リフト［６とｐ＋形ドレ、イン７３９９９１７間にｎ十
形バッファ１１１９が挿入されている。また、このＣＡ
Ｔ素子の等価回路は第４図に示す回路と同じである。ｐ
＋形ベース中央ｖＡ域５０により寄生ｎｐｎ １−ラン
ジスタの直流電流増幅率ｈｒεを下げ、かつｎ十形バッ
ファ１１９によりρ１形ドレイン／コレクタ層７からド
レインドリフト層６へのホールの注入を抑えて寄生ｐｎ
ｐ ｔ−ランジスタの直流電流増幅率ｈ「εを下げるこ
とによって、ＣＡＴ素子がターンオン時にラッチングし
にくいようにしている。すなわち、第３図のＣＡＴ素子
に比べてラッチングするＮ流しベルを上げている。
ＣＲ明が解決しようとプる１８Ｊｍ点〕大電力高速高周
波スイッチング素子として用いられている従来のＣ，Ａ
Ｔ素子は、ｊνＩＯ３ＦＥＴに寄生するサイリスタ領域
がラッチングする電流レベルが低く、ＣＡＴ素子を正常
に動作させるにはこれをラッチングする電流レベル以下
で使用する必要があり、そのゲートＮ卯範囲が狭いとい
う問題点があった。
波スイッチング素子として用いられている従来のＣ，Ａ
Ｔ素子は、ｊνＩＯ３ＦＥＴに寄生するサイリスタ領域
がラッチングする電流レベルが低く、ＣＡＴ素子を正常
に動作させるにはこれをラッチングする電流レベル以下
で使用する必要があり、そのゲートＮ卯範囲が狭いとい
う問題点があった。
この発明は上記のような問題点を解消づるためになされ
たもので、ＭＯＳＦＥＴに寄生するサイリスタ領域のラ
ッチングする電流レベルを上げてゲート鯵Ｊｔｌｌ範囲
を拡げることができる半導体装置を得ることを目的とす
る。
たもので、ＭＯＳＦＥＴに寄生するサイリスタ領域のラ
ッチングする電流レベルを上げてゲート鯵Ｊｔｌｌ範囲
を拡げることができる半導体装置を得ることを目的とす
る。
［問題点を解決するための手段］
この発明にかかる半導体装置は、高不純物濃度の第１導
電形ドレイン半導体基板と、この基板の一方表面に形成
される低不純物濃度の第１導電形トレイン半導体層と、
この第１導電形ドレイン半導体層表面に形成される高不
純物ａａの第１導電形ソース半導体ｆｊ４域と、第１導
電形ドレイン半導体層表面の所定位置に形成されるゲー
ト領域とを備えるＭＯＳ型電界効果トランジスタにおい
て、上記基板の他方表面にゲート領域に対応して高不純
物１度の第２導電−形半導体領域を部分的に形成し、こ
の第２導電形半導体領域の底部を第１導電形ドレイン半
導体層と間隔を隔てるようにしたものである。
電形ドレイン半導体基板と、この基板の一方表面に形成
される低不純物濃度の第１導電形トレイン半導体層と、
この第１導電形ドレイン半導体層表面に形成される高不
純物ａａの第１導電形ソース半導体ｆｊ４域と、第１導
電形ドレイン半導体層表面の所定位置に形成されるゲー
ト領域とを備えるＭＯＳ型電界効果トランジスタにおい
て、上記基板の他方表面にゲート領域に対応して高不純
物１度の第２導電−形半導体領域を部分的に形成し、こ
の第２導電形半導体領域の底部を第１導電形ドレイン半
導体層と間隔を隔てるようにしたものである。
［作用］
この発明においては、高不純物１度の第２導電形半１体
ｌｊ域を高不純物濃度の第１導電形ドレイン半導体基板
の他方表面にゲート領域に対応して部分的に形成し、こ
の第２導電形半導体順砿の底部を第１導電形ドレイン半
導体層と間隔を隔てるようにしたので、第２導電形半導
体領域から第１導電形ドレイン半導体層へのキャリアの
注入が抑えられＭＯＳＦＥＴに寄生するトランジスタの
直流電流増幅率ｈｒＥが下がる。また、キャリアが第２
１電形半導体領域から第１導電形トレイン半導体層に効
率的に注入されるので、第１導電形ドレイン半導体層の
伝導度は従来と同程度に変調される。
ｌｊ域を高不純物濃度の第１導電形ドレイン半導体基板
の他方表面にゲート領域に対応して部分的に形成し、こ
の第２導電形半導体順砿の底部を第１導電形ドレイン半
導体層と間隔を隔てるようにしたので、第２導電形半導
体領域から第１導電形ドレイン半導体層へのキャリアの
注入が抑えられＭＯＳＦＥＴに寄生するトランジスタの
直流電流増幅率ｈｒＥが下がる。また、キャリアが第２
１電形半導体領域から第１導電形トレイン半導体層に効
率的に注入されるので、第１導電形ドレイン半導体層の
伝導度は従来と同程度に変調される。
［実施例コ
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例である七ノリシックに構成
されたＣＡＴ素子の構造を示す断面図である。この実施
例の構成は以下の点を除いて第３図の構成と同じである
。すなわち、ドレイン／コレクタ電極８表面にｐ＋形ト
ドレイン／コレ９９層７代わりにｎ＋形ドレイン／コレ
クタ層１０が形成されており、このｎ１形ドレイン／コ
レクク層の一方表面にドレインドリフト１１６が形成さ
れている。また、各ゲート電極２直下のｎ“形ドレイン
／コレクタ層１０の他方表面にＤ“形ドレイン／コレク
タ領域７０が部分的に形成されており、このｐ＋形トド
レイン／コレクタ領域底部はドレインドリフト層６表面
と間隔を隔てており、この間隔がｎ＋形バッフ１層１０
０を形成している。
されたＣＡＴ素子の構造を示す断面図である。この実施
例の構成は以下の点を除いて第３図の構成と同じである
。すなわち、ドレイン／コレクタ電極８表面にｐ＋形ト
ドレイン／コレ９９層７代わりにｎ＋形ドレイン／コレ
クタ層１０が形成されており、このｎ１形ドレイン／コ
レクク層の一方表面にドレインドリフト１１６が形成さ
れている。また、各ゲート電極２直下のｎ“形ドレイン
／コレクタ層１０の他方表面にＤ“形ドレイン／コレク
タ領域７０が部分的に形成されており、このｐ＋形トド
レイン／コレクタ領域底部はドレインドリフト層６表面
と間隔を隔てており、この間隔がｎ＋形バッフ１層１０
０を形成している。
また、第５図と同（藁、ｐ形ベースｆ！４域５の中央部
にｐ”形ベース中央部［５０が形成されている。
にｐ”形ベース中央部［５０が形成されている。
ｎ＋形ソース／エミッタ領域４とｐ形ベース＠域５、ｔ
＋＋形ベース中央領域５０とトレインドリフト［６，ｎ
＋形トドレイン／コレクタ１１１０はＭＯＳＦＥＴに寄
生するｎｐｎ ｌ−ランリスクを構成し、ｐ形ベース償
域５．ｐ＋形ベース中央領域５０とドレインドリフト層
６，０＋形トレーｒン／コレクタＩｌｉ’ＩＯとｐ′形
トドレイン／コレクタ領域７０はＭＯＳＦＥＴに寄生す
るｐｎｐ ｔ−ランリスクを構成し、これら両トランジ
スタは寄生サイリスタ領域を構成している。
＋＋形ベース中央領域５０とトレインドリフト［６，ｎ
＋形トドレイン／コレクタ１１１０はＭＯＳＦＥＴに寄
生するｎｐｎ ｌ−ランリスクを構成し、ｐ形ベース償
域５．ｐ＋形ベース中央領域５０とドレインドリフト層
６，０＋形トレーｒン／コレクタＩｌｉ’ＩＯとｐ′形
トドレイン／コレクタ領域７０はＭＯＳＦＥＴに寄生す
るｐｎｐ ｔ−ランリスクを構成し、これら両トランジ
スタは寄生サイリスタ領域を構成している。
第２図は、第１図のＣＡＴ素子の等価回路を示づ図であ
る。図において、このＣＡＴ素子の等価回路は、ゲート
電極端子Ｇとドレイン／コレクタ電極端子Ｄ／Ｃ端子間
にｐｉｎダイオードＤ２を寄生するｎチャンネルＭＯ３
ＦＥＴとなっている。
る。図において、このＣＡＴ素子の等価回路は、ゲート
電極端子Ｇとドレイン／コレクタ電極端子Ｄ／Ｃ端子間
にｐｉｎダイオードＤ２を寄生するｎチャンネルＭＯ３
ＦＥＴとなっている。
次にこのＣＡＴ素子の動作について説明する。
ｐ＋形トドレイン／コレ９９ｍ１１フ０各ゲート電極２
直下のｎ＋形トド１１２フ１１９９方表面に部分的に形
成されており、かつこのｐ１形ドレイン／コレクタ領域
の底部表面に０１形バッファｗ１１００が形成されてい
るため、Ｏ＋形ドレイン７／コレクタ！［！７０（ｐｎ
ρトランジスタの９＋エミツタ）からドレインドリフト
層６へホールが部分的に注入されるとともに、この注入
が１）”形バッファ層１００により抑えられる。このた
め、寄生１Ｊｎｐトランジスタのベース領域の輸送効率
が低下してその直流電流ＩＪＩ幅率り，εが従来のＣ
Ａ Ｔ 素子に比べて大幅に下がる。また、ｐ＋形トド
レイン／コレクタ１１１フ０らのホールはドレイン（′
ζリフト層６を絞られた状態で上方に向って真直ぐ流れ
、ホールの大部分はｐ形ベース領域５の周辺部に、その
一部分はｐ＋形ベース中央領域５０に達して０＋形ソー
ス／′エミツタ領１４４に抜ける。このため、ホール電
流によるベース領域のＲ８での電圧降下ｖｓは従来のＣ
ＡＴ素子に比べ一〇小さくなる。このように、このＣＡ
Ｔ素子に６いては、奇生ｐｎｌ） ｌ−ランリスクの直
流電流増幅率ｈｒＥが下がり、かつ寄生ｎｐｎ ｌ−ラ
ンリスクのｐ形ベース領域，ｐ＋形ベース中中央１ｄ５
０での電圧降下■，が小さくなるため、従来のＣＡＴ素
子でのラッチングする電流レベルでは寄生サイリスク領
域がラッチングしなくなる。すなわち、従来のＣＡ下素
子に比べてラッチングする電流レベルが上がることにな
る。このため、ＣＡＴ素子のターンオフが容易になって
高速高周波スイッチング特性が向上する。また、このＣ
ＡＴ素子では、上述のようにラッチングする電流レベル
が上がるため、従来のＣＡＴ素子に比べてゲート制御範
囲が広くなり、またその分ＣＡＴ素子の高電流密度化が
可能となり、チップサイズを小さくしてＣΔＴ累子の小
形化、低コスト化を図ることができる。
直下のｎ＋形トド１１２フ１１９９方表面に部分的に形
成されており、かつこのｐ１形ドレイン／コレクタ領域
の底部表面に０１形バッファｗ１１００が形成されてい
るため、Ｏ＋形ドレイン７／コレクタ！［！７０（ｐｎ
ρトランジスタの９＋エミツタ）からドレインドリフト
層６へホールが部分的に注入されるとともに、この注入
が１）”形バッファ層１００により抑えられる。このた
め、寄生１Ｊｎｐトランジスタのベース領域の輸送効率
が低下してその直流電流ＩＪＩ幅率り，εが従来のＣ
Ａ Ｔ 素子に比べて大幅に下がる。また、ｐ＋形トド
レイン／コレクタ１１１フ０らのホールはドレイン（′
ζリフト層６を絞られた状態で上方に向って真直ぐ流れ
、ホールの大部分はｐ形ベース領域５の周辺部に、その
一部分はｐ＋形ベース中央領域５０に達して０＋形ソー
ス／′エミツタ領１４４に抜ける。このため、ホール電
流によるベース領域のＲ８での電圧降下ｖｓは従来のＣ
ＡＴ素子に比べ一〇小さくなる。このように、このＣＡ
Ｔ素子に６いては、奇生ｐｎｌ） ｌ−ランリスクの直
流電流増幅率ｈｒＥが下がり、かつ寄生ｎｐｎ ｌ−ラ
ンリスクのｐ形ベース領域，ｐ＋形ベース中中央１ｄ５
０での電圧降下■，が小さくなるため、従来のＣＡＴ素
子でのラッチングする電流レベルでは寄生サイリスク領
域がラッチングしなくなる。すなわち、従来のＣＡ下素
子に比べてラッチングする電流レベルが上がることにな
る。このため、ＣＡＴ素子のターンオフが容易になって
高速高周波スイッチング特性が向上する。また、このＣ
ＡＴ素子では、上述のようにラッチングする電流レベル
が上がるため、従来のＣＡＴ素子に比べてゲート制御範
囲が広くなり、またその分ＣＡＴ素子の高電流密度化が
可能となり、チップサイズを小さくしてＣΔＴ累子の小
形化、低コスト化を図ることができる。
また、トレインドリフト層６の伝導度変調については、
ゲート電極２直下の部分で発生させるのが効果的であり
、ｐ＋形ベース中央領域５０直下での伝導度変調は不必
要である。このため、ｐ＋形ドレイン／コレクタａ域７
０をゲート電極２直下にのみ部分的に形成して、ｐ“形
ドレイン／コレクタ領［７０からドレインドリフトｌ１
１６へのホールの注入を効率的に行なうようにしており
、これによって、従来のＣＡＴ素子と同等の伝導度変調
効果を得ることができ、オン電圧を低くすることができ
る。また、従来のＣＡＴ素子においてはｐ”形ドレイン
／コレクタ層７がドレインドリフト層６の全域にわたっ
て形成されているため、ターンオフ時において、ターン
オン時にドレインドリフ１一層６に蓄積されたホールが
ｐ＋形ドレイン／コレクタＭ７でブロックされて扱けに
くかったが、このＣＡＴ素子においてはホールがρ十形
ドレイン／コレクタ領域７０底部の狭い範囲でしかブロ
ックされず、そのまわりのｎ＋形トド１１２フ１っても
ＣＡＴ素子のターンオフ動作が容易となって高速高周波
スイッチング特性が向上する。
ゲート電極２直下の部分で発生させるのが効果的であり
、ｐ＋形ベース中央領域５０直下での伝導度変調は不必
要である。このため、ｐ＋形ドレイン／コレクタａ域７
０をゲート電極２直下にのみ部分的に形成して、ｐ“形
ドレイン／コレクタ領［７０からドレインドリフトｌ１
１６へのホールの注入を効率的に行なうようにしており
、これによって、従来のＣＡＴ素子と同等の伝導度変調
効果を得ることができ、オン電圧を低くすることができ
る。また、従来のＣＡＴ素子においてはｐ”形ドレイン
／コレクタ層７がドレインドリフト層６の全域にわたっ
て形成されているため、ターンオフ時において、ターン
オン時にドレインドリフ１一層６に蓄積されたホールが
ｐ＋形ドレイン／コレクタＭ７でブロックされて扱けに
くかったが、このＣＡＴ素子においてはホールがρ十形
ドレイン／コレクタ領域７０底部の狭い範囲でしかブロ
ックされず、そのまわりのｎ＋形トド１１２フ１っても
ＣＡＴ素子のターンオフ動作が容易となって高速高周波
スイッチング特性が向上する。
なお、上記実施例では、ＣＡＴ素子がｎ形のものについ
て示したが、この発明は第１図の各層、各領域の導電形
を反対にしたｐ形のＣＡＴ素子についても適用できるこ
とは言うまでもない。
て示したが、この発明は第１図の各層、各領域の導電形
を反対にしたｐ形のＣＡＴ素子についても適用できるこ
とは言うまでもない。
［発明の効果〕
以上のようにこの発明によれば、高不純物濃度の第１導
電形ドレイン半導体基板と、この基板の一方表面に形成
される低不純物濃度の第１導電形トレイン半導体層と、
第１導電型ドレイン半導体層表面に形成される高不純ｖ
ＪＪ濃度の第１導電形ソース半導体領域と、第１導電形
ドレイン半導体層表面の所定位置に形成されるゲート領
域とを備えるＭＯＳ型電界効果トランジスタにおいて、
上記基板の他方表面にゲート領域に対応して高不純物濃
度の第２導電形半導体領域を部分的に形成し、この第２
導電形半導体領域の底部を第１導電形ドレイン半導体層
と間隔を隔てるようにしたので、Ｍ ＯＳ Ｆ Ｅ Ｔ
に寄生するサイリスタ領域のラッチングする電流レベル
を上げてゲート制御ａ範囲を拡げることができる半導体
装置を得ることができる。
電形ドレイン半導体基板と、この基板の一方表面に形成
される低不純物濃度の第１導電形トレイン半導体層と、
第１導電型ドレイン半導体層表面に形成される高不純ｖ
ＪＪ濃度の第１導電形ソース半導体領域と、第１導電形
ドレイン半導体層表面の所定位置に形成されるゲート領
域とを備えるＭＯＳ型電界効果トランジスタにおいて、
上記基板の他方表面にゲート領域に対応して高不純物濃
度の第２導電形半導体領域を部分的に形成し、この第２
導電形半導体領域の底部を第１導電形ドレイン半導体層
と間隔を隔てるようにしたので、Ｍ ＯＳ Ｆ Ｅ Ｔ
に寄生するサイリスタ領域のラッチングする電流レベル
を上げてゲート制御ａ範囲を拡げることができる半導体
装置を得ることができる。
第１図は、この発明の実施例であるモノリシックに構成
されたＣＡＴ素子の構造を示す断面図である。第２図は
、第１図のＣＡＴ素子の等価回路を示す図である。第３
図は、従来のモノリシックに構成されたＣＡ「素子の構
造を示す断面図である。第４図は、従来のＣ△Ｆ素子の
等価回路を示づ図である。第５図は、従来のモノリシッ
クに１３成された他のＣＡＴ素子の構造を示す断面図で
ある。 図において、１はソース／エミッタ電極、２はゲート電
極、３は義化股、４はｎ＋形ソース／エミッタ領域、５
はｐ形ベース領域、５０はｐ＋形ベース中央領域、６は
ドレインドリフト層、７０はｐ＋形ドレイン／′コレク
タ領域、８はドレイン／′コレクタ電極、１０はｎ＋形
トドレイン／コレクタ層１００はｎ＋形バッファ層であ
る。 なお、各図中同一符号は同一または相当部分を示す。
されたＣＡＴ素子の構造を示す断面図である。第２図は
、第１図のＣＡＴ素子の等価回路を示す図である。第３
図は、従来のモノリシックに構成されたＣＡ「素子の構
造を示す断面図である。第４図は、従来のＣ△Ｆ素子の
等価回路を示づ図である。第５図は、従来のモノリシッ
クに１３成された他のＣＡＴ素子の構造を示す断面図で
ある。 図において、１はソース／エミッタ電極、２はゲート電
極、３は義化股、４はｎ＋形ソース／エミッタ領域、５
はｐ形ベース領域、５０はｐ＋形ベース中央領域、６は
ドレインドリフト層、７０はｐ＋形ドレイン／′コレク
タ領域、８はドレイン／′コレクタ電極、１０はｎ＋形
トドレイン／コレクタ層１００はｎ＋形バッファ層であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 ドレイン層となる高不純物濃度の第１導電形半導体基板
と、 前記基板の一方表面に形成され、ドレイン層となる低不
純物濃度の第１導電形半導体層と、前記第１導電形半導
体層表面に形成され、ソース領域となる高不純物濃度の
第１導電形半導体領域と、 前記第１導電形半導体層表面の所定位置に形成されるゲ
ート領域とを備えるＭＯＳ型電解効果トランジスタにお
いて、 前記基板の他方表面に前記ゲート領域に対応して高不純
物濃度の第２導電形半導体領域を部分的に形成し、該第
２導電形半導体領域の底部を前記第１導電形半導体層と
間隔を隔てるようにすることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190734A JPH0715998B2 (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
| DE19863628857 DE3628857A1 (de) | 1985-08-27 | 1986-08-25 | Halbleitereinrichtung |
| US06/900,443 US4841345A (en) | 1985-08-27 | 1986-08-26 | Modified conductivity modulated MOSFET |
| FR868612130A FR2586862B1 (fr) | 1985-08-27 | 1986-08-27 | Dispositif a semiconducteur en particulier du type mosfet. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190734A JPH0715998B2 (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248072A true JPS6248072A (ja) | 1987-03-02 |
| JPH0715998B2 JPH0715998B2 (ja) | 1995-02-22 |
Family
ID=16262891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190734A Expired - Lifetime JPH0715998B2 (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715998B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109365A (ja) * | 1985-11-07 | 1987-05-20 | Fuji Electric Co Ltd | 半導体装置 |
| JPH0230187A (ja) * | 1988-07-20 | 1990-01-31 | Fuji Electric Co Ltd | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
| JPS61185971A (ja) * | 1985-02-14 | 1986-08-19 | Toshiba Corp | 伝導度変調型半導体装置 |
-
1985
- 1985-08-27 JP JP60190734A patent/JPH0715998B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
| JPS61185971A (ja) * | 1985-02-14 | 1986-08-19 | Toshiba Corp | 伝導度変調型半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109365A (ja) * | 1985-11-07 | 1987-05-20 | Fuji Electric Co Ltd | 半導体装置 |
| JPH0230187A (ja) * | 1988-07-20 | 1990-01-31 | Fuji Electric Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715998B2 (ja) | 1995-02-22 |
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