JPH0466111B2 - - Google Patents
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- JPH0466111B2 JPH0466111B2 JP60025172A JP2517285A JPH0466111B2 JP H0466111 B2 JPH0466111 B2 JP H0466111B2 JP 60025172 A JP60025172 A JP 60025172A JP 2517285 A JP2517285 A JP 2517285A JP H0466111 B2 JPH0466111 B2 JP H0466111B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は伝導度変調型MOSFETに関し、特に
そのターンオフスピードを他の特性を損うことな
く改善したものである。
そのターンオフスピードを他の特性を損うことな
く改善したものである。
電力用縦型二重拡散MOSFET（VDMOS）は
高速スイツチング特性に秀れ、かつ高入力インピ
ーダンスをもつているので入力損失の小さい半導
体装置として知られている。
高速スイツチング特性に秀れ、かつ高入力インピ
ーダンスをもつているので入力損失の小さい半導
体装置として知られている。
しかし、上記VDMOSFETは多数キヤリヤを
利用しており、その高耐圧化を図るためにドレイ
ンとして動作するN-領域を厚くするとこの部分
が抵抗として動作してオン抵抗が大きくなる欠点
がある。一方これに替る半導体装置としては特開
昭56−150870号公報USP.4364073等によつて開示
された伝導度変調型素子が知られている。この素
子は、前記VDMOSFETのドレイン領域に連続
してこれに反対導電型のアノード領域を形成し、
この領域から前記ドレイン領域中へ少数キヤリア
を注入する伝導度変調型MOSFETである。
利用しており、その高耐圧化を図るためにドレイ
ンとして動作するN-領域を厚くするとこの部分
が抵抗として動作してオン抵抗が大きくなる欠点
がある。一方これに替る半導体装置としては特開
昭56−150870号公報USP.4364073等によつて開示
された伝導度変調型素子が知られている。この素
子は、前記VDMOSFETのドレイン領域に連続
してこれに反対導電型のアノード領域を形成し、
この領域から前記ドレイン領域中へ少数キヤリア
を注入する伝導度変調型MOSFETである。
以下、第８図の断面図を参照して説明する。
導電型が異なる半導体層を交互に重ねた４層構
造を持ち、Ｐ型のアノード領域１１には、ドレイ
ン領域として動作するN-層１２を積層する。こ
のドレイン領域の表面部分からＰ型の不純物を選
択的に導入して複数のＰ型領域１３を形成する。
このＰ型領域には更にＮ型の二領域１４を互に離
して設け、ソース領域として動作させる。前記Ｐ
型領域１３及びＮ型領域１４はその接合端を前記
ドレイン領域１２の表面に露出させるが、複数の
前記Ｐ型領域１３の中、近接した一組によつて得
られる複数組に対し、この近接した前記Ｐ型領域
間のドレイン領域上面からこれに隣接したＰ型領
域内のＮ型領域の一部上面に延長して絶縁膜１６
で被覆する。さらに、この絶縁物層１６にはゲー
ト層として動作するポリシリコン層１５を埋設
し、前記アノード領域にはアノード電極１９を、
選択的に被覆した前記絶縁物層間に露出した前記
Ｐ型領域１３及びＮ型領域１４にはソース電極１
７を、前記ゲート層１５に積層した前記絶縁部層
１６部分を開口してゲート電極１８を形成する。
造を持ち、Ｐ型のアノード領域１１には、ドレイ
ン領域として動作するN-層１２を積層する。こ
のドレイン領域の表面部分からＰ型の不純物を選
択的に導入して複数のＰ型領域１３を形成する。
このＰ型領域には更にＮ型の二領域１４を互に離
して設け、ソース領域として動作させる。前記Ｐ
型領域１３及びＮ型領域１４はその接合端を前記
ドレイン領域１２の表面に露出させるが、複数の
前記Ｐ型領域１３の中、近接した一組によつて得
られる複数組に対し、この近接した前記Ｐ型領域
間のドレイン領域上面からこれに隣接したＰ型領
域内のＮ型領域の一部上面に延長して絶縁膜１６
で被覆する。さらに、この絶縁物層１６にはゲー
ト層として動作するポリシリコン層１５を埋設
し、前記アノード領域にはアノード電極１９を、
選択的に被覆した前記絶縁物層間に露出した前記
Ｐ型領域１３及びＮ型領域１４にはソース電極１
７を、前記ゲート層１５に積層した前記絶縁部層
１６部分を開口してゲート電極１８を形成する。
叙上の如く形成された半導体装置では、前記ゲ
ート電極に電圧を印加すると、この電極直下のド
レイン領域表面にチヤンネル反転層が形成されオ
ン状態になる。このオン状態ではエレクトロンが
前記ソースからこのチヤンネルを通つてドレイン
領域に集められる。これに伴いアノードとドレイ
ン間は順バイアスされアノードからドレインにホ
ールが注入される。従つて、このMOSFETのオ
ン状態では、ドレイン内にエレクトロンとホール
とが注入されて伝導度が変調される。前記
VDMOSFETではドレイン領域に多数キヤリア
であるエレクトロンしか注入されないので、この
ドレイン領域の濃度が低い場合や、その厚さが大
きい際には、このドレイン領域がエレクトロンの
流れにとつて、極めて大きい抵抗となり、これが
VDMOSFETのオン抵抗最大成分であつた。一
方、第８図に示した伝導度変調型MOSFETで
は、前記ドレイン領域が伝導度変調を受けるので
その抵抗成分は極めて小さくなり、このドレイン
領域の濃度が低くかつ厚い場合でもオン抵抗の小
さい半導体装置となる。
ート電極に電圧を印加すると、この電極直下のド
レイン領域表面にチヤンネル反転層が形成されオ
ン状態になる。このオン状態ではエレクトロンが
前記ソースからこのチヤンネルを通つてドレイン
領域に集められる。これに伴いアノードとドレイ
ン間は順バイアスされアノードからドレインにホ
ールが注入される。従つて、このMOSFETのオ
ン状態では、ドレイン内にエレクトロンとホール
とが注入されて伝導度が変調される。前記
VDMOSFETではドレイン領域に多数キヤリア
であるエレクトロンしか注入されないので、この
ドレイン領域の濃度が低い場合や、その厚さが大
きい際には、このドレイン領域がエレクトロンの
流れにとつて、極めて大きい抵抗となり、これが
VDMOSFETのオン抵抗最大成分であつた。一
方、第８図に示した伝導度変調型MOSFETで
は、前記ドレイン領域が伝導度変調を受けるので
その抵抗成分は極めて小さくなり、このドレイン
領域の濃度が低くかつ厚い場合でもオン抵抗の小
さい半導体装置となる。
前記伝導度変調型MOSFETは、アノード領域
からドレイン領域中に注入した少数キヤリア（ホ
ール）の一部は過剰小数キヤリアとしてドレイン
領域中に蓄積されてしまう。従つて、この
MOSFETをオフするためにゲート印加電圧を零
にしてチヤンネルを閉じてエレクトロンの流れを
止めても、蓄積された少数キヤリア（ホール）が
排出されるまでこのMOSFETはオフ状態になら
ない。更に、前記第８図の装置ではオフ時にドレ
イン領域に存在するエレクトロンがアノード領域
を通り抜ける時にアノード領域から新たなホール
の注入を誘起し、結果的にはターンオフ時間が極
めて長くなる。しかし、伝導度変調型MOSFET
では一般的なVDMOSに比べて約10倍の電流を流
すことができるが、ターンオフ時間は、逆に10倍
以上長くなる欠点を持つている。電力用半導体装
置をPWM（Pulse Width Modulation）方式のモ
ータ制御へ応用する場合、長いターンオフ時間
は、キヤリア周波数を高められなくなりその応用
範囲が極めて小さくなる。
からドレイン領域中に注入した少数キヤリア（ホ
ール）の一部は過剰小数キヤリアとしてドレイン
領域中に蓄積されてしまう。従つて、この
MOSFETをオフするためにゲート印加電圧を零
にしてチヤンネルを閉じてエレクトロンの流れを
止めても、蓄積された少数キヤリア（ホール）が
排出されるまでこのMOSFETはオフ状態になら
ない。更に、前記第８図の装置ではオフ時にドレ
イン領域に存在するエレクトロンがアノード領域
を通り抜ける時にアノード領域から新たなホール
の注入を誘起し、結果的にはターンオフ時間が極
めて長くなる。しかし、伝導度変調型MOSFET
では一般的なVDMOSに比べて約10倍の電流を流
すことができるが、ターンオフ時間は、逆に10倍
以上長くなる欠点を持つている。電力用半導体装
置をPWM（Pulse Width Modulation）方式のモ
ータ制御へ応用する場合、長いターンオフ時間
は、キヤリア周波数を高められなくなりその応用
範囲が極めて小さくなる。
前記伝導度変調型MOSFETのターンオフスピ
ードを改善する方法としてキヤリアライフタイム
を小さくする手法が提案されている。例えばAu，
Pt等の重金属拡散法、若しくは中性子線、ガン
マ線、電子線等の放射線を照射する方法を使用し
てキヤリアライフタイムを小さくできる。しか
し、ターンオフ時間は改善されるが、同時にキヤ
リアライフタイムの低下を招くので伝導度変調度
合をも低下させる結果となり、この素子の最大の
利点である低オン抵抗特性が悪化する。従つて単
なるライフタイム制御だけでは低オン抵抗を持ち
かつ、ターンオフ特性も兼備した伝導度変調型
MOSFETは得られない。
ードを改善する方法としてキヤリアライフタイム
を小さくする手法が提案されている。例えばAu，
Pt等の重金属拡散法、若しくは中性子線、ガン
マ線、電子線等の放射線を照射する方法を使用し
てキヤリアライフタイムを小さくできる。しか
し、ターンオフ時間は改善されるが、同時にキヤ
リアライフタイムの低下を招くので伝導度変調度
合をも低下させる結果となり、この素子の最大の
利点である低オン抵抗特性が悪化する。従つて単
なるライフタイム制御だけでは低オン抵抗を持ち
かつ、ターンオフ特性も兼備した伝導度変調型
MOSFETは得られない。
本発明は上記の欠点を除去した新規な伝導度変
調型半導体装置を提供するもので、特にその優れ
た低オン抵抗特性を損わずにターンオフスピード
を改善する。
調型半導体装置を提供するもので、特にその優れ
た低オン抵抗特性を損わずにターンオフスピード
を改善する。
上記の目的を達成する手法として本発明ではい
わゆるアノードシヨート型を採用した。即ち、本
発明ではアノードがドレイン中に部分的に形成さ
れており、且つ表面でこのアノードとドレインは
短絡されているので、蓄積する少数キヤリア総量
が減ると同時にオフ時に存在するエレクトロンは
アノード領域を通らずにアノード電極に抜けるこ
とができるので、アノード領域からホールの再注
入は発生しない。更に、前記アノード領域は等間
隔に配置し、ソース領域もストライプ状に形成し
て伝導度変調効果がドレイン領域内で均一に得ら
れるように配慮した。
わゆるアノードシヨート型を採用した。即ち、本
発明ではアノードがドレイン中に部分的に形成さ
れており、且つ表面でこのアノードとドレインは
短絡されているので、蓄積する少数キヤリア総量
が減ると同時にオフ時に存在するエレクトロンは
アノード領域を通らずにアノード電極に抜けるこ
とができるので、アノード領域からホールの再注
入は発生しない。更に、前記アノード領域は等間
隔に配置し、ソース領域もストライプ状に形成し
て伝導度変調効果がドレイン領域内で均一に得ら
れるように配慮した。
第１図ないし第７図により本発明を詳述する。
基板ウエハとして比抵抗30〜40Ω・cm厚さ
520μmのN-型シリコン基板１２を用意し、その
一面から選択的にP+不純物Ｂを拡散する。この
拡散はマスク開口幅を20μm、隣り合うP+拡散開
口間距離を20μm、拡散深さ100μmとしてストラ
イプ状反対導電型領域（以下第二の反対導電型領
域と呼称する）１１（第４図４２）を形成する。
さらに第４図に示すようにP+拡散開口間に選択
的にN+領域４３を形成する。これは前記N-型シ
リコン基板１２の保有する比較的高い比抵抗のた
め、後述するアノード電極とのオーミツク接触を
確実にする為に採られる手段であり、必ずしも必
要でない。前記N+領域の形成には再拡散数の少
ないAsが好ましい。
520μmのN-型シリコン基板１２を用意し、その
一面から選択的にP+不純物Ｂを拡散する。この
拡散はマスク開口幅を20μm、隣り合うP+拡散開
口間距離を20μm、拡散深さ100μmとしてストラ
イプ状反対導電型領域（以下第二の反対導電型領
域と呼称する）１１（第４図４２）を形成する。
さらに第４図に示すようにP+拡散開口間に選択
的にN+領域４３を形成する。これは前記N-型シ
リコン基板１２の保有する比較的高い比抵抗のた
め、後述するアノード電極とのオーミツク接触を
確実にする為に採られる手段であり、必ずしも必
要でない。前記N+領域の形成には再拡散数の少
ないAsが好ましい。
次いで前記N-型シリコン基板の他方の主面を
ラツピング等の機械的手段によつて除去して第４
図に示すように厚さを250μmの基板４１としてか
ら、前記VDMOSFETと同様にソース領域、ゲ
ート領域及びチヤンネル領域を形成する。
ラツピング等の機械的手段によつて除去して第４
図に示すように厚さを250μmの基板４１としてか
ら、前記VDMOSFETと同様にソース領域、ゲ
ート領域及びチヤンネル領域を形成する。
先ずＰボデイ領域１３は前記N-型シリコン基
板１２の他方の主面からＰ型不純物ボロンを選択
的に導入して複数個を形成後、この各Ｐ−ボデイ
領域内には二つのＮ型のソース領域ユニツト１４
を形成していわゆる二重拡散型とする。前記Ｐ−
ボデイ領域１３及びソース領域１４は、その端部
を前記シリコン基板１２の他面に露出するが、各
端部を絶縁物層１６で被覆し、この絶縁物層１６
内にはポリシリコン層を埋設してゲート１５を形
成する。このゲート１５に対向して積層する前記
絶縁物層１６部分を除去して得られる前記ゲート
１５の露出部に導電性物質を堆積してゲート電極
１８を設ける。前記二重拡散領域を、形成したソ
ース領域１３…の露出部にも導電性物質を堆積し
て、ソース電極１７…を設け更に、前記シリコン
基板１２の一面にも導電性物質を堆積してアノー
ド電極１９を設置する。この結果前記第二の反対
導電型領域１１と、前記ドレイン領域となるN-
シリコン基板１２が短絡する構造となる。前記Ｐ
ボデイ領域１３及びソース領域１４は図から明ら
かなようにストライプ状に形成するが、その方向
は前記第二の反対導電型領域１１のそれに直交す
るようにする。
板１２の他方の主面からＰ型不純物ボロンを選択
的に導入して複数個を形成後、この各Ｐ−ボデイ
領域内には二つのＮ型のソース領域ユニツト１４
を形成していわゆる二重拡散型とする。前記Ｐ−
ボデイ領域１３及びソース領域１４は、その端部
を前記シリコン基板１２の他面に露出するが、各
端部を絶縁物層１６で被覆し、この絶縁物層１６
内にはポリシリコン層を埋設してゲート１５を形
成する。このゲート１５に対向して積層する前記
絶縁物層１６部分を除去して得られる前記ゲート
１５の露出部に導電性物質を堆積してゲート電極
１８を設ける。前記二重拡散領域を、形成したソ
ース領域１３…の露出部にも導電性物質を堆積し
て、ソース電極１７…を設け更に、前記シリコン
基板１２の一面にも導電性物質を堆積してアノー
ド電極１９を設置する。この結果前記第二の反対
導電型領域１１と、前記ドレイン領域となるN-
シリコン基板１２が短絡する構造となる。前記Ｐ
ボデイ領域１３及びソース領域１４は図から明ら
かなようにストライプ状に形成するが、その方向
は前記第二の反対導電型領域１１のそれに直交す
るようにする。
前述のように隣り合うＰボデイ領域１３の間に
跨つて形成される絶縁物層１６の直下に位置する
前記N+シリコン基板１２の他面部分は、チヤン
ネル層として動作するものであり、これを前記
N-型シリコン基板１２の一面に投影した場合前
記第二の反対導電型領域１１と前記N-型シリコ
ン基板１２を構成するドレイン領域とが交互に配
置された構造となる。この第二の反対導電型領域
１１は第３図のように前記ストライプ方向にあ
り、且つ前記投影した区分内に点在させても後述
する特性を発揮できる。
跨つて形成される絶縁物層１６の直下に位置する
前記N+シリコン基板１２の他面部分は、チヤン
ネル層として動作するものであり、これを前記
N-型シリコン基板１２の一面に投影した場合前
記第二の反対導電型領域１１と前記N-型シリコ
ン基板１２を構成するドレイン領域とが交互に配
置された構造となる。この第二の反対導電型領域
１１は第３図のように前記ストライプ方向にあ
り、且つ前記投影した区分内に点在させても後述
する特性を発揮できる。
次に上記構造から得られる伝導度変調型
MOSFETの特性について説明する。本発明者ら
は上記アノード短絡型の効果を知る目的で、前記
の選択的なアノード領域形成工程において選択的
ではなく従来通り全面的にアノード領域を形成し
た比較品をも同時に作成した。両者から得られた
特性は下記であつた。
MOSFETの特性について説明する。本発明者ら
は上記アノード短絡型の効果を知る目的で、前記
の選択的なアノード領域形成工程において選択的
ではなく従来通り全面的にアノード領域を形成し
た比較品をも同時に作成した。両者から得られた
特性は下記であつた。
オン抵抗 ターンオフタイム
アノード短絡形 0.082Ω 2.2μs
従来形(比較品) 0.071Ω 15.4μs
本発明によるアノード短絡形伝導度変調型
MOSFETは従来形に比してオン抵抗は10％程度
増加しているがターンオフ時間は実に1/7に短縮
され極めて良好な特性が得られている。例えば上
記従来形（比較品）に電子線照射を行なつてター
ンオフタイムを2.2μsとする事はできる。しかし
その場合得られたオン抵抗は0.45Ωであつた。
MOSFETは従来形に比してオン抵抗は10％程度
増加しているがターンオフ時間は実に1/7に短縮
され極めて良好な特性が得られている。例えば上
記従来形（比較品）に電子線照射を行なつてター
ンオフタイムを2.2μsとする事はできる。しかし
その場合得られたオン抵抗は0.45Ωであつた。
叙上の如く、アノード短絡形とする事により従
来形よりオン抵抗とターンオフタイムのトレード
オフ関係は改善される。アノード短絡形伝導度変
調MOSFETにさらに電子線照射等を施すとさら
にターンオフタイムの短い半導体装置が得られ
る。この場合の照射量は前述の従来形に対して行
なつた照射量の1/10以下で十分であり、その結果
ターンオフタイム1.0μsでオン抵抗0.011Ωが得ら
れた。
来形よりオン抵抗とターンオフタイムのトレード
オフ関係は改善される。アノード短絡形伝導度変
調MOSFETにさらに電子線照射等を施すとさら
にターンオフタイムの短い半導体装置が得られ
る。この場合の照射量は前述の従来形に対して行
なつた照射量の1/10以下で十分であり、その結果
ターンオフタイム1.0μsでオン抵抗0.011Ωが得ら
れた。
最後に最大ターンオフ電流について述べる。
伝導度変調型MOSFETは、第８図に示した従
来例の断面図から明らかな様に、PNPNの四層
構造となつており寄生サイリスタが存在してい
る。本来の伝導度変調型MOSFETはこの寄生サ
イリスタが動作しない範囲で用いるのであるが、
ある条件でこの寄生サイリスタが動作してしまう
事がある。この場合この半導体装置は破壊に至つ
てしまう。寄生サイリスタ動作は、第５図に示し
たソース領域１４下のＰ−ボデイ１３中を流れる
ホール電流とＰ−ボデイ１３中の抵抗とによる電
圧降下によりソース領域１４とＰ−ボデイ間が順
バイアス状態に至つたときに生じる。
来例の断面図から明らかな様に、PNPNの四層
構造となつており寄生サイリスタが存在してい
る。本来の伝導度変調型MOSFETはこの寄生サ
イリスタが動作しない範囲で用いるのであるが、
ある条件でこの寄生サイリスタが動作してしまう
事がある。この場合この半導体装置は破壊に至つ
てしまう。寄生サイリスタ動作は、第５図に示し
たソース領域１４下のＰ−ボデイ１３中を流れる
ホール電流とＰ−ボデイ１３中の抵抗とによる電
圧降下によりソース領域１４とＰ−ボデイ間が順
バイアス状態に至つたときに生じる。
一般に素子に流れる電流が増加するにつれてＰ
−ボデイ１３中へ流れ込むホール電流も増加する
ので、素子の寄生サイリスタ動作の生じ易さを表
現するのに最大ターンオフ電流という考え方が採
られている。換言すれば、どれだけの電流を流し
ても破壊することなくゲートをオフすることによ
つて電流をオフできるかということである。伝導
度変調型MOSFETにとつてこの最大ターンオフ
電流は当然大きい事が望まれる。しかるにＰ−ボ
デイ中１３に流入するホール電流密度が小さい事
が望ましい。
−ボデイ１３中へ流れ込むホール電流も増加する
ので、素子の寄生サイリスタ動作の生じ易さを表
現するのに最大ターンオフ電流という考え方が採
られている。換言すれば、どれだけの電流を流し
ても破壊することなくゲートをオフすることによ
つて電流をオフできるかということである。伝導
度変調型MOSFETにとつてこの最大ターンオフ
電流は当然大きい事が望まれる。しかるにＰ−ボ
デイ中１３に流入するホール電流密度が小さい事
が望ましい。
第６図の如きアノード短絡形状とした場合、ホ
ールの供給源であるアノード領域に近いソースユ
ニツト１４と遠いソースユニツト１４が偏在して
しまう。この場合遠いソースユニツト１４から流
れ込んだエレクトロンに対しては、あまりホール
の注入効果は及ばない。一方、近いソースユニツ
ト１４へ流れ込むホール電流量が高くなつてしま
う。従つて局部的にホール電流密度の高いソース
ユニツト１４が生じる結果となる。素子の最大タ
ーンオフ電流はこの局部的にホール電流密度が高
くなつたソースユニツト１４で決定され、小さい
値となつてしまうので該構造は好ましくない。
ールの供給源であるアノード領域に近いソースユ
ニツト１４と遠いソースユニツト１４が偏在して
しまう。この場合遠いソースユニツト１４から流
れ込んだエレクトロンに対しては、あまりホール
の注入効果は及ばない。一方、近いソースユニツ
ト１４へ流れ込むホール電流量が高くなつてしま
う。従つて局部的にホール電流密度の高いソース
ユニツト１４が生じる結果となる。素子の最大タ
ーンオフ電流はこの局部的にホール電流密度が高
くなつたソースユニツト１４で決定され、小さい
値となつてしまうので該構造は好ましくない。
第７図に示される如く、ソースユニツト１４に
対応して第二の反対導電型領域１１を形成すれば
よいのであるが、この為には下記の問題があり実
現は難しい。即ち、一般的に伝導度変調型
MOSFETではそのオン抵抗を小さくする目的で
チヤネル幅は広ければ広い程良い。この点は
VDMOSと全く同一であり、この目的を達するに
はやはりVDMOSと同様にソースユニツト１４を
微細化する事が必要であり、通常一つのユニツト
の幅は30μm程度である。もし第二の反対導電型
領域１１もこれに対応させて幅30μmで形成しよ
うとするとその深さは15μm前後にしか出来ない。
それ以上深く形成しようとすると、アノード領域
間がＰの横方向拡散により互いにつながつてしま
い短絡部が形成できなくなつてしまう。
対応して第二の反対導電型領域１１を形成すれば
よいのであるが、この為には下記の問題があり実
現は難しい。即ち、一般的に伝導度変調型
MOSFETではそのオン抵抗を小さくする目的で
チヤネル幅は広ければ広い程良い。この点は
VDMOSと全く同一であり、この目的を達するに
はやはりVDMOSと同様にソースユニツト１４を
微細化する事が必要であり、通常一つのユニツト
の幅は30μm程度である。もし第二の反対導電型
領域１１もこれに対応させて幅30μmで形成しよ
うとするとその深さは15μm前後にしか出来ない。
それ以上深く形成しようとすると、アノード領域
間がＰの横方向拡散により互いにつながつてしま
い短絡部が形成できなくなつてしまう。
一方Ｐの拡散深さを15μmに留めた場合、Ｐ−
ボデイ深さは通常5μm程度であるから、ドレイン
N-層厚を180μmとしても全体のウエハ厚は
200μmにしかならない。即ち、本発明の実施例の
工程で説明した様にかかる素子を作成しようとす
ると裏面にＰ型、Ｎ型の不純物をそれぞれ選択酸
化した後、ウエハ厚さを200μmまでラツピングに
よつて削り、その後で表面にソース、Ｐ−ボデイ
を形成しなくてはならない。この200μmという薄
いSiウエハを用いて上記製造工程を行うことは、
現行の一般的な半導体製造設備では極めて難しく
安定的に供給することは略不可能である。一方ド
レインN-領域層厚を230μmとすれば一応この問
題は解決されるが、如何にドレインN-領域が伝
導度変調効果を受けるにしても200μmという様な
厚いドレインN-層厚ではその抵抗成分は無視で
きない値となり、伝導度変調型MOSFETに要求
されている低オン抵抗特性は得られない。
ボデイ深さは通常5μm程度であるから、ドレイン
N-層厚を180μmとしても全体のウエハ厚は
200μmにしかならない。即ち、本発明の実施例の
工程で説明した様にかかる素子を作成しようとす
ると裏面にＰ型、Ｎ型の不純物をそれぞれ選択酸
化した後、ウエハ厚さを200μmまでラツピングに
よつて削り、その後で表面にソース、Ｐ−ボデイ
を形成しなくてはならない。この200μmという薄
いSiウエハを用いて上記製造工程を行うことは、
現行の一般的な半導体製造設備では極めて難しく
安定的に供給することは略不可能である。一方ド
レインN-領域層厚を230μmとすれば一応この問
題は解決されるが、如何にドレインN-領域が伝
導度変調効果を受けるにしても200μmという様な
厚いドレインN-層厚ではその抵抗成分は無視で
きない値となり、伝導度変調型MOSFETに要求
されている低オン抵抗特性は得られない。
本発明者らはかかる点を鑑み、ドレインN-領
域中へのソースからのエレクトロンの注入、及び
アノードからのホールの注入のモデルを作り三次
元解析を行なつた。この結果、伝導度変調型
MOSFETのオン動作中にドレインN-領域中のエ
レクトロンとホールとの分布が比較的均一となる
下記形状を見出した。それはストライプ状のソー
スとストライプ状のアノードを互いに略直交する
様に形成する方法である。
域中へのソースからのエレクトロンの注入、及び
アノードからのホールの注入のモデルを作り三次
元解析を行なつた。この結果、伝導度変調型
MOSFETのオン動作中にドレインN-領域中のエ
レクトロンとホールとの分布が比較的均一となる
下記形状を見出した。それはストライプ状のソー
スとストライプ状のアノードを互いに略直交する
様に形成する方法である。
上記方法を用いる事により、本発明の実施例で
紹介した様なアノードデザインとしてもドレイン
N-領域中のエレクトロンとホールの分布が均一
な伝導度変調型MOSFETが得られる。ストライ
プ状のソースとストライプ状のアノードとを互い
に直交する様に形成した場合にかくも電流が均一
化されるという事は、該構造とする事によつてそ
れぞれのストライプ状ソースにとつてそれに注入
するホールの供給源であるアノードが対称に位置
されている事からも理解される。この現象は前述
のように第二の反対導電型領域が第４図のように
点在する第二の反対導電型領域４２である場合に
もあてはまる。一つのストライプソースユニツト
の内部では当然微視的には流入するホールの電流
密度の不均一は存在しているはずであるが、この
点もストライプソースユニツト間でホール電流密
度が不均一な場合と異なり、一つのストライプソ
ースユニツト内部では、流入したホールが流れる
Ｐ−ボデイが連続であるのでその不均一性も緩和
されると解される。
紹介した様なアノードデザインとしてもドレイン
N-領域中のエレクトロンとホールの分布が均一
な伝導度変調型MOSFETが得られる。ストライ
プ状のソースとストライプ状のアノードとを互い
に直交する様に形成した場合にかくも電流が均一
化されるという事は、該構造とする事によつてそ
れぞれのストライプ状ソースにとつてそれに注入
するホールの供給源であるアノードが対称に位置
されている事からも理解される。この現象は前述
のように第二の反対導電型領域が第４図のように
点在する第二の反対導電型領域４２である場合に
もあてはまる。一つのストライプソースユニツト
の内部では当然微視的には流入するホールの電流
密度の不均一は存在しているはずであるが、この
点もストライプソースユニツト間でホール電流密
度が不均一な場合と異なり、一つのストライプソ
ースユニツト内部では、流入したホールが流れる
Ｐ−ボデイが連続であるのでその不均一性も緩和
されると解される。
以上説明した様に本発明の如く、伝導度変調型
MOSFETのアノードをアノードとドレインが一
部短絡するいわゆるアノード短絡型とすることに
より、高耐圧、低オン抵抗、高速スイツチング特
性を兼ね備えた電力用半導体装置が得られる。さ
らにソースをストライプ形状にするとともにアノ
ード領域をストライプ形状にし、しかもそれらが
互いに略直交する様に配置することによりドレイ
ン領域中のエレクトロン、ホールの分布が均一化
でき、これによつて伝導度変調型MOSFETにと
つて最も重要な最大ターンオフ電流が高いことと
いう要請も同時に満足することができる。
MOSFETのアノードをアノードとドレインが一
部短絡するいわゆるアノード短絡型とすることに
より、高耐圧、低オン抵抗、高速スイツチング特
性を兼ね備えた電力用半導体装置が得られる。さ
らにソースをストライプ形状にするとともにアノ
ード領域をストライプ形状にし、しかもそれらが
互いに略直交する様に配置することによりドレイ
ン領域中のエレクトロン、ホールの分布が均一化
でき、これによつて伝導度変調型MOSFETにと
つて最も重要な最大ターンオフ電流が高いことと
いう要請も同時に満足することができる。
説明の中では便宜的にソース−Ｎ型、ボデイ−
Ｐ型、ドレイン−Ｎ型、アノード−Ｐ型の場合に
ついて説明したが、それぞれを反対導電型とした
場合にも本発明が適用されることはいうまでもな
い。
Ｐ型、ドレイン−Ｎ型、アノード−Ｐ型の場合に
ついて説明したが、それぞれを反対導電型とした
場合にも本発明が適用されることはいうまでもな
い。
第１図は本発明に係る伝導度変調型MOSFET
の断面図、第２図および第３図はいずれも夫々が
本発明に係る伝導度変調型MOSFETの実施例を
一部断面で示す斜視図、第４図は本発明に係る伝
導度変調型MOSFETの製造過程の構造を示す断
面図、第５図ないし第７図はいずれも本発明に係
る伝導度変調型MOSFETの実施例を説明するた
めの断面図、第８図は従来例の伝導度変調型
MOSFETの断面図である。 １１……第二の反対導電型領域、１２……半導
体基板（一導電型）、１３……第一の反対導電型
領域、１４……一導電型領域、１５……ゲート
層、１６……絶縁物層、１７……ソース電極、１
８……ゲート電極、１９……アノード電極。
の断面図、第２図および第３図はいずれも夫々が
本発明に係る伝導度変調型MOSFETの実施例を
一部断面で示す斜視図、第４図は本発明に係る伝
導度変調型MOSFETの製造過程の構造を示す断
面図、第５図ないし第７図はいずれも本発明に係
る伝導度変調型MOSFETの実施例を説明するた
めの断面図、第８図は従来例の伝導度変調型
MOSFETの断面図である。 １１……第二の反対導電型領域、１２……半導
体基板（一導電型）、１３……第一の反対導電型
領域、１４……一導電型領域、１５……ゲート
層、１６……絶縁物層、１７……ソース電極、１
８……ゲート電極、１９……アノード電極。
Claims (1)
- １ 一導電型の半導体基板と、前記半導体基板の
一方の主面に一部を露出してストライプ状に複数
形成された第一の反対導電型領域と、前記第一の
反対導電型領域内に互いに離隔して形成され夫々
の一部が前記半導体基板の主面における前記第一
の反対導電型領域の露出部内に露出して形成され
たソース領域である少なくとも一対でストライプ
状の一導電型領域と、前記第一の反対導電型領域
間の半導体基板主面上およびこれと隣接した前記
一導電型領域間の半導体基板主面上に連続して被
覆された絶縁物層と、前記絶縁物層に埋設された
ゲート層と、少なくとも前記絶縁物層に対向し半
導体基板の他方の主面側に前記第一の反対導電型
領域のストライプ方向と略直角に形成されたアノ
ード領域である第二の反対導電型領域とを具備し
た伝導度変調型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2517285A JPS61185971A (ja) | 1985-02-14 | 1985-02-14 | 伝導度変調型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2517285A JPS61185971A (ja) | 1985-02-14 | 1985-02-14 | 伝導度変調型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61185971A JPS61185971A (ja) | 1986-08-19 |
| JPH0466111B2 true JPH0466111B2 (ja) | 1992-10-22 |
Family
ID=12158581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2517285A Granted JPS61185971A (ja) | 1985-02-14 | 1985-02-14 | 伝導度変調型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61185971A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715998B2 (ja) * | 1985-08-27 | 1995-02-22 | 三菱電機株式会社 | 半導体装置 |
| JPS6380569A (ja) * | 1986-09-24 | 1988-04-11 | Fuji Electric Co Ltd | 伝導度変調型横型ｍｏｓ−ｆｅｔ |
| JPH0821713B2 (ja) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
| JP2557367B2 (ja) * | 1987-02-26 | 1996-11-27 | 株式会社東芝 | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
| JPH0828506B2 (ja) * | 1988-11-07 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH02308570A (ja) * | 1989-05-24 | 1990-12-21 | Meidensha Corp | 半導体装置 |
| EP0450082B1 (en) * | 1989-08-31 | 2004-04-28 | Denso Corporation | Insulated gate bipolar transistor |
| JP3182262B2 (ja) * | 1993-07-12 | 2001-07-03 | 株式会社東芝 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
-
1985
- 1985-02-14 JP JP2517285A patent/JPS61185971A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120369A (en) * | 1980-12-02 | 1982-07-27 | Gen Electric | Gate enhanced rectifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61185971A (ja) | 1986-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |