JP2632322B2 - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電力用半導体素子に関し、特にSIサイリス
タ、GTO、IGBT、MOSゲートサイリスタ等のサイリスタ構
造を有する素子のアノード短絡構造に工夫を加え、順方
向電圧降下を犠牲にすることなしに、ターンオフ時間を
短縮化したアノード短絡構造を有する半導体装置に関
し、産業上、各種電力変換機器の高周波化、高効率化に
寄与するものである。
タ、GTO、IGBT、MOSゲートサイリスタ等のサイリスタ構
造を有する素子のアノード短絡構造に工夫を加え、順方
向電圧降下を犠牲にすることなしに、ターンオフ時間を
短縮化したアノード短絡構造を有する半導体装置に関
し、産業上、各種電力変換機器の高周波化、高効率化に
寄与するものである。
従来サイリスタ構造を基本とする電力用半導体素子に
おいてはアノード領域近傍の少数キャリアの蓄積効果に
よりターンオフ時間の特にテイル時間が決定されるた
め、ターンオフ時間の短縮化の手段としてはアノード短
絡構造の導入及び、もしくは重金属拡散もしくは放射線
照射による欠陥の導入によるライフタイム制御が行なわ
れていた。
おいてはアノード領域近傍の少数キャリアの蓄積効果に
よりターンオフ時間の特にテイル時間が決定されるた
め、ターンオフ時間の短縮化の手段としてはアノード短
絡構造の導入及び、もしくは重金属拡散もしくは放射線
照射による欠陥の導入によるライフタイム制御が行なわ
れていた。
しかるに重金属拡散あるいは放射線照射によるライフ
タイム制御ではターンオフ時間は短縮化されるが、順方
向電圧降下が上昇するというトレードオフ関係が存在す
る。一方、GTOにおいて行なわれることの多いアノード
短絡構造においては、アノード短絡による電子電流の吸
いだしの効率を上げるためにアノードの短絡率が30％〜
50％にも達しており、必然的に順方向電圧降下の上昇も
もたらしている。
タイム制御ではターンオフ時間は短縮化されるが、順方
向電圧降下が上昇するというトレードオフ関係が存在す
る。一方、GTOにおいて行なわれることの多いアノード
短絡構造においては、アノード短絡による電子電流の吸
いだしの効率を上げるためにアノードの短絡率が30％〜
50％にも達しており、必然的に順方向電圧降下の上昇も
もたらしている。
本発明者らは、アノード短絡構造に静電誘導効果を積
極的に利用する構造を導入することで順方向電圧降下V
onとターンオフ時間toffの間のトレードオフ関係が従来
のアノード短絡もしくはライフタイム制御に比べ良好で
ターンオフ時間を一桁以上短絡できることを見出した。
極的に利用する構造を導入することで順方向電圧降下V
onとターンオフ時間toffの間のトレードオフ関係が従来
のアノード短絡もしくはライフタイム制御に比べ良好で
ターンオフ時間を一桁以上短絡できることを見出した。
本発明はサイリスタ構造を有するデバイス、例えばGT
O、SIサイリスタ、IGBT、MOSゲートサイリスタ等におい
てアノード側に短絡構造を設け、そのアノード部分と短
絡部分の間に静電誘導効果によるショート構造を導入す
ることで、ターンオフ時間toffと順方向電圧降下Vonと
の間のトレードオフ関係の良好な電力用半導体素子を提
供するものである。
O、SIサイリスタ、IGBT、MOSゲートサイリスタ等におい
てアノード側に短絡構造を設け、そのアノード部分と短
絡部分の間に静電誘導効果によるショート構造を導入す
ることで、ターンオフ時間toffと順方向電圧降下Vonと
の間のトレードオフ関係の良好な電力用半導体素子を提
供するものである。
第１図は、埋め込みゲート形SIサイリスタを例に本発
明の新形アノードショートを行なった実施例であり、同
時に第１図は埋め込みゲート型SIサイリスタを例に静電
誘導（SI）形アノードショート構造の動作説明を行なう
図面である。即ち、第１図において１はn+カソード領域
２はp+ゲート３とn+カソード１間の高抵抗n-エピ層を示
す。３はp+ゲートであり、電極は紙面に示されない周辺
領域で取られている。４はn-高抵抗層であり、p+ゲート
３及びp+アノード６間にあって本素子の耐圧を決定する
部分である。n+領域５が本発明のSI形アノードショート
構造のアノードショート部分である。即ち、p+アノード
部６とn+アノードショート部５はアノード電極８によっ
て短絡されている。しかも第１図の実施例の場合、n+シ
ョート部分５の接合深さはp+アノード部６に比べ浅く形
成され、p+ゲート３に挾まれたチャンネル部分の直下に
形成されている。９はp+ゲートからの空乏層の広がる様
子を示しており、10はp+アノード６及びn+ショート部５
がn-高抵抗層４へ形成する空乏層の広がる様子を示して
いる。
明の新形アノードショートを行なった実施例であり、同
時に第１図は埋め込みゲート型SIサイリスタを例に静電
誘導（SI）形アノードショート構造の動作説明を行なう
図面である。即ち、第１図において１はn+カソード領域
２はp+ゲート３とn+カソード１間の高抵抗n-エピ層を示
す。３はp+ゲートであり、電極は紙面に示されない周辺
領域で取られている。４はn-高抵抗層であり、p+ゲート
３及びp+アノード６間にあって本素子の耐圧を決定する
部分である。n+領域５が本発明のSI形アノードショート
構造のアノードショート部分である。即ち、p+アノード
部６とn+アノードショート部５はアノード電極８によっ
て短絡されている。しかも第１図の実施例の場合、n+シ
ョート部分５の接合深さはp+アノード部６に比べ浅く形
成され、p+ゲート３に挾まれたチャンネル部分の直下に
形成されている。９はp+ゲートからの空乏層の広がる様
子を示しており、10はp+アノード６及びn+ショート部５
がn-高抵抗層４へ形成する空乏層の広がる様子を示して
いる。
本発明のSI形アノードショートとはp+アノード６とn-
層４との間の拡散電位によって決まるn-層４中へ広がる
空乏層（その幅をWpとする）が隣り合うp+アノード間で
互いに接するか、完全につながっていて、n+ショート部
分５の前面のn-チャンネル部分（p+アノードとp+アノー
ド間に挾まれたn-層部分）にポテンシャルバリヤが形成
される構造である。n-チャンネル部分近傍のポテンシャ
ル分布の様子を第２図に示す。第２図（ａ）はSI形アノ
ードショート構造の単位構造部分の断面であり、各部は
第１図の実施例と同一の数字で示されている。第２図
（ｂ）はポテンシャル分布の様子である。p+Ec及びn+Ec
はそれぞれp+アノード部６とn+ショート部５の伝導帯を
示し、p+Ev及びn+Evはそれぞれp+アノード部６とn+ショ
ート部５の充満帯を示している。第２図（ａ）で＊印は
n+ショート分前面のポテンサルバリヤの鞍部点を示して
いる。第２図（ｂ）において実線から点線になるに従っ
て、サイリスタがターンオフしていく様子を示してい
る。隣り合うp+アノード部分６によってn-チャンネル部
分が空乏化され、その空乏層が接するか、完全につなが
った構造となっているため電子が最も蓄積されやすい位
置はＧ＊よりもn-層の内側にあることが第２図（ｂ）よ
りわかる。Ｇ＊点に対する電子のバリヤ高さを とし、一方p+アノード部６からn-層へ向けて注入される
正孔のバリヤ高さを とすると、 であることが容易にわかる。従って、 を越える電子がn+ショート部５へ流出すると、ポテンシ
ャルは点線のように変化し、p+アノード部６の正孔に対
するポテンシャルも点線のように上昇することがわか
る。即ち、わずかの電子がn+ショート部５へ流出するだ
けで圧倒的に多数の正孔注入を止めることができる構造
となっている。ターンオフして行くときのアノード側フ
ック動作での利得Goffは近似的に で表すことができる。ここで は流出する電子、注入される正孔の速度、ｎ＊はポテン
シャルに蓄積された電子密度、pAはp+アノード部分の不
純物密度である。SI形アノードショート構造では電子は
２次元的にn+ショート部に集められるから の変化も大きくその分だけ の変化も大きい。従ってターンオフゲインが高く、正孔
注入を止めやすく、テイル時間も短縮され、ターンオフ
時間toffと順方向電圧降下Vonとの間のトレードオフの
良好な電力用半導体素子が得られるわけである。
層４との間の拡散電位によって決まるn-層４中へ広がる
空乏層（その幅をWpとする）が隣り合うp+アノード間で
互いに接するか、完全につながっていて、n+ショート部
分５の前面のn-チャンネル部分（p+アノードとp+アノー
ド間に挾まれたn-層部分）にポテンシャルバリヤが形成
される構造である。n-チャンネル部分近傍のポテンシャ
ル分布の様子を第２図に示す。第２図（ａ）はSI形アノ
ードショート構造の単位構造部分の断面であり、各部は
第１図の実施例と同一の数字で示されている。第２図
（ｂ）はポテンシャル分布の様子である。p+Ec及びn+Ec
はそれぞれp+アノード部６とn+ショート部５の伝導帯を
示し、p+Ev及びn+Evはそれぞれp+アノード部６とn+ショ
ート部５の充満帯を示している。第２図（ａ）で＊印は
n+ショート分前面のポテンサルバリヤの鞍部点を示して
いる。第２図（ｂ）において実線から点線になるに従っ
て、サイリスタがターンオフしていく様子を示してい
る。隣り合うp+アノード部分６によってn-チャンネル部
分が空乏化され、その空乏層が接するか、完全につなが
った構造となっているため電子が最も蓄積されやすい位
置はＧ＊よりもn-層の内側にあることが第２図（ｂ）よ
りわかる。Ｇ＊点に対する電子のバリヤ高さを とし、一方p+アノード部６からn-層へ向けて注入される
正孔のバリヤ高さを とすると、 であることが容易にわかる。従って、 を越える電子がn+ショート部５へ流出すると、ポテンシ
ャルは点線のように変化し、p+アノード部６の正孔に対
するポテンシャルも点線のように上昇することがわか
る。即ち、わずかの電子がn+ショート部５へ流出するだ
けで圧倒的に多数の正孔注入を止めることができる構造
となっている。ターンオフして行くときのアノード側フ
ック動作での利得Goffは近似的に で表すことができる。ここで は流出する電子、注入される正孔の速度、ｎ＊はポテン
シャルに蓄積された電子密度、pAはp+アノード部分の不
純物密度である。SI形アノードショート構造では電子は
２次元的にn+ショート部に集められるから の変化も大きくその分だけ の変化も大きい。従ってターンオフゲインが高く、正孔
注入を止めやすく、テイル時間も短縮され、ターンオフ
時間toffと順方向電圧降下Vonとの間のトレードオフの
良好な電力用半導体素子が得られるわけである。
本発明の実施例は、埋め込みゲート形SIサイリスタに
限らず、平面形SIサイリスタであってもよい。もちろん
接合形のみならずMOS形であってもよい。またGTO、IGB
T、MCT等においても有効である。
限らず、平面形SIサイリスタであってもよい。もちろん
接合形のみならずMOS形であってもよい。またGTO、IGB
T、MCT等においても有効である。
p+アノード間の寸法ピッチＬを電子の拡散距離Lnの２
倍以下となるべく配置されかつn+ショート部分の前面に
両側のp+アノード部からの空乏層の広がりによってポテ
ンシャルバリヤが形成され、蓄積電子のポテンシャルバ
リヤ に対しp+アノード６の正孔が注入される時に待つポテン
シャルバリヤ が大きくなされていることが有効である。あるいは、p+
アノードから広がる空乏層幅WP（p+アノード６とn-層４
間の拡散電位によって決定される）の２倍と同程度か、
狭いn-チャンネル部分がp+アノード間に形成されていれ
ばよい。通常SIサイリスタの場合このようなアノード側
の寸法ピッチは、カソード間のゲート形成の寸法ピッチ
と同程度である。一方、現状としてGTOの場合にはカソ
ード側に比べSI形アノードショートを導入すればアノー
ド側は寸法ピッチは微細なるであろう。しかし、GTOに
おいても本発明のSI形アノードショートは有効である。
倍以下となるべく配置されかつn+ショート部分の前面に
両側のp+アノード部からの空乏層の広がりによってポテ
ンシャルバリヤが形成され、蓄積電子のポテンシャルバ
リヤ に対しp+アノード６の正孔が注入される時に待つポテン
シャルバリヤ が大きくなされていることが有効である。あるいは、p+
アノードから広がる空乏層幅WP（p+アノード６とn-層４
間の拡散電位によって決定される）の２倍と同程度か、
狭いn-チャンネル部分がp+アノード間に形成されていれ
ばよい。通常SIサイリスタの場合このようなアノード側
の寸法ピッチは、カソード間のゲート形成の寸法ピッチ
と同程度である。一方、現状としてGTOの場合にはカソ
ード側に比べSI形アノードショートを導入すればアノー
ド側は寸法ピッチは微細なるであろう。しかし、GTOに
おいても本発明のSI形アノードショートは有効である。
さらに、本発明のアノードショートの形成位置は、第
１図の実施例ではチャンネル部分の下側に正確に入って
いる例を示したが、必ずしもその必要はなく、電子もし
くは正孔の走行時間によって決まるキャリアの横方向の
広がり分程度の余裕はある。しかし、あくまでＬ＜2Ln
とし、n+ショート部分の前面にポテンシャルバリヤが形
成されていることが望ましいことは前述の如くである。
大容量の場合には素子は放射状パターン、インボリュー
ト形パターンあるいは六角形もしくは三角形を基調とす
るパターンとして形成されることが多いが、本発明によ
るSI形アノードショート構造もp+アノード間ピッチはＬ
＜2Lnとし、従ってn+ショーと部分のピッチもＬ＜2Lnと
する必要がある。あるいはp+（６）n-（４）接合間の拡
散電位によって広がる空乏層幅Wpによって素子のアノー
ド側のn-層が空乏化されていることが望ましい。
１図の実施例ではチャンネル部分の下側に正確に入って
いる例を示したが、必ずしもその必要はなく、電子もし
くは正孔の走行時間によって決まるキャリアの横方向の
広がり分程度の余裕はある。しかし、あくまでＬ＜2Ln
とし、n+ショート部分の前面にポテンシャルバリヤが形
成されていることが望ましいことは前述の如くである。
大容量の場合には素子は放射状パターン、インボリュー
ト形パターンあるいは六角形もしくは三角形を基調とす
るパターンとして形成されることが多いが、本発明によ
るSI形アノードショート構造もp+アノード間ピッチはＬ
＜2Lnとし、従ってn+ショーと部分のピッチもＬ＜2Lnと
する必要がある。あるいはp+（６）n-（４）接合間の拡
散電位によって広がる空乏層幅Wpによって素子のアノー
ド側のn-層が空乏化されていることが望ましい。
本発明はSiに限るものではなく、GaAs、InPあるいは
ヘテロ接合を含む他の半導体材料を用いてもよいことは
もちろんである。
ヘテロ接合を含む他の半導体材料を用いてもよいことは
もちろんである。
本発明のSI形アノードショートの効果を調べるため第
３図（ａ）乃至（ｆ）に示すＡ〜Ｆの６種類の構造の素
子を試作しターンオフ時間toffと順方向電圧降下Vonの
トレードオフ関係を調べた。第３図の素子はすべて同一
基板（厚さ350μｍ、抵抗率200Ω・cm）を使用し、電流
定格10A級素子、耐圧1200V級として比較した。
３図（ａ）乃至（ｆ）に示すＡ〜Ｆの６種類の構造の素
子を試作しターンオフ時間toffと順方向電圧降下Vonの
トレードオフ関係を調べた。第３図の素子はすべて同一
基板（厚さ350μｍ、抵抗率200Ω・cm）を使用し、電流
定格10A級素子、耐圧1200V級として比較した。
toffは10％〜90％ととして定義している。第３図にお
いて第３図（ａ）Ａ構造は本発明によるSI形アノードシ
ョートを示し、特にn+ショート部５はチャンネルの直下
に配置されている例である。p+ゲート３のピッチは33μ
ｍである。従ってp+アノード６も33μｍピッチで配置さ
れている。p+アノード６の深さは約13μｍ〜15μｍ、n+
ショート５の深さは３μｍ〜６μｍである。第３図
（ｂ）Ｂ構造は第３図（ａ）でn+ショート部５を入れな
い例、第３図（ｃ）Ｃ構造はp+アノード６が互いに両側
から接し、n+ショート部５の前面にｐベース部分が存在
する例である。第３図（ｄ）Ｄ構造は第３図（ｃ）でn+
ショート部５の拡散を行なわない波形構造例、第３図
（ｅ）Ｅ構造は従来形アノード構造例であり、第３図
（ｆ）Ｆ構造はカソードストライプ方向に３本アノード
ショート部分が約150μｍピッチ入っている例である。
第３図（ａ）Ａ構造の本発明に対し、第３図（ｂ）乃至
（ｆ）のＢ乃至Ｆ構造との比較としてターンオフ時間t
offと、順方向電圧降下Vonのトレードオフを調べた結果
を第４図に示す。第４図中にＡ乃至Ｆの構造上の差を
（○、△、□、●、▲、■）のプロットで示している。
本発明によるＡ構造の場合、他の従来例と比べtoff−V
onのトレードオフ関係が良好となることがわかる。特に
Ｅ、Ｆ構造に比べtoffは明らかに一桁以上短縮されてお
り、それに対して順方向電圧降下Vonの上昇は２倍以内
である。1200V系、1700V系、1800V系のIGBTにおいてSI
形アノードショートではなくライフタイム制御を行なっ
た場合の曲線が同時に示されているが、toff−Vonのト
レードオフ関係はSI形アノードショート構造によるSIサ
イリスタの方が良好であることがわかる。
いて第３図（ａ）Ａ構造は本発明によるSI形アノードシ
ョートを示し、特にn+ショート部５はチャンネルの直下
に配置されている例である。p+ゲート３のピッチは33μ
ｍである。従ってp+アノード６も33μｍピッチで配置さ
れている。p+アノード６の深さは約13μｍ〜15μｍ、n+
ショート５の深さは３μｍ〜６μｍである。第３図
（ｂ）Ｂ構造は第３図（ａ）でn+ショート部５を入れな
い例、第３図（ｃ）Ｃ構造はp+アノード６が互いに両側
から接し、n+ショート部５の前面にｐベース部分が存在
する例である。第３図（ｄ）Ｄ構造は第３図（ｃ）でn+
ショート部５の拡散を行なわない波形構造例、第３図
（ｅ）Ｅ構造は従来形アノード構造例であり、第３図
（ｆ）Ｆ構造はカソードストライプ方向に３本アノード
ショート部分が約150μｍピッチ入っている例である。
第３図（ａ）Ａ構造の本発明に対し、第３図（ｂ）乃至
（ｆ）のＢ乃至Ｆ構造との比較としてターンオフ時間t
offと、順方向電圧降下Vonのトレードオフを調べた結果
を第４図に示す。第４図中にＡ乃至Ｆの構造上の差を
（○、△、□、●、▲、■）のプロットで示している。
本発明によるＡ構造の場合、他の従来例と比べtoff−V
onのトレードオフ関係が良好となることがわかる。特に
Ｅ、Ｆ構造に比べtoffは明らかに一桁以上短縮されてお
り、それに対して順方向電圧降下Vonの上昇は２倍以内
である。1200V系、1700V系、1800V系のIGBTにおいてSI
形アノードショートではなくライフタイム制御を行なっ
た場合の曲線が同時に示されているが、toff−Vonのト
レードオフ関係はSI形アノードショート構造によるSIサ
イリスタの方が良好であることがわかる。
SI形アノードショート構造による1200V−10A級素子で
オフ臨海電圧上昇率 耐量を調べた所、第５図に示すように9500V/μｓまで確
認されている。第５図にはゲート外付け抵抗RGとゲート
・カソード間バイアスVGKを変化させて 値をプロットしたものであり、測定方法は第５図中に示
されるようにGTOにおける方法と同様に行なった。本発
明によるSI形アノードショート構造によって、ターンオ
フ時間toffと順方向電圧降下Vonのトレードオフの良好
なSIサイリスタが得られることが埋め込みゲート構造で
確認されたが、構造的にはこれに限るものではなく、平
面ゲート形、切り込みゲート形、MISゲート形のSIサイ
リスタであっても同様であり、また他のGTO、IGBT、MCT
においても同様の考え方をアノードショートに適用すれ
ば、充分な効果が期待されることは明らかである。平面
的な配置が重要であるが、チャンネルに正確に投影され
ている必要はなく、キャリアの走行時間による横方向の
広がり分程度の余裕は存在する。p+アノード間ピッチが
2Ln以下従ってn+ショート間のピッチも2Ln以下に配置さ
れ、p+アノード間に空乏層が接するか、完全に重なり合
うようになされ、n+ショート部分前面にポテンシャルバ
リヤが存在するように寸法、及び不純物密度が選ばれて
いればよい。高抵抗層をn-4としたが、p-であってもよ
く、アノード近傍だけp-形となっていても上記ポテンシ
ャルバリヤが形成されていれば前述の如き同様の動作が
期待されるため、ターンオフ時間が短縮され、しかもタ
ーンオフ時に正孔注入が阻止されやすいためテイル電流
も低減化される。本発明のアノードショート構造を適用
し、さらにAu、Pt、Fe等の重金属拡散、あるいは電子
線、プロトン等のライフタイム制御とを併用してもよい
ことはもろんである。
オフ臨海電圧上昇率 耐量を調べた所、第５図に示すように9500V/μｓまで確
認されている。第５図にはゲート外付け抵抗RGとゲート
・カソード間バイアスVGKを変化させて 値をプロットしたものであり、測定方法は第５図中に示
されるようにGTOにおける方法と同様に行なった。本発
明によるSI形アノードショート構造によって、ターンオ
フ時間toffと順方向電圧降下Vonのトレードオフの良好
なSIサイリスタが得られることが埋め込みゲート構造で
確認されたが、構造的にはこれに限るものではなく、平
面ゲート形、切り込みゲート形、MISゲート形のSIサイ
リスタであっても同様であり、また他のGTO、IGBT、MCT
においても同様の考え方をアノードショートに適用すれ
ば、充分な効果が期待されることは明らかである。平面
的な配置が重要であるが、チャンネルに正確に投影され
ている必要はなく、キャリアの走行時間による横方向の
広がり分程度の余裕は存在する。p+アノード間ピッチが
2Ln以下従ってn+ショート間のピッチも2Ln以下に配置さ
れ、p+アノード間に空乏層が接するか、完全に重なり合
うようになされ、n+ショート部分前面にポテンシャルバ
リヤが存在するように寸法、及び不純物密度が選ばれて
いればよい。高抵抗層をn-4としたが、p-であってもよ
く、アノード近傍だけp-形となっていても上記ポテンシ
ャルバリヤが形成されていれば前述の如き同様の動作が
期待されるため、ターンオフ時間が短縮され、しかもタ
ーンオフ時に正孔注入が阻止されやすいためテイル電流
も低減化される。本発明のアノードショート構造を適用
し、さらにAu、Pt、Fe等の重金属拡散、あるいは電子
線、プロトン等のライフタイム制御とを併用してもよい
ことはもろんである。
本発明は、埋め込みゲート形SIサイリスタでその効果
が確認されたが、他のサイリスタ構造を有する電力用半
導体素子にも適用でき、その工業的価値は極めて高い、
小電力・低周波のスイッチングレギュレータ等への応用
のみならず、100kHz〜数MHzまで高効率に動作すること
が期待でき、光制御電力用半導体素子への適用も期待で
きることから、中電力、大電力分野にも適用可能であ
り、その工業的価値は高いものがある。
が確認されたが、他のサイリスタ構造を有する電力用半
導体素子にも適用でき、その工業的価値は極めて高い、
小電力・低周波のスイッチングレギュレータ等への応用
のみならず、100kHz〜数MHzまで高効率に動作すること
が期待でき、光制御電力用半導体素子への適用も期待で
きることから、中電力、大電力分野にも適用可能であ
り、その工業的価値は高いものがある。
第１図は本発明の実施例として埋め込みゲート形SIサイ
リスタを例とした断面構造例であり、同時に動作説明図
となっている。第２図は本発明のSI形アノードショート
構造の動作説明のための図で、（ａ）はアノード近傍の
断面図、（ｂ）はポテンシャル分布、第３図（ａ）乃至
（ｆ）は本発明の効果を確認するために試作した各種ア
ノード構造の異なるSIサイリスタの断面図で、（ａ）は
本発明の実施例（第１図）に対応する図、第４図はター
ンオフ時間toffと順方向電圧降下Vonの関係を示す図、
第５図は本発明のSI形アノードショート構造を適用した
1200V−10A級SIサイリスタの 耐量の測定結果である。 １……カソード電極、２……n-形エピタキシャル成長
層、３……ゲート領域、４……高抵抗層、５……n+アノ
ードショート部、６……p+アノード部、７……カソード
電極、８……アノード電極、12……ゲート電極
リスタを例とした断面構造例であり、同時に動作説明図
となっている。第２図は本発明のSI形アノードショート
構造の動作説明のための図で、（ａ）はアノード近傍の
断面図、（ｂ）はポテンシャル分布、第３図（ａ）乃至
（ｆ）は本発明の効果を確認するために試作した各種ア
ノード構造の異なるSIサイリスタの断面図で、（ａ）は
本発明の実施例（第１図）に対応する図、第４図はター
ンオフ時間toffと順方向電圧降下Vonの関係を示す図、
第５図は本発明のSI形アノードショート構造を適用した
1200V−10A級SIサイリスタの 耐量の測定結果である。 １……カソード電極、２……n-形エピタキシャル成長
層、３……ゲート領域、４……高抵抗層、５……n+アノ
ードショート部、６……p+アノード部、７……カソード
電極、８……アノード電極、12……ゲート電極
Claims (1)
- 【請求項１】一導電型の高抵抗半導体領域に形成された
少なくとも二つの反対導電型のアノード領域と、前記高
抵抗半導体領域に形成され、前記アノード領域間に設け
られた一導電型のショート領域と、前記アノード領域と
前記ショート領域とを電気的に短絡するアノード電極と
を有する電力用半導体素子において、 前記アノード領域と前記高抵抗半導体領域との間の拡散
電位により決定され、前記高抵抗半導体領域に広がる空
乏層が前記アノード領域間で連続し、かつ、前記ショー
ト領域の前面における前記高抵抗半導体領域にポテンシ
ャルバリヤが形成されるように、前記アノード領域と前
記ショート領域とが設けられ、前記ショート領域の接合
深さは前記アノード領域の接合深さより浅く形成されて
いることを特徴とする電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250254A JP2632322B2 (ja) | 1987-10-02 | 1987-10-02 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250254A JP2632322B2 (ja) | 1987-10-02 | 1987-10-02 | 電力用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193169A JPH0193169A (ja) | 1989-04-12 |
| JP2632322B2 true JP2632322B2 (ja) | 1997-07-23 |
Family
ID=17205145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250254A Expired - Fee Related JP2632322B2 (ja) | 1987-10-02 | 1987-10-02 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2632322B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5352910A (en) * | 1992-04-07 | 1994-10-04 | Tokyo Denki Seizo Kabushiki Kaisha | Semiconductor device with a buffer structure |
| JP2678159B2 (ja) * | 1992-11-06 | 1997-11-17 | 尚茂 玉蟲 | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
| DE19823944A1 (de) * | 1998-05-28 | 1999-12-02 | Siemens Ag | Leistungsdioden-Struktur |
| DE19830332C2 (de) * | 1998-07-07 | 2003-04-17 | Infineon Technologies Ag | Vertikales Halbleiterbauelement mit reduziertem elektrischem Oberflächenfeld |
| US6291856B1 (en) | 1998-11-12 | 2001-09-18 | Fuji Electric Co., Ltd. | Semiconductor device with alternating conductivity type layer and method of manufacturing the same |
| JP4447065B2 (ja) | 1999-01-11 | 2010-04-07 | 富士電機システムズ株式会社 | 超接合半導体素子の製造方法 |
| JP2001119022A (ja) | 1999-10-20 | 2001-04-27 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4765012B2 (ja) | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| CN101868856B (zh) | 2007-09-21 | 2014-03-12 | 飞兆半导体公司 | 用于功率器件的超结结构及制造方法 |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133987A (ja) * | 1974-09-18 | 1976-03-23 | Hitachi Ltd | Handotaisochi |
| JPS58189B2 (ja) * | 1975-12-12 | 1983-01-05 | 株式会社東芝 | ゲ−トタ−ンオフサイリスタ |
| JPS5681978A (en) * | 1979-12-07 | 1981-07-04 | Hitachi Ltd | Thyristor |
-
1987
- 1987-10-02 JP JP62250254A patent/JP2632322B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193169A (ja) | 1989-04-12 |
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