JP2023130251A - 半導体装置 - Google Patents

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Abstract

【課題】ターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係を改善することができる半導体装置を提供すること。【解決手段】トレンチゲート型ＩＧＢＴであって、等間隔に設けられた複数のトレンチ６のうちの一部のトレンチ６がゲート電極８ａを埋め込んだゲートトレンチ６ａであり、残りのトレンチ６がエミッタ電位のダミー電極８ｂを埋め込んだダミートレンチ６ｂである。半導体基板のおもて面に平行な方向に、ゲートトレンチ６ａが２つ配置されるごとに、ダミートレンチ６ｂが４つ配置されている。互いに隣り合うゲートトレンチ６ａ間の第１メサ領域２０ａは層間絶縁膜９で覆われて電気的にフローティングである。互いに隣り合うゲートトレンチ６ａとダミートレンチ６ｂとの間の第２メサ部２０ｂはエミッタ電位に固定されている。オン状態のときに第２メサ部２０ｂのｐ型ベース領域３にゲートトレンチ６ａの側壁に沿ってチャネルが形成される。【選択図】図１

Description

この発明は、半導体装置に関する。
従来、トレンチゲート型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）では、絶縁膜（ゲート絶縁膜）を介してゲート電極を埋め込んだトレンチ（以下、ゲートトレンチとする）と、絶縁膜を介してエミッタ電位のダミー電極を埋め込んだトレンチ（以下、ダミートレンチとする）と、を備えた構造が公知である。半導体基板のおもて面は、互いに隣り合うすべてのトレンチ間の部分（メサ部）でエミッタ電極に接触している。
従来のトレンチゲート型ＩＧＢＴの構造について説明する。図１０は、従来の半導体装置の構造を示す斜視図である。図１１は、従来の半導体装置の構造の別例を示す斜視図である。図１０に示す従来の半導体装置１３１は、半導体基板（半導体チップ）１１０のおもて面側に、絶縁膜１０７を介して電極１０８が埋めこまれた複数のトレンチ１０６を備えたトレンチゲート型ＩＧＢＴである。複数のトレンチ１０６は、半導体基板１１０のおもて面に平行な第１方向Ｘに延在するストライプ状に配置されている。
トレンチ１０６の内部において、絶縁膜１０７はトレンチ１０６の内壁に沿って設けられ、電極１０８はトレンチ１０６を埋め込むように絶縁膜１０７上に設けられている。複数のトレンチ１０６のうち、一部のトレンチ（ゲートトレンチ）１０６ａの内部の電極１０８はＩＧＢＴ（半導体装置１３１）のゲート電極１０８ａであり、ゲートトレンチ１０６ａを除く残りのトレンチ（ダミートレンチ）１０６ｂの内部の電極１０８はＩＧＢＴのエミッタ電位（エミッタ電極１１１の電位）のダミー電極１０８ｂである。
半導体基板１１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに、ゲートトレンチ１０６ａが１つ配置されるごとに、ダミートレンチ１０６ｂが２つ配置されている。トレンチ１０６の配置は、１つのゲートトレンチ１０６ａと２つのダミートレンチ１０６ｂとを含む基本単位部１２１を第２方向Ｙに複数並列した配置となっている。図１０では、ゲート電極１０８ａに「Ｇａｔｅ」と図示し、ダミー電極１０８ｂに「Ｅｍｉｔｔｅｒ」と図示する（図１１においても同様）。
互いに隣り合うトレンチ１０６間の部分（メサ部）１２０は、互いに隣り合うゲートトレンチ１０６ａとダミートレンチ１０６ｂとの間のメサ部１２０ｂ、および互いに隣り合うダミートレンチ１０６ｂ間のメサ部１２０ｃともに、すべて同じセル構造である。すべてのメサ部１２０（１２０ｂ，１２０ｃ）において半導体基板１１０のおもて面とｎ-型ドリフト領域１０１との間に、ｎ型蓄積領域１０２、ｐ型ベース領域１０３、ｎ+型エミッタ領域１０４およびｐ+型コンタクト領域１０５がそれぞれ選択的に設けられている。
ｎ型蓄積領域１０２は、ｐ型ベース領域１０３とｎ-型ドリフト領域１０１との間に設けられている。ｐ型ベース領域１０３は、半導体基板１１０のおもて面とｎ型蓄積領域１０２との間に設けられている。ｎ+型エミッタ領域１０４およびｐ+型コンタクト領域１０５は、半導体基板１１０のおもて面とｐ型ベース領域１０３との間にそれぞれ選択的に設けられている。
ｎ-型ドリフト領域１０１、ｎ型蓄積領域１０２、ｐ型ベース領域１０３およびｎ+型エミッタ領域１０４は、トレンチ１０６（ゲートトレンチ１０６ａに隣接する部分ではゲートトレンチ１０６ａ、ダミートレンチ１０６ｂに隣接する部分ではダミートレンチ１０６ｂ）の側壁の絶縁膜１０７に接する。すなわち、トレンチ１０６は、半導体基板１１０のおもて面から深さ方向Ｚにｎ+型エミッタ領域１０４、ｐ型ベース領域１０３およびｎ型蓄積領域１０２を貫通して、ｎ-型ドリフト領域１０１の内部で終端している。
すべてのメサ部１２０（１２０ｂ，１２０ｃ）は、半導体基板１１０のおもて面においてエミッタ電極１１１に接し、エミッタ電極１１１の電位に固定されている。半導体基板１１０の裏面とｎ-型ドリフト領域１０１との間に、ｎ+型バッファ領域１１２が設けられている。半導体基板１１０の裏面とｎ+型バッファ領域１１２との間に、ｐ+型コレクタ領域１１３が設けられている。半導体基板１１０の裏面の全面に、コレクタ電極１１４が設けられている。符号１０９は層間絶縁膜である。
図１１に示す従来の半導体装置１３２が図１０に示す従来の半導体装置１３１と異なる点は、トレンチ１０６の配置の繰り返しの基本単位部１２２が第２方向Ｙに互いに隣り合って配置された２つのゲートトレンチ１０６ａを含む点である。第２方向Ｙに、ゲートトレンチ１０６ａが２つ配置されるごとに、ダミートレンチ１０６ｂが４つ配置されている。トレンチ１０６の配置は、２つのゲートトレンチ１０６ａと４つのダミートレンチ１０６ｂとを含む基本単位部１２２を第２方向に複数並列した配置となっている。
互いに隣り合うトレンチ１０６間のメサ部１２０は、互いに隣り合うゲートトレンチ１０６ａ間の第１メサ部１２０ａ、互いに隣り合うゲートトレンチ１０６ａとダミートレンチ１０６ｂとの間の第２メサ部１２０ｂ、および互いに隣り合うダミートレンチ１０６ｂ間の第３メサ部１２０ｃともに、すべて同じセル構造である。すべてのメサ部１２０（第１～３メサ部１２０ａ～１２０ｃ）が半導体基板１１０のおもて面においてエミッタ電極１１１に接し、エミッタ電極１１１の電位（エミッタ電位）に固定されている。
図１０，１１に示す従来の半導体装置１３１，１３２では、エミッタ電極１１１に対して正の電圧（順方向電圧）がコレクタ電極１１４に印加された状態で、ゲート電極１０８ａにゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域１０３のゲートトレンチ１０６ａに沿った部分にのみチャネル（ｎ型の反転層）が形成される。これによって、ｐ+型コレクタ領域１１３とｎ+型バッファ領域１１２とのｐｎ接合が順バイアスされ、ＩＧＢＴ（半導体装置１３１，１３２）がオン状態となる。
ＩＧＢＴがオン状態になると、ｐ+型コレクタ領域１１３からｎ+型バッファ領域１１２を介してｎ-型ドリフト領域１０１に正孔が注入されることで、ｎ+型エミッタ領域１０４からチャネルおよびｎ型蓄積領域１０２を介してｎ-型ドリフト領域１０１に電子が注入されてｎ-型ドリフト領域１０１のキャリア濃度が上昇し、伝導度変調が生じる。伝導度変調によりｎ-型ドリフト領域１０１の抵抗値が低下して、順方向の電圧降下が抑制されるため、ＩＧＢＴは低オン電圧でターンオンするスイッチングデバイスとなる。
従来のトレンチゲート型ＩＧＢＴとして、メサ部とダミートレンチの底部とをｐ型領域によって互いに接続することで、スイッチング時のノイズに対するゲート制御性を向上させた装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１には、ゲートトレンチと、エミッタ電位、電気的にフローティング（浮遊）した電位または他のゲート電位の電極が埋め込まれたダミートレンチと、を備え、ｎ+型エミッタ領域が配置されないメサ部を電気的にフローティングとした構造が開示されている。
また、従来の別のトレンチゲート型ＩＧＢＴとして、ゲートトレンチの側壁にのみ隣接してｎ+型エミッタ領域を配置し、ｎ+型エミッタ領域が隣接しないトレンチをダミートレンチとすることで、安全動作領域を広くした装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２には、ゲートトレンチが２つ配置されるごとに、ダミートレンチを２つ配置し、一部の互いに隣り合うゲートトレンチ間またはダミートレンチ間に電気的にフローティングのｐ型ベース領域のみを配置した構造が開示されている。
また、従来の別のトレンチゲート型ＩＧＢＴとして、複数のｎ+型エミッタ領域のうちの一部のみをエミッタ電極に接続することで、電子注入を促進させてオン電圧を低くした装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３には、すべてゲートトレンチとし、ｎ+型エミッタ領域を配置してチャネルが形成されるセルと、ｎ+型エミッタ領域を配置せずにｐ型ベース領域のみとしたダミーセルと、をゲートトレンチで分離して、ダミーセルを電気的にフローティングとした構造が開示されている。
特開２０１８－１８２３１３号公報 特開２０１６－１８４７１２号公報 特開平１１－３４５９６９号公報
しかしながら、従来のＩＧＢＴ（半導体装置１３１，１３２：図１０，１１参照）では、ターンオン時のスイッチング損失（以下、ターンオン損失とする）Ｅｏｎと、ＩＧＢＴに逆並列に接続されたダイオードの逆回復時のアノード・カソード間電圧のｄＶ／ｄｔ（単位時間当たりの電圧変化率：以下、逆回復ｄＶ／ｄｔとする）と、がトレードオフ関係にある。具体的には、ＩＧＢＴのゲート抵抗を高くすることで、ノイズの原因となる逆回復ｄＶ／ｄｔを抑制することができるが、ターンオン損失Ｅｏｎが大きくなってしまう。一方、ＩＧＢＴのゲート抵抗を低くすることで、ターンオン損失Ｅｏｎを小さくすることができるが、逆回復ｄＶ／ｄｔが大きくなってしまう。
この発明は、上述した従来技術による課題を解消するため、ターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係を改善することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板のおもて面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板のおもて面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。前記半導体基板の裏面と前記第１半導体領域との間に、第２導電型の第４半導体領域が設けられている。トレンチは、前記半導体基板のおもて面に設けられる。第１電極は、前記トレンチの内部に絶縁膜を介して設けられている。層間絶縁膜は、前記半導体基板のおもて面に設けられ、前記第１電極を覆う。第２電極は、前記半導体基板のおもて面に設けられ、前記層間絶縁膜のコンタクトホールを介して前記第２半導体領域および前記第３半導体領域に電気的に接続されている。
第３電極は、前記半導体基板の裏面に設けられ、前記第４半導体領域に電気的に接続されている。前記トレンチは、等間隔に複数配置されている。複数の前記トレンチの一部は、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するゲートトレンチである。前記ゲートトレンチを除く残りの前記トレンチは、前記第２半導体領域を貫通して前記第１半導体領域に達するダミートレンチである。前記第１電極は、ゲート電極およびダミー電極である。前記ゲート電極は、前記ゲートトレンチの内部に設けられている。前記ダミー電極は、前記ダミートレンチの内部に設けられ、前記第２電極に電気的に接続されている。前記ゲートトレンチは、少なくとも一方の側壁側で他の前記ゲートトレンチと隣り合って配置されている。互いに隣り合う前記ゲートトレンチ間の第１部分は、前記層間絶縁膜で覆われて電気的にフローティングである。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記第１部分と、互いに隣り合う前記ゲートトレンチと前記ダミートレンチと間の第２部分と、に設けられている。前記第２電極は、前記第２部分で前記第３半導体領域に電気的に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、互いに隣り合う前記ダミートレンチ間の第３部分は、前記層間絶縁膜で覆われて電気的にフローティングであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１部分は、前記ゲートトレンチ同士が隣り合うように互いに隣り合う前記第２部分間に２つ以上配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、互いに隣り合う前記ダミートレンチ間の第３部分は、前記ダミートレンチ同士が隣り合うように互いに隣り合う前記第２部分間に、前記ゲートトレンチ同士が隣り合うように互いに隣り合う前記第２部分間の前記第１部分の個数よりも多い個数で配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板に、第１素子が配置された第１素子領域と、前記第１素子領域に隣接して設けられ、第２素子が配置された第２素子領域と、を有する。前記第１素子は、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記ゲートトレンチ、前記ダミートレンチ、前記ゲート電極、前記ダミー電極、前記第２電極および前記第３電極を備える。前記第２素子は、前記第１半導体領域、前記第２半導体領域、前記ダミートレンチ、前記ダミー電極、前記第２電極、前記第３電極および第１導電型の第５半導体領域を備える。前記第５半導体領域は、前記半導体基板の裏面と前記第１半導体領域との間に設けられ、前記第３電極に電気的に接続されている。前記第５半導体領域は、前記第１半導体領域よりも不純物濃度が高いことを特徴とする。
上述した発明によれば、ターンオン時にゲートトレンチの内壁の絶縁膜に形成される第１，３電極間の寄生容量が大きくなるため、逆並列に接続されたダイオードの逆回復時に第３，２電極間にかかる電圧のｄＶ／ｄｔ（逆回復ｄＶ／ｄｔ）を小さくすることができる。また、逆回復ｄＶ／ｄｔを維持した場合、ゲート抵抗を小さくして、第３，２電極間に流れる電流のｄＩ／ｄｔ（単位時間当たりの電流変化率）を高くすることができ、ターンオン損失Ｅｏｎを抑制することができる。
本発明にかかる半導体装置によれば、ターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係を改善することができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す斜視図である。 実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態１にかかる半導体装置の構造の別例を示す斜視図である。 実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの別例を示す平面図である。 実施の形態２にかかる半導体装置の構造を示す斜視図である。 実施の形態３にかかる半導体装置の構造を示す斜視図である。 実施の形態４にかかる半導体装置の構造を示す斜視図である。 実施の形態５にかかる半導体装置の構造を示す斜視図である。 実施例のターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係を示す特性図である。 従来の半導体装置の構造を示す斜視図である。 従来の半導体装置の構造の別例を示す斜視図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す斜視図である。図２は、図１を半導体基板のおもて面側から見たレイアウトを示す平面図である。図３は、実施の形態１にかかる半導体装置の構造の別例を示す斜視図である。図４は、図３を半導体基板のおもて面側から見たレイアウトの別例を示す平面図である。図２，４には、それぞれ図１，３のｎ+型エミッタ領域４およびｐ+型コンタクト領域５のレイアウトを示す。図２，４には、ｐ+型コンタクト領域５をハッチングで示し、絶縁膜７を図示省略する。
図１，２に示す実施の形態１にかかる半導体装置３１は、活性領域において半導体基板（半導体チップ）１０のおもて面側に、絶縁膜７を介して電極（第１電極）８が埋めこまれた複数のトレンチ６を備えたトレンチゲート型ＩＧＢＴである。活性領域は、ＩＧＢＴがオン状態のときに主電流（コレクタ・エミッタ間電流）が流れる領域であり、後述する基本単位部２１が配置されている。活性領域は、例えば略矩形状の平面形状を有し（不図示）、半導体基板の中央に配置されている。活性領域の周囲は、エッジ終端領域（不図示）に囲まれている。
エッジ終端領域は、活性領域と半導体基板１０の端部（チップ端部）との間の領域であり、半導体基板１０のおもて面側の電界を緩和し耐圧（耐電圧）を保持する領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、メサ構造、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、フィールドプレートなどの耐圧構造が配置される。
複数のトレンチ６は、半導体基板１０のおもて面に平行な第１方向Ｘ（長手方向）に延在するストライプ状に配置されている（図２参照）。すべてのトレンチ６は、略同じ幅（第２方向Ｙの幅）を有し、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙ（短手方向）に等間隔に配置されている。略同じ幅とは、製造プロセスのばらつきによる許容誤差を含む範囲で同じ幅であることを意味する。具体的には、製造プロセスのばらつきによるトレンチ６の幅の許容誤差は、設計値の±１０％程度である。
トレンチ６が等間隔に配置されていない場合、半導体装置３１全体（半導体基板１０全体）の耐圧は、互いに隣り合うトレンチ６間の間隔が相対的に広い部分で決まる耐圧に律速されて低くなる。トレンチ６を等間隔に配置することで、すべてのトレンチ６に略均一に電界が分担され、各トレンチ６の底部の電界強度を小さくすることができるため、半導体装置３１全体の耐圧を向上させることができる。互いに隣り合うトレンチ６間の間隔を狭くするほど、トレンチ６の底部の電界強度が小さくなり、高耐圧化が可能となる。
すべてのトレンチ６は、例えば、活性領域からエッジ終端領域まで延在して、エッジ終端領域で終端している。トレンチ６の内部において、絶縁膜７はトレンチ６の内壁に沿って設けられ、電極８はトレンチ６を埋め込むように絶縁膜７上に設けられている。複数のトレンチ６のうち、一部のトレンチ（ゲートトレンチ）６ａの内部の電極８は、ＩＧＢＴ（半導体装置３１）のゲート電位のゲート電極８ａであり、図示省略する部分でゲートパッド（電極パッド：不図示）に電気的に接続されている。
複数のトレンチ６のうち、ゲートトレンチ６ａを除く残りのトレンチ（ダミートレンチ）６ｂの内部の電極８は、ＩＧＢＴ（半導体装置３１）のエミッタ電位のダミー電極８ｂである。すべてのダミー電極８ｂは、図示省略する部分（例えばゲートトレンチ６ａの長手方向端部）でエミッタ電極（第２電極）１１に電気的に接続されている。ダミー電極８ｂを設けることで、ゲート総電荷量が高くなりすぎることを抑制することができる。
具体的には、例えば、半導体基板１０のおもて面上には、フィールド酸化膜を介してゲートランナー（不図示）が設けられている。ゲート電極８ａは、ゲートトレンチ６ａの端部においてゲートランナーに連結され、ゲートランナーを介してゲートパッドに電気的に接続されている。ダミートレンチ６ｂの端部は、例えばゲートランナーよりも活性領域側で終端している。ダミートレンチ６ｂの端部においてダミー電極８ｂとエミッタ電極１１とが直接接続されるか、または電気的に接続されている。
２つのゲートトレンチ６ａと、ゲートトレンチ６ａの個数のｎ倍（ただし、ｎは２以上の自然数）の個数のダミートレンチ６ｂと、を含む基本単位部２１が第２方向Ｙに複数並列に配置されている。基本単位部２１内の２つのゲートトレンチ６ａは互いに隣り合って配置される。基本単位部２１内のダミートレンチ６ｂの配置は適宜設定可能であるが、ゲートトレンチ６ａとダミートレンチ６ｂとは、半導体基板１０全体にわたって規則的に配置されることがよく、すべての基本単位部２１内で同じ順序で配置されることがよい。
例えば、第２方向Ｙに、ゲートトレンチ６ａが２つ配置されるごとに、ダミートレンチ６ｂが（２×ｎ）個配置されることで、２つのゲートトレンチ６ａと（２×ｎ）個のダミートレンチ６ｂとを含む基本単位部２１が第２方向Ｙに複数並列に配置される。図１，２には、２つのゲートトレンチ６ａと４つ（ｎ＝２）のダミートレンチ６ｂとを含む基本単位部２１を示す。また、ゲート電極８ａに「Ｇａｔｅ」と示し、ダミー電極８ｂに「Ｅｍｉｔｔｅｒ」と示す（図３～８においても同様）。
基本単位部２１内におけるゲートトレンチ６ａの個数とダミートレンチ６ｂの個数との比率は、例えば、半導体装置３１のゲート総電荷量や、半導体装置３１にゲート電流（ドライブ電流）を供給するドライブ回路のドライブ能力（電流供給能力）に応じて決定される。半導体装置３１のゲート総電荷量とは、半導体装置３１のターンオンに必要なゲート電極８ａへの充電電荷量（入力容量：ゲート・エミッタ間容量とゲート・コレクタ間容量との総和）である。
半導体基板１０のおもて面の表面領域は、トレンチ６によって分離され、互いに隣り合うトレンチ６間の部分（メサ部）２０で凸状部をなしている。メサ部２０は、互いに隣り合うゲートトレンチ６ａ間の第１メサ部（第１部分）２０ａ、互いに隣り合うゲートトレンチ６ａとダミートレンチ６ｂとの間の第２メサ部（第２部分）２０ｂ、および互いに隣り合うダミートレンチ６ｂ間の第３メサ部（第３部分）２０ｃともに、すべて同じセル構造である。
第１メサ部２０ａは、２つの第２メサ部２０ｂの間に１つ配置される。第２メサ部２０ｂは、第１メサ部２０ａと第３メサ部２０ｃとの間に１つ配置される。第３メサ部２０ｃは、２つの第２メサ部２０ｂの間に配置される。すなわち第２メサ部２０ｂの間には、第１メサ部２０ａと第３メサ部２０ｃとが交互に挟まれるよう配置される。第２メサ部２０ｂ間の第３メサ部２０ｃの個数は、第２メサ部２０ｂ間の第１メサ部２０ａの個数よりも多い個数（例えば３つ）を配置してよい。
すべてのメサ部２０（２０ａ，２０ｂ，２０ｃ）に、ｎ型蓄積領域２、ｐ型ベース領域３、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５がそれぞれ選択的に設けられている。ｎ型蓄積領域２、ｐ型ベース領域（第２半導体領域）３、ｎ+型エミッタ領域（第３半導体領域）４およびｐ+型コンタクト領域５と、後述するｎ+型バッファ領域１２およびｐ+型コレクタ領域（第４半導体領域）１３と、は、例えばシリコン（Ｓｉ）からなる半導体基板１０へのイオン注入により形成された拡散領域である。
ｎ-型の半導体基板１０の、ｎ型蓄積領域２、ｐ型ベース領域３、ｎ+型エミッタ領域４、ｐ+型コンタクト領域５、ｎ+型バッファ領域１２およびｐ+型コレクタ領域１３を除く部分がｎ-型ドリフト領域（第１半導体領域）１となる。ｎ-型ドリフト領域１は、活性領域から半導体基板１０の端部まで達する。ｐ型ベース領域３は、半導体基板１０のおもて面とｎ-型ドリフト領域１との間に設けられている。ｎ型蓄積領域２は、ｐ型ベース領域３とｎ-型ドリフト領域１との間に、これらの領域に接して設けられている。
ｎ型蓄積領域２は、ＩＧＢＴのターンオン時に少数キャリア（正孔）の障壁となり、ｎ-型ドリフト領域１の、ｎ型蓄積領域２との境界付近に少数キャリアを蓄積するキャリア蓄積（ＣＳ：Ｃａｒｒｉｅｒ Ｓｔｏｒａｇｅ）領域として機能を有する。ＩＧＢＴのターンオン時にｎ型蓄積領域２付近に少数キャリアが蓄積されることで、ＩＥ効果が高くなり、導通損失が低減される。ｎ型蓄積領域２は設けられていなくてもよい。ｎ型蓄積領域２を設けない場合、ｐ型ベース領域３とｎ-型ドリフト領域１とが接する。
ｎ-型ドリフト領域１、ｎ型蓄積領域２およびｐ型ベース領域３は、各メサ部２０においてそれぞれ第１方向Ｘに直線状に延在する。ｎ-型ドリフト領域１、ｎ型蓄積領域２およびｐ型ベース領域３は、各メサ部２０において、第２方向Ｙに両側のトレンチ６（ゲートトレンチ６ａに隣接する部分ではゲートトレンチ６ａ、ダミートレンチ６ｂに隣接する部分ではダミートレンチ６ｂ）の側壁まで達し、当該トレンチ６の側壁の絶縁膜７に接する。ｎ-型ドリフト領域１は、トレンチ６よりも下側において１つにつながっている。
ｎ+型エミッタ領域４およびｐ+型コンタクト領域５は、各メサ部２０において半導体基板１０のおもて面とｐ型ベース領域３との間に、ｐ型ベース領域３に接してそれぞれ選択的に設けられている。エミッタ領域４およびｐ+型コンタクト領域５は、各メサ部２０において第１方向Ｘに交互に繰り返し隣接して配置されている（図２）。ｐ+型コンタクト領域５が第１方向Ｘに点在する間隔は、ｐ+型コンタクト領域５の第１方向Ｘの幅より広くてもよいし、狭くしてもよい。
互いに隣り合うメサ部２０のｎ+型エミッタ領域４同士は、第２方向Ｙに互いに隣り合っている。すなわち、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５は、トレンチ６を挟んで第２方向Ｙにストライプ状に延在し、各メサ部２０において、第２方向Ｙに両側のトレンチ６（ゲートトレンチ６ａに隣接する部分ではゲートトレンチ６ａ、ダミートレンチ６ｂに隣接する部分ではダミートレンチ６ｂ）の側壁まで達し、当該トレンチ６の側壁の絶縁膜７に接する。
トレンチ６（ゲートトレンチ６ａ、ダミートレンチ６ｂ）は、半導体基板１０のおもて面から深さ方向Ｚにｎ+型エミッタ領域４、ｐ+型コンタクト領域５、ｐ型ベース領域３およびｎ型蓄積領域２を貫通して、ｎ-型ドリフト領域１の内部で終端している。トレンチ６はすべて略同じ深さである。略同じ深さとは、製造プロセスのばらつきによる許容誤差を含む範囲で同じ深さであることを意味する。第２メサ部２０ｂにおけるｐ型ベース領域３のゲートトレンチ６ａに沿った部分にのみチャネル（ｎ型の反転層）が形成される。
半導体基板１０のおもて面上に、層間絶縁膜９が設けられている。層間絶縁膜９は、第１メサ部２０ａ、ゲート電極８ａおよびダミー電極８ｂを覆う。ゲート電極８ａは、層間絶縁膜９によってエミッタ電極１１と電気的に絶縁されている。第１メサ部２０ａは、層間絶縁膜９によってエミッタ電極１１と電気的に絶縁され、電気的にフローティング（浮遊）である。このため、第１メサ部２０ａのｐ型ベース領域３、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５が電気的にフローティングとなっている。
第２，３メサ部２０ｂ，２０ｃは、それぞれ層間絶縁膜９の異なるコンタクトホールに露出されている。第２，３メサ部２０ｂ，２０ｃは、層間絶縁膜９のコンタクトホールを介してエミッタ電極１１に接し、エミッタ電極１１の電位（エミッタ電位）に固定されている。このため、第２メサ部２０ｂのｐ型ベース領域３、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５と、第３メサ部２０ｃのｐ型ベース領域３、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５と、がエミッタ電位に固定されている。
第１メサ部２０ａを電気的にフローティングとすることで、ＩＧＢＴ（半導体装置３１）のターンオン後、第１メサ部２０ａの電位はＩＧＢＴのターンオン直後の高電位（例えば２０Ｖ程度）から経時的に低下して最終的に最低電位であるエミッタ電位（例えば接地電位）に近い電位まで変動する。この第１メサ部２０ａの電位変動に電荷を多く必要とするため、見かけ上のゲート・コレクタ間容量が大きくなる。これによって、ＩＧＢＴに逆並列に接続されたダイオードの逆回復時のアノード・カソード間電圧のｄＶ／ｄｔ（逆回復ｄＶ／ｄｔ）を小さくすることができる。
逆回復ｄＶ／ｄｔを従来構造（図１０，１１参照）と同程度に維持した場合、ゲート抵抗を小さくすることができるため、ターンオン損失Ｅｏｎを小さくすることができる。ＩＧＢＴに逆並列に接続されたダイオードとは、例えば、ＩＧＢＴをインバータ用デバイスとして用いた場合、ブリッジ接続したＩＧＢＴのスイッチング動作によってモータなどの誘電性負荷を制御する際に負荷電流を転流させるためのＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）である。ＩＧＢＴに逆並列に接続されたダイオードは、外付部品（不図示）であってもよいし、半導体基板１０に内蔵されてもよい（図７，８参照）。
エミッタ電極１１は、第２，３メサ部２０ｂ，２０ｃにおいてｎ+型エミッタ領域４およびｐ+型コンタクト領域５にオーミック接触する。エミッタ電極１１は、ｐ+型コンタクト領域５を介して第２，３メサ部２０ｂ，２０ｃのｐ型ベース領域３に電気的に接続されている。ｎ+型エミッタ領域４の下面はｐ型ベース領域３の上面とｐｎ接合を形成している。ｐ+型コンタクト領域５は設けられていなくてもよい。ｐ+型コンタクト領域５を設けない場合、エミッタ電極１１は、第２，３メサ部２０ｂ，２０ｃにおいてｐ+型コンタクト領域５に代えてｐ型ベース領域３に接する。
エミッタ電極１１は、活性領域のほぼ全面を覆う。また、半導体基板１０のおもて面上には、エミッタ電極１１と離れて、ゲートパッドおよびゲートランナーが設けられている。ゲートパッドには、ゲートランナーを介してすべてのゲート電極８ａが電気的に接続されている。ゲートランナーは、エッジ終端領域に設けられ、活性領域の周囲を囲む。半導体基板１０のおもて面の最上層はパッシベーション膜である。エミッタ電極１１のうち、パッシベーション膜の開口部に露出する部分がエミッタパッド（電極パッド）となる。
半導体基板１０の裏面とｎ-型ドリフト領域１との間に、ｎ+型バッファ領域１２およびｐ+型コレクタ領域１３が設けられている。ｎ+型バッファ領域１２およびｐ+型コレクタ領域１３は、活性領域から半導体基板１０の端部まで達する。ｐ+型コレクタ領域１３は、半導体基板１０の裏面とｎ-型ドリフト領域１との間に設けられている。ｎ+型バッファ領域１２は、ｐ+型コレクタ領域１３とｎ-型ドリフト領域１との間に、これらの領域に接して設けられている。
ｎ+型バッファ領域１２は、ＩＧＢＴのオフ時にｎ-型ドリフト領域１内に発生する電界がｐ+型コレクタ領域１３に到達することを防止する機能を有する。ｎ+型バッファ領域１２は設けられていなくてもよい。ｎ+型バッファ領域１２を設けない場合、ｐ+型コレクタ領域１３とｎ-型ドリフト領域１とが接する。半導体基板１０の裏面の全面に、コレクタ電極（第３電極）１４が設けられている。コレクタ電極１４は、ｐ+型コレクタ領域１３にオーミック接触する。
図３，４に示すように、メサ部２０は、第１～３メサ部２０ａ～２０ｃでそれぞれセル構造が異なっていてもよい。この場合、例えば、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５を半導体基板４０のおもて面から見たレイアウトが第１～３メサ部２０ａ～２０ｃでそれぞれ異なる。具体的には、第１メサ部２０ａには、ｎ型蓄積領域２、ｐ型ベース領域３およびｎ+型エミッタ領域４がそれぞれ選択的に設けられる。図３，４には図示省略するが、第１メサ部２０ａにｐ+型コンタクト領域５が設けられてもよい。
第２メサ部２０ｂには、ｎ型蓄積領域２、ｐ型ベース領域３、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５がそれぞれ選択的に設けられる。第３メサ部２０ｃには、ｎ型蓄積領域２、ｐ型ベース領域３およびｐ+型コンタクト領域５がそれぞれ選択的に設けられる。ゲートトレンチ６ａに隣接しない第３メサ部２０ｃにはｎ+型エミッタ領域４を設けない。ｎ-型ドリフト領域１、ｎ型蓄積領域２およびｐ型ベース領域３は、図１，２のセル構造と同様にすべてのメサ部２０でそれぞれ第１方向Ｘに直線状に延在する。
より具体的には、第１～３メサ部２０ａ～２０ｃでそれぞれセル構造が異なる場合、第１メサ部２０ａにおいて、ｎ+型エミッタ領域４は、半導体基板１０のおもて面とｐ型ベース領域３との間の全域に設けられ、両側のゲートトレンチ６ａの側壁でそれぞれ絶縁膜７に接する（図４参照）。第１メサ部２０ａにｐ+型コンタクト領域５を設ける場合、ｐ+型コンタクト領域５は、第１方向Ｘに点在してもよいし、第１方向Ｘに直線状に延在してもよい（不図示）。
第２メサ部２０ｂにおいて、ｎ+型エミッタ領域４は、ゲートトレンチ６ａに隣接して当該ゲートトレンチ６ａの側壁の絶縁膜７に接し、ゲートトレンチ６ａに沿って第１方向Ｘに直線状に延在する。ｐ+型コンタクト領域５は、ダミートレンチ６ｂとｎ+型エミッタ領域４との間で当該ダミートレンチ６ｂの側壁の絶縁膜７に接し、ダミートレンチ６ｂに沿って第１方向Ｘに直線状に延在する。第３メサ部２０ｃにおいて、ｐ+型コンタクト領域５は、半導体基板１０のおもて面とｐ型ベース領域３との間の全域に設けられ、両側のダミートレンチ６ｂの側壁でそれぞれ絶縁膜７に接する（図４参照）。
ゲートトレンチ６ａは、半導体基板１０のおもて面から深さ方向Ｚにｎ+型エミッタ領域４、ｐ型ベース領域３およびｎ型蓄積領域２を貫通して、ｎ-型ドリフト領域１の内部で終端する。ダミートレンチ６ｂは、半導体基板１０のおもて面から深さ方向Ｚにｐ+型コンタクト領域５、ｐ型ベース領域３およびｎ型蓄積領域２を貫通して、ｎ-型ドリフト領域１の内部で終端する。エミッタ電極１１は、第２メサ部２０ｂにおいてｎ+型エミッタ領域４およびｐ+型コンタクト領域５にオーミック接触し、第３メサ部２０ｃにおいてｐ+型コンタクト領域５にオーミック接触する。
実施の形態１にかかる半導体装置３１の動作について説明する。エミッタ電極１１に対して正の電圧（順方向電圧）がコレクタ電極１４に印加された状態で、ゲート電極８ａにゲート閾値電圧以上の電圧が印加されると、第２メサ部２０ｂにおけるｐ型ベース領域３のゲートトレンチ６ａに沿った部分にのみチャネル（ｎ型の反転層）が形成される。これによって、ｐ+型コレクタ領域１３とｎ+型バッファ領域１２とのｐｎ接合が順バイアスされ、ＩＧＢＴ（半導体装置３１）がオン状態となる。
ＩＧＢＴがオン状態になると、ｐ+型コレクタ領域１３からｎ+型バッファ領域１２を介してｎ-型ドリフト領域１に正孔が注入されることで、ｎ+型エミッタ領域４からチャネルおよびｎ型蓄積領域２を介してｎ-型ドリフト領域１に電子が注入されてｎ-型ドリフト領域１のキャリア濃度が上昇し、伝導度変調が生じる。伝導度変調によりｎ-型ドリフト領域１の抵抗値が低下して、順方向の電圧降下が抑制されるため、ＩＧＢＴは低オン電圧でターンオンするスイッチングデバイスとなる。
以上、説明したように、実施の形態１によれば、トレンチゲート型ＩＧＢＴであって、半導体基板のおもて面側に等間隔に配置された複数のトレンチの一部はゲート電極を埋め込んだゲートトレンチであり、残りのトレンチはエミッタ電位のダミー電極を埋め込んだダミートレンチである。トレンチ（ゲートトレンチおよびダミートレンチ）の配置の繰り返しの基本単位部は、互いに隣り合って配置された２つのゲートトレンチを含む。この互いに隣り合うゲートトレンチ間の第１メサ部は電気的にフローティングである。
互いに隣り合うゲートトレンチ間の第１メサ部を電気的にフローティングとすることで、ゲート・コレクタ間容量が大きくなるため、逆回復ｄＶ／ｄｔを小さくすることができる。また、逆回復ｄＶ／ｄｔを維持した場合、ゲート抵抗を小さくしてコレクタ・エミッタ間電流のｄＩ／ｄｔ（単位時間当たりの電流変化率）を高くすることができ、ターンオン損失Ｅｏｎを抑制することができる。したがって、ターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係を改善することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図５は、実施の形態２にかかる半導体装置の構造を示す斜視図である。図５に示す実施の形態２にかかる半導体装置３２が実施の形態１にかかる半導体装置３１（図１，２参照）と異なる点は、互いに隣り合うダミートレンチ６ｂ間の第３メサ部２０ｃが層間絶縁膜９で覆われて電気的にフローティングとなっている点である。
すなわち、実施の形態２においては、互いに隣り合うゲートトレンチ６ａ間の第１メサ部２０ａと、互いに隣り合うダミートレンチ６ｂ間の第３メサ部２０ｃと、が層間絶縁膜９に覆われてエミッタ電極１１と電気的に絶縁され、電気的にフローティングである。互いに隣り合うゲートトレンチ６ａとダミートレンチ６ｂとの間の第２メサ部２０ｂは、実施の形態１と同様にエミッタ電極１１の電位に固定されている。
基本単位部２１内の複数の第３メサ部２０ｃのうち、一部の第３メサ部２０ｃを電気的にフローティングとしてもよいし、すべての第３メサ部２０ｃを電気的にフローティングとしてもよい。すべての基本単位部２１でゲートトレンチ６ａおよびダミートレンチ６ｂを同じ配置とし、すべての基本単位部２１で同じ位置の第３メサ部２０ｃを電気的にフローティングとすることがよい。
実施の形態２にかかる半導体装置３２は、例えば図３，４のセル構造を適用して、第１～３メサ部２０ａ～２０ｃでそれぞれセル構造が異なっていてもよい。
以上、説明したように、実施の形態２によれば、互いに隣り合うゲートトレンチ間の第１メサ部が電気的にフローティングであるため、実施の形態１と同様の効果を有する。また、実施の形態２によれば、互いに隣り合うダミートレンチ間の第３メサ部が電気的にフローティングであることで、オン電圧を低くすることができ、導通損失（コレクタ・エミッタ間電流が流れているときの損失）を低減させることができる。電気的にフローティングとなる第３メサ部が多いほど、オン電圧を低くすることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図６は、実施の形態３にかかる半導体装置の構造を示す斜視図である。図６に示す実施の形態３にかかる半導体装置３３が実施の形態１にかかる半導体装置３１（図１，２参照）と異なる点は、トレンチ６の配置の繰り返しの基本単位部２３が３つ以上のゲートトレンチ６ａを含み、これらすべてのゲートトレンチ６ａが第２方向Ｙに互いに隣り合って配置され、２つ以上の第１メサ部２０ａが第２方向Ｙに互いに隣り合っている点である。
具体的には、実施の形態３においては、ｍ個（ただし、ｍは３以上の自然数）のゲートトレンチ６ａと、（ｍ×ｎ）個（ただし、ｎは２以上の自然数）のダミートレンチ６ｂと、を含む基本単位部２３が第２方向Ｙに複数並列に配置されている。基本単位部２３内のすべてのゲートトレンチ６ａは互いに隣り合って配置されている。基本単位部２３内のダミートレンチ６ｂの配置は適宜設定可能であるが、ゲートトレンチ６ａとダミートレンチ６ｂとはすべての基本単位部２３内で同じ順序で配置されることがよい。
例えば、第２方向Ｙに、ゲートトレンチ６ａがｍ個配置されるごとに、ダミートレンチ６ｂが（ｍ×ｎ）個配置されることで、ｍ個のゲートトレンチ６ａと（ｍ×ｎ）個のダミートレンチ６ｂとを含む基本単位部２３が第２方向Ｙに複数並列に配置される。図６には、３つ（ｍ＝３）のゲートトレンチ６ａと６つ（ｎ＝２）のダミートレンチ６ｂと、を含む基本単位部２３を示す。第２方向Ｙに互いに隣り合って配置されるゲートトレンチ６ａの個数（ｍ個）を増やすほど、ターンオン損失Ｅｏｎ低減効果が大きくなる。
互いに隣り合うゲートトレンチ６ａ間の第１メサ部２０ａはすべて、実施の形態１と同様に層間絶縁膜９に覆われてエミッタ電極１１と電気的に絶縁され、電気的にフローティングである。互いに隣り合うゲートトレンチ６ａとダミートレンチ６ｂとの間の第２メサ部２０ｂと、互いに隣り合うダミートレンチ６ｂ間の第３メサ部２０ｃと、は実施の形態１と同様に層間絶縁膜９のコンタクトホールを介してエミッタ電極１１に接し、エミッタ電極１１の電位に固定されている。
第１メサ部２０ａは、２つの第２メサ部２０ｂ間に２つ以上配置される。第３メサ部２０ｃは、２つの第２メサ部２０ｂの間に配置される。第２メサ部２０ｂ間の第３メサ部２０ｃの個数は、第２メサ部２０ｂ間の第１メサ部２０ａの個数よりも多い個数（例えば４つ以上）であってよい。実施の形態３の第１～３メサ部２０ａ～２０ｃの構成は、それぞれ図３の第１～３メサ部２０ａ～２０ｃと同様である。
実施の形態３にかかる半導体装置３３は、例えば図３，４のセル構造を適用して、第１～３メサ部２０ａ～２０ｃでそれぞれセル構造が異なっていてもよい。
実施の形態３にかかる半導体装置３３に実施の形態２（図５参照）を適用して、第３メサ部２０ｃを層間絶縁膜９で覆うことで電気的にフローティングとしてもよい。
以上、説明したように、実施の形態３によれば、第２方向に互いに隣り合って配置されるゲートトレンチの個数を増やすことで、実施の形態１の効果をより大きくすることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図７は、実施の形態４にかかる半導体装置の構造を示す斜視図である。図７に示す実施の形態４にかかる半導体装置３４は、実施の形態１にかかる半導体装置３１（図１，２参照）にダイオードを内蔵してＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）としたものである。
具体的には、実施の形態４においては、半導体基板１０の活性領域に、ＩＧＢＴ部（第１素子領域）４１とダイオード部（第２素子領域）４２とが第２方向に隣接して配置されている。ＩＧＢＴ部４１には、ＩＧＢＴが配置されている。ＩＧＢＴ部４１のＩＧＢＴの構成は、実施の形態１にかかる半導体装置３１と同様である。ＩＧＢＴ部４１の最もダイオード部４２側から少なくとも１つのトレンチ６（好ましくは２つ以上のトレンチ６）は、ダミートレンチ６ｂである。
ＩＧＢＴ部４１のダイオード部４２側のトレンチ６をダミートレンチ６ｂとして、ゲートトレンチ６ａをダイオード部４２から離すほど、ＩＧＢＴ部４１のＩＧＢＴとダイオード部４２のダイオードとの相互干渉を抑制することができる。ＩＧＢＴ部４１の最もダイオード部４２側のトレンチ６は、ＩＧＢＴ部４１とダイオード部４２との境界（ｐ+型コレクタ領域１３と後述するｎ+型カソード領域４３との境界）に位置してもよい。
ダイオード部４２には、ＩＧＢＴ部４１のＩＧＢＴに逆並列に接続されたダイオードが配置されている。ダイオード部４２のダイオードは、例えば、ＩＧＢＴ部４１のＩＧＢＴをインバータ用デバイスとして用いた場合に負荷電流を転流させるためのＦＷＤとして機能する。ダイオード部４２にも、ＩＧＢＴ部４１と同様にトレンチ６が配置されている。ダイオード部４２のトレンチ６は、すべてダミートレンチ６ｂである。
ダイオード部４２のダミートレンチ６ｂの内部には、ＩＧＢＴ部４１のダミートレンチ６ｂと同様に、絶縁膜７を介してダミー電極８ｂが設けられている。ダイオード部４２において互いに隣り合うダミートレンチ６ｂ間の第４メサ部２０ｄには、第４メサ部２０ｄの全域にｐ型ベース領域３のみが設けられている。第４メサ部２０ｄ内のｐ型ベース領域３は、アノード領域として機能する。
第４メサ部２０ｄには、ｎ型蓄積領域２およびｎ+型エミッタ領域４は設けられていない。図示省略するが、第４メサ部２０ｄにおいて、半導体基板１０のおもて面とｐ型ベース領域３との間の全域にｐ+型コンタクト領域５が設けられていてもよい。第４メサ部２０ｄは、層間絶縁膜９のコンタクトホールを介してエミッタ電極１１に接し、エミッタ電極１１の電位に固定されている。
エミッタ電極１１は、第４メサ部２０ｄにおいてｐ型ベース領域３に接触して電気的に接続されている。第４メサ部２０ｄにｐ+型コンタクト領域５を設けた場合、エミッタ電極１１は、第４メサ部２０ｄにおいてｐ+型コンタクト領域５にオーミック接触し、ｐ+型コンタクト領域５を介してｐ型ベース領域３に電気的に接続される。エミッタ電極１１は、ダイオード部４２のアノード電極を兼ねる。
半導体基板１０の裏面側には、ダイオード部４２において半導体基板１０の裏面とｎ+型バッファ領域１２との間の全域にｎ+型カソード領域（第５半導体領域）４３が設けられている。ｎ+型カソード領域４３は、半導体基板１０へのイオン注入により形成された拡散領域である。ｎ+型カソード領域４３の不純物濃度は、ｎ+型バッファ領域の不純物濃度よりも高い。
ｎ+型カソード領域４３は、ＩＧＢＴ部４１のｐ+型コレクタ領域１３と第２方向Ｙに隣接する。コレクタ電極１４は、ＩＧＢＴ部４１においてｐ+型コレクタ領域１３にオーミック接触し、ダイオード部４２においてｎ+型カソード領域４３にオーミック接触する。コレクタ電極１４は、ダイオード部４２のカソード電極を兼ねる。
実施の形態４にかかる半導体装置３４は、例えば図３，４のセル構造を適用して、第１～３メサ部２０ａ～２０ｃでそれぞれセル構造が異なっていてもよい。
実施の形態４にかかる半導体装置３４に実施の形態３（図６参照）を適用して、ＩＧＢＴ部４１のＩＧＢＴを実施の形態３にかかる半導体装置３３としてもよい。
以上、説明したように、実施の形態４によれば、実施の形態１にかかる半導体装置にダイオードを内蔵してＲＣ－ＩＧＢＴとした場合においても、ＲＣ－ＩＧＢＴを構成するＩＧＢＴについて実施の形態１と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図８は、実施の形態５にかかる半導体装置の構造を示す斜視図である。図８に示す実施の形態５にかかる半導体装置３５は、実施の形態４にかかる半導体装置３４（図７参照）に実施の形態２（図５参照）を適用して、ＩＧＢＴ部４１の互いに隣り合うダミートレンチ６ｂ間の第３メサ部２０ｃが層間絶縁膜９で覆われて電気的にフローティングとなっている点である。
以上、説明したように、実施の形態５によれば、互いに隣り合うゲートトレンチ間の第１メサ部と、互いに隣り合うダミートレンチ間の第３メサ部と、が電気的にフローティングであるため、実施の形態１，３，４と同様の効果を有するとともに、実施の形態２と同様の効果を有する。
（実施例）
上述した実施の形態１にかかる半導体装置３１（以下、実施例とする：図１～３参照）のターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係について検証した。図９は、実施例のターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係を示す特性図である。実施例および従来例１，２のターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係を測定した結果を図９に示す。従来例１，２は、上述した従来の半導体装置１３１，１３２（図１０，１１参照）である。
従来例１が実施例と異なる点は、ゲートトレンチ１０６ａおよびダミートレンチ１０６ｂの配置が異なり、互いに隣り合うゲートトレンチ１０６ａ間の第１メサ部を有していない点である。従来例２が実施例と異なる点は、互いに隣り合うゲートトレンチ１０６ａ間の第１メサ部１２０ａがエミッタ電極１１１の電位（エミッタ電位）に固定されている点である。従来例１，２ともに、オン状態においてすべてのメサ部１２０の電位が常に最低電位であるエミッタ電位（例えば接地電位）であり、変動しない。
図９に示す結果から、実施例は、従来例１，２と比べてターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係を改善することができることが確認された。図９においてターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ曲線が左斜め下方向（ターンオン損失Ｅｏｎが０ｋＶ／μｓに近づき、かつ逆回復ｄＶ／ｄｔが０ｍＪに近づく方向）に移動するほど、ターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係が改善されたことを意味する。
実施例と従来例２とを例えば逆回復ｄＶ／ｄｔが５ｋＶ／μｓである場合で比較すると、実施例は、互いに隣り合うゲートトレンチ１０６ａ間の第１メサ部１２０ａをエミッタ電極１１１の電位に固定した従来例２と比べてターンオン損失Ｅｏｎが４０％低減したことがわかる。したがって、実施例のように互いに隣り合うゲートトレンチ６ａ間の第１メサ部２０ａを電気的にフローティングにすることで、ターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ関係が改善されることが確認された。
図示省略するが、実施の形態２にかかる半導体装置３２（図５参照）ついても、実施例と同程度のターンオン損失Ｅｏｎと逆回復ｄＶ／ｄｔとのトレードオフ曲線となることが本発明者により確認されている。図示省略するが、実施の形態３にかかる半導体装置３３（図６参照）については、例えば逆回復ｄＶ／ｄｔが５ｋＶ／μｓである場合で従来例２と比較すると、従来例２と比べてターンオン損失Ｅｏｎが４５％低減したことが本発明者により確認されている。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ＩＧＢＴ単体またはＲＣ－ＩＧＢＴについて説明しているが、これに限らず、ＩＧＢＴが配置されたＩＧＢＴ部を有する半導体装置に適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ ｎ-型ドリフト領域
２ ｎ型蓄積領域
３ ｐ型ベース領域
４ ｎ+型エミッタ領域
５ ｐ+型コンタクト領域
６ トレンチ
６ａ ゲートトレンチ
６ｂ ダミートレンチ
７ 絶縁膜
８ａ ゲート電極
８ｂ ダミー電極
９ 層間絶縁膜
１０ 半導体基板
１１ エミッタ電極
１２ ｎ+型バッファ領域
１３ ｐ+型コレクタ領域
１４ コレクタ電極
２０，２０ａ，２０ｂ，２０ｃ メサ部
２１，２３ 基本単位部
３１～３５ 半導体装置
４１ ＩＧＢＴ部
４２ ダイオード部
４３ ｎ+型カソード領域
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向

Claims (6)

  1. 半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    前記半導体基板のおもて面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    前記半導体基板のおもて面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
    前記半導体基板の裏面と前記第１半導体領域との間に設けられた第２導電型の第４半導体領域と、
    前記半導体基板のおもて面に設けられたトレンチと、
    前記トレンチの内部に絶縁膜を介して設けられた第１電極と、
    前記半導体基板のおもて面に設けられ、前記第１電極を覆う層間絶縁膜と、
    前記半導体基板のおもて面に設けられ、前記層間絶縁膜のコンタクトホールを介して前記第２半導体領域および前記第３半導体領域に電気的に接続された第２電極と、
    前記半導体基板の裏面に設けられ、前記第４半導体領域に電気的に接続された第３電極と、
    を備え、
    前記トレンチは、等間隔に複数配置され、
    複数の前記トレンチの一部は、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するゲートトレンチであり、
    前記ゲートトレンチを除く残りの前記トレンチは、前記第２半導体領域を貫通して前記第１半導体領域に達するダミートレンチであり、
    前記第１電極は、
    前記ゲートトレンチの内部に設けられたゲート電極と、
    前記ダミートレンチの内部に設けられ、前記第２電極に電気的に接続されたダミー電極と、であり、
    前記ゲートトレンチは、少なくとも一方の側壁側で他の前記ゲートトレンチと隣り合って配置されており、
    互いに隣り合う前記ゲートトレンチ間の第１部分は、前記層間絶縁膜で覆われて電気的にフローティングであることを特徴とする半導体装置。
  2. 前記第３半導体領域は、前記第１部分と、互いに隣り合う前記ゲートトレンチと前記ダミートレンチと間の第２部分と、に設けられ、
    前記第２電極は、前記第２部分で前記第３半導体領域に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 互いに隣り合う前記ダミートレンチ間の第３部分は、前記層間絶縁膜で覆われて電気的にフローティングであることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１部分は、前記ゲートトレンチ同士が隣り合うように互いに隣り合う前記第２部分間に２つ以上配置されていることを特徴とする請求項２に記載の半導体装置。
  5. 互いに隣り合う前記ダミートレンチ間の第３部分は、前記ダミートレンチ同士が隣り合うように互いに隣り合う前記第２部分間に、前記ゲートトレンチ同士が隣り合うように互いに隣り合う前記第２部分間の前記第１部分の個数よりも多い個数で配置されていることを特徴とする請求項２または４に記載の半導体装置。
  6. 前記半導体基板に、
    第１素子が配置された第１素子領域と、
    前記第１素子領域に隣接して設けられ、第２素子が配置された第２素子領域と、を有し、
    前記第１素子は、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記ゲートトレンチ、前記ダミートレンチ、前記ゲート電極、前記ダミー電極、前記第２電極および前記第３電極を備え、
    前記第２素子は、
    前記第１半導体領域、前記第２半導体領域、前記ダミートレンチ、前記ダミー電極、前記第２電極および前記第３電極と、
    前記半導体基板の裏面と前記第１半導体領域との間に設けられ、前記第３電極に電気的に接続された、前記第１半導体領域よりも不純物濃度の高い第１導電型の第５半導体領域と、を備えることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
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