KR20200094008A - 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법 - Google Patents
이종접합 구조의 수직형 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20200094008A KR20200094008A KR1020190011453A KR20190011453A KR20200094008A KR 20200094008 A KR20200094008 A KR 20200094008A KR 1020190011453 A KR1020190011453 A KR 1020190011453A KR 20190011453 A KR20190011453 A KR 20190011453A KR 20200094008 A KR20200094008 A KR 20200094008A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- vertical transistor
- heterojunction
- polymer stamp
- manufacturing
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 21
- 239000000463 material Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims description 34
- 229920000642 polymer Polymers 0.000 claims description 32
- 238000012546 transfer Methods 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 23
- 239000013077 target material Substances 0.000 claims description 23
- 229910052732 germanium Inorganic materials 0.000 claims description 16
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 10
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 9
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 8
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 238000007598 dipping method Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 230000006870 function Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 238000012545 processing Methods 0.000 description 6
- 238000004590 computer program Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000010023 transfer printing Methods 0.000 description 2
- 238000005411 Van der Waals force Methods 0.000 description 1
- 238000011949 advanced processing technology Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7788—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법은, 제1 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어, 상기 제1 전자 이동도 보다 큰 제2 전자 이동도를 가지는 제2 물질로 구성되는 제2 레이어 및 상기 제1 물질로 구성되는 제3 레이어를 포함하는 다층 구조를 생성하는 단계와, 상기 다층 구조에 대해 수직으로 소스(source), 드레인(drain), 게이트(gate)를 형성하여 수직형 트랜지스터를 제조하는 단계를 포함할 수 있다.
Description
본 발명은 이종접합 구조를 가지는 수직형 트랜지스터 및 그 제조 방법에 관한 것이다.
실리콘 기반의 트랜지스터들은 고도화된 프로세싱 기술로 산업 전반에 널리 활용되고 있다. 최근 반도체 소자의 고성능화가 진행됨에 따라 트랜지스터의 드라이빙 전류와 트랜스컨덕턴스(transconductance) 및 스위칭 속도를 증가시키기 위해 채널 길이를 축소하고 있다. 그러나, 반도체 소자를 구성하는 실리콘 자체의 전기적인 물성의 한계로 인해 채널 길이의 축소에는 한계가 존재하고, 이에 따라, 궁극적으로는 실리콘을 대체할 반도체 물질이 요구된다.
한편, 게르마늄은 실리콘에 비해 우수한 전기적 물성 특징을 가지고 있다. 예를 들어, 게르마늄은 실리콘에 비해 4배 가량 높은 전자 이동도를 가지며, 이에 따라 게르마늄으로 제조된 반도체 소자의 스위칭 속도는 실리콘으로 제조된 반도체 소자의 스위칭 속도에 비해 높게 나타날 수 있다.
그러나, 게르마늄의 경우 낮은 프로세스 온도와 도핑의 어려움으로 인해 반도체 소자로서의 사용에 제약이 존재한다. 이에 따라, 게르마늄의 우수한 전기적 특성을 이용하되 반도체 소자로서의 제약을 극복하기 위한 기술이 요구된다.
본 발명이 해결하고자 하는 과제는, 게르마늄의 우수한 전기적 특성을 이용하되 반도체 소자로서의 제약을 극복하기 위해 구현된 이종접합 구조를 가지는 수직형 트랜지스터 및 그 제조 방법을 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 바로 제한되지 않으며, 언급되지는 않았으나 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있는 목적을 포함할 수 있다.
본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법은, 제1 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어, 상기 제1 전자 이동도 보다 큰 제2 전자 이동도를 가지는 제2 물질로 구성되는 제2 레이어 및 상기 제1 물질로 구성되는 제3 레이어를 포함하는 다층 구조를 생성하는 단계와, 상기 다층 구조에 대해 수직으로 소스(source), 드레인(drain), 게이트(gate)를 형성하여 수직형 트랜지스터를 제조하는 단계를 포함할 수 있다.
또한, 상기 다층 구조를 생성하는 단계는, 상기 제1 물질이 소정 도핑 농도 값을 가지도록 도핑하여 상기 제1 레이어를 생성하는 단계와, 제1 호스트 기판(host substrate), 제1 희생층(sacrificial layer) 및 상기 제2 레이어가 순차적으로 적층된 제1 기판을 생성하는 단계와, 상기 제1 기판을 식각 용액에 담그는 단계와, 식각 용액에 의해 상기 제1 희생층이 식각되면, 폴리머 스탬프(polymer stamp)를 이용하여 상기 제2 레이어를 상기 제1 레이어 상에 전사(transfer printing)하는 단계를 포함할 수 있다.
또한, 상기 다층 구조를 생성하는 단계는, 제2 호스트 기판, 제2 희생층 및 상기 제3 레이어가 순차적으로 적층된 제2 기판을 생성하는 단계와, 상기 제2 기판을 식각 용액에 담그는 단계와, 식각 용액에 의해 상기 제2 희생층이 식각되면, 상기 폴리머 스탬프를 이용하여 상기 제3 레이어를 상기 제2 레이어 상에 전사하는 단계를 더 포함할 수 있다.
또한, 상기 제2 레이어를 상기 제1 레이어 상에 전사하는 단계는, 식각 용액에 의해 상기 제1 희생층이 식각되면, 상기 폴리머 스탬프와 상기 제2 레이어를 접촉시켜 상기 폴리머 스탬프에 상기 제2 레이어가 접착되도록 하는 단계와, 상기 폴리머 스탬프를 이용하여 상기 제2 레이어를 상기 제1 레이어 상에 전사하는 단계를 포함할 수 있다.
또한, 상기 수직형 트랜지스터를 제조하는 단계는, 상기 다층 구조에서 상기 제2 레이어와 상기 제3 레이어의 일부를 식각하여 상기 제1 레이어를 노출시키는 단계와, 게이트 절연층(dielectric layer)을 증착하는 단계와, 상기 제2 레이어 및 상기 제3 레이어를 감싸도록 수직 방향으로 게이트(gate)를 증착하는 단계와, 절연체(insulator)를 증착하는 단계와, 상기 제3 레이어 및 상기 제1 레이어 각각의 적어도 일부가 드러나도록 비아(via)를 형성하는 단계와, 상기 제3 레이어에 대한 비아를 통해 수직으로 드레인(drain)을 형성하고, 상기 제1 레이어에 대한 비아를 통해 수직으로 소스(source)를 형성하는 단계를 포함할 수 있다.
또한, 상기 제1 물질은, Si(Silicon)을 포함하고, 상기 제2 물질은, Ge(Germanium), InP(Indium Phosphide), InGaAs(Indium Gallium Arsenide), GaAs(Gallium Arsenide) 중 적어도 하나를 포함할 수 있다.
또한, 상기 폴리머 스탬프는, 반데르발스(Van Der Waals) 원리에 기초하여 상기 제2 레이어를 상기 제1 레이어 상에 전사할 수 있다.
본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터는, 다층 구조 -상기 다층 구조는 소정의 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어와, 상기 제1 물질 보다 큰 전자 이동도를 가지는 제2 물질로 구성되어 상기 제1 레이어의 적어도 일부 상에 적층되는 제2 레이어와, 상기 제2 레이어 상에 적층되며 상기 제1 물질로 구성되는 제3 레이어를 포함함-와, 상기 제1 레이어 상에 수직 방향으로 형성되는 소스와, 상기 제3 레이어 상에 수직 방향으로 형성되는 드레인과, 상기 제1 레이어 상에서 상기 제2 레이어의 측면 및 상기 제3 레이어의 측면을 감싸며 수직 방향으로 형성되는 게이트를 포함할 수 있다.
또한, 상기 제1 레이어의 적어도 일부의 윗면, 상기 제3 레이어의 적어도 일부의 윗면, 상기 제3 레이어의 측면, 및 상기 제2 레이어의 측면에 형성되는 게이트 절연층(dielectric layer)을 더 포함할 수 있다.
또한, 상기 제1 물질은, Si(Silicon)을 포함하고, 상기 제2 물질은, Ge(Germanium), InP(Indium Phosphide), InGaAs(Indium Gallium Arsenide), GaAs(Gallium Arsenide) 중 적어도 하나를 포함할 수 있다.
또한, 상기 제1 레이어 및 상기 제3 레이어는 소정 값 이상의 도핑 농도를 가지도록 도핑될 수 있다.
또한, 상기 다층 구조는 폴리머 스탬프를 이용하여 형성되며, 상기 제2 레이어는, 반데르발스(Van Der Waals) 원리에 기초하여 특정 물질을 전사하는 폴리머 스탬프(polymer stamp)에 의해 상기 제1 레이어 상에 전사(transfer printing)되고, 상기 제3 레이어는 상기 폴리머 스탬프에 의해 상기 제2 레이어 상에 전사될 수 있다.
또한, 상기 폴리머 스탬프는, 호스트 기판(host substrate), 희생층(sacrificial layer), 전사 대상 물질로 이루어진 기판이 식각 용액에 담기어 상기 희생층이 상기 식각 용액에 의해 식각되어, 상기 전사 대상 물질이 상기 호스트 기판과 접촉된 상태에서 상기 전사 대상 물질과 접촉하고, 상기 전사 대상 물질과 접촉되면 반데르발스 원리에 기초하여 상기 전사 대상 물질과 접합하고, 상기 기지정된 위치 상에 상기 전사 대상 물질을 전사할 수 있다.
또한, 상기 전사 대상 물질은, 상기 제2 레이어 또는 상기 제3 레이어일 수 있다.
본 발명의 실시예에 따른 이종접합 구조의 수직형 트랜지스터는, 게르마늄의 전기적 특성에 따라 전자 이동도가 증가함으로써, 트랜지스터의 드라이빙 전류와 트랜스컨덕턴스 및 스위칭 속도가 향상될 수 있다.
다만, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터의 예를 도시한다.
도 2는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터의 다층 구조를 형성하는 방법의 예를 개념적으로 도시한다.
도 3은 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 예를 개념적으로 도시한다.
도 4는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 각 단계의 흐름을 도시한다.
도 5는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터를 이용한 실험 결과의 예를 도시한다.
도 2는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터의 다층 구조를 형성하는 방법의 예를 개념적으로 도시한다.
도 3은 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 예를 개념적으로 도시한다.
도 4는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 각 단계의 흐름을 도시한다.
도 5는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터를 이용한 실험 결과의 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범주는 청구항에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 실시예들을 설명함에 있어 실제로 필요한 경우 외에는 생략될 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예들을 포함할 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로서 이해되어야 한다.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 이와 같은 용어들에 의해 한정되지는 않는다. 이 용어들은 하나의 구성요소들을 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터의 예를 도시한다. 구체적으로, 도 1은 트랜지스터(1)의 단면의 예를 나타낸다.
도 1을 참조하면, 트랜지스터(1)는 다층 구조와 게이트(15), 소스(16), 드레인(17), 게이트 절연층(14), 절연체(18)를 포함할 수 있다.
다층 구조는 제1 레이어(11), 제2 레이어(12), 제3 레이어(13)를 포함할 수 있다. 제1 레이어(11), 제2 레이어(12), 제3 레이어(13) 각각은 도시된 바와 같이 순차적으로 적층되어 다층 구조를 형성할 수 있다. 예를 들어, 제2 레이어(12)는 제1 레이어(11) 상의 일부에 적층될 수 있고, 제3 레이어(13)는 제2 레이어(12) 상에 적층되어 다층 구조를 형성할 수 있다.
제1 레이어(11)와 제3 레이어(13)는 소정의 전자 이동도(electron mobility)를 가지는 제1 물질, 예를 들어 실리콘(silicon)으로 구성될 수 있다. 제2 레이어(12)는 제1 물질 보다 큰 전자 이동도를 가지는 제2 물질, 예를 들어 게르마늄(Germanium), InP(Indium phosphide), InGaAs(Indium Gallium Arsenide), 또는 GaAs(Gallium Arsenide) 로 구성될 수 있다.
게이트 절연층(14)은 소스(16)와 드레인(17)이 위치되는 영역을 제외하고, 제1 레이어(11)의 윗면, 제2 레이어(12)의 측면, 제3 레이어(13)의 측면, 제3 레이어(13)의 윗면에 형성될 수 있다.
게이트(15)는 제1 레이어(11) 상에서 제2 레이어(12)의 측면과 제3 레이어(13)의 측면을 감싸며 수직 방향으로 형성되어 존재할 수 있다. 경우에 따라, 만약, 제2 레이어(12)와 제3 레이어(13)가 4개의 측면을 가지고 있다고 가정하면, 게이트(15)는 도시된 바와 같이 1개의 측면을 감싸며 나아가 도시된 측면과 연속적인 2개의 측면을 모두 감싸도록 형성될 수 있다. 즉, 게이트(15)는 제1 레이어(11)의 측면과 동일 선상에 위치된 측면, 즉 도 1의 제2 레이어(12)의 왼쪽 측면 및 제3 레이어(13)의 왼쪽 측면을 제외한 나머지 3개의 측면을 모두 감싸도록 형성될 수 있다.
소스(16)는 제1 레이어(11) 상에 수직 방향으로 형성될 수 있고, 드레인(17)은 제3 레이어(13) 상에 수직 방향으로 형성될 수 있다. 또한, 게이트(15), 소스(16), 드레인(17) 사이의 공간은 도시된 바와 같이, 절연체(18)로 충전되어 있을 수 있다.
도 2는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터의 다층 구조를 형성하는 방법의 예를 개념적으로 도시한다. 구체적으로, 도 2는 제1 레이어(11) 상에 제2 레이어(12)를 적층하고, 제2 레이어(12) 상에 제3 레이어(13)를 적층하는 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 기판(100)은 호스트 기판(host substrate)(101), 희생층(sacrificial layer)(102), 전사 대상 물질(103)을 포함할 수 있다. 전사 대상 물질(103)은, 제1 레이어(11) 상에 제2 레이어(12)를 적층하고자 하는 경우 제2 레이어(12)일 수 있고, 제2 레이어(12) 상에 제3 레이어(13)를 적층하고자 하는 경우 제3 레이어(13)일 수 있다.
기판(100)은 식각 용액(200)이 담긴 통에 담가질 수 있다. 이에 따라, 희생층(102)이 식각 용액(200)에 의해 식각되어 호스트 기판(101)과 전사 대상 물질(103)만이 남을 수 있다. 이 때, 호스트 기판(101)과 전사 대상 물질(103)은 반데르발스(van der waals) 힘에 의해 붙어있을 수 있다.
폴리머 스탬프(300)를 이용하여, 서로 붙어있는 호스트 기판(101)과 전사 대상 물질(103)에서 전사 대상 물질(103)을 찍어 호스트 기판(101)으로부터 분리시킬 수 있다. 구체적으로, 폴리머 스탬프(300)는 전사 대상 물질(103)에 접촉하면, 전사 대상 물질(103)과 접착될 수 있으며, 이를 통해 전사 대상 물질(103)을 들어올리는 방식으로 호스트 기판(101)으로부터 전사 대상 물질(103)을 분리할 수 있다.
폴리머 스탬프(300)는 전사 대상 물질(103)을 전사시키고자 하는 위치, 예를 들면 도 2의 특정 물질(104)의 상부로 이동하여 특정 물질(104) 위에 전사 대상 물질(103)을 전사(transfer printing)할 수 있다. 한편, 폴리머 스탬프는 고무 재질로 구성될 수 있으며 반데르발스 원리에 의해 전사 대상 물질(103)이 폴리머 스탬프(300)와 접착될 수 있다. 그 결과, 전사 대상 물질(103)이 폴리머 스탬프(300)의 이동에 따라 함께 이동할 수 있다.
만약, 특정 물질(104)이 제1 레이어(11)이고 전사 대상 물질(103)이 제2 레이어(12)이라면, 이와 같은 방법으로, 제1 레이어(11) 상에 제2 레이어(12)가 적층될 수 있다. 마찬가지로, 만약 특정 물질(104)이 제2 레이어(12)이고 전사 대상 물질(103)이 제3 레이어(13)이면, 제2 레이어(12) 상에 제3 레이어(13)가 적층되어 제1 레이어(11), 제2 레이어(12), 제3 레이어(13)를 포함하는 다층 구조가 형성될 수 있다.
폴리머 스탬프(300)를 이용하여 전자 이동도가 차이나는 서로 다른 두 물질, 예를 들면 실리콘과 게르마늄이 적층될 수 있으며, 이에 따라 이종접합된 다층 구조가 형성될 수 있다. 이종접합된 다층 구조를 이용한 트랜지스터 제조 방법은 도 3을 통해 보다 구체적으로 설명하겠다.
도 3은 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 예를 개념적으로 도시한다.
참조번호 1a와 같이 제1 레이어(11), 제2 레이어(12), 제3 레이어(13)가 적층되어 다층 구조가 형성될 수 있다. 제1 레이어(11)와 제3 레이어(13) 각각은 소정의 전자 이동도를 가지는 제1 물질이 소정 도핑 농도 값을 가지도록 도핑된 것일 수 있다. 제1 레이어(11)와 제3 레이어(13)는 실리콘일 수 있다. 제2 레이어(12)는 제1 물질 보다 높은 전자 이동도를 가지는 제2 물질로 구성된 것일 수 있다. 제2 레이어(12)는 게르마늄일 수 있다. 다층 구조는 도 2를 통해 상술한 바와 같이 폴리머 스탬프를 매개로 하여 형성된 것일 수 있다.
그 후, 참조번호 1b와 같이 다층 구조에서 제2 레이어(12)의 적어도 일부와 제3 레이어(13)의 적어도 일부가 식각되어 제1 레이어의 적어도 일부가 노출될 수 있다. 식각 과정은 트랜지스터(1)를 구성하는 소스(16)가 제1 레이어(11)와 접촉되도록 하고, 제2 레이어(12)를 이용한 수직 채널 형성을 위해 진행되는 과정일 수 있다.
그 후, 참조번호 1c와 같이 게이트 절연층(14)을 증착하고, 제1 레이어(11)의 게이트 절연층(14) 상에 수직 방향으로 게이트(15)가 증착될 수 있다. 게이트 절연층(14)은 연속적이며 균일하게 증착될 수 있고, 게이트(15)는 게이트 절연층(14)을 사이에 두고 제2 레이어(12)와 제3 레이어(13)의 측면을 감싸는 형태로 증착될 수 있다.
게이트(15)가 증착되면, 참조번호 1e와 같이, 게이트 절연층(14)의 상부(또는 게이트(15)의 주변 공간)에 절연체(18)가 증착될 수 있다. 절연체(18)의 적어도 일부와 그에 상응하는 게이트 절연층(14)의 적어도 일부는 참조번호 1f와 같이 식각되어 제1 비아(21)와 제2 비아(22)가 형성될 수 있다. 제1 비아(21)는 제1 레이어(11)가 노출되도록 할 수 있으며, 제2 비아(22)는 제3 레이어(13)가 노출되도록 할 수 있다.
참조번호 1g에 도시된 바와 같이, 제1 비아(21)에는 소스(16)가 형성될 수 있고, 제2 비아(22)에는 드레인(17)이 형성될 수 있다. 이에 따라 최종적으로 트랜지스터(1)가 제조될 수 있다.
도 4는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터 제조 방법의 각 단계의 흐름을 도시한다. 도 4에 도시된 방법의 각 단계는 경우에 따라 도면에 도시된 바와 그 순서를 달리하여 수행될 수 있음은 물론이다.
도 4를 참조하면, 소정의 전자 이동도를 가지는 제1 물질(예: 실리콘)이 소정 도핑 농도 값을 가지도록 도핑될 수 있다(S110). 도핑된 제1 물질을 이용하여 제1 레이어(11)가 생성될 수 있다. 제1 물질 보다 큰 전자 이동도를 가지는 제2 물질(예: 게르마늄)로 구성되는 제2 레이어(12)와 제1 물질로 구성되는 제3 레이어(13)가 생성될 수 있다(S120).
S120은 후술하는 S130 내지 S150으로 보다 구체적으로 기술할 수도 있다. 제1 호스트 기판(101), 제1 희생층(102) 및 제2 레이어(12; 103)가 순차적으로 적층된 제1 기판과 제2 호스트 기판, 제2 희생층 및 제3 레이어(13)가 순차적으로 적층된 제2 기판이 생성될 수 있다(S130). 제1 기판과 제2 기판은 순차적으로 생성되거나 경우에 따라서는 순서를 달리하거나 동시에 생성할 수도 있다.
제1 기판이 식각 용액에 담기어, 식각 용액에 의해 제1 희생층이 식각될 수 있고, 그 후 폴리머 스탬프(300)를 이용하여 제2 레이어(12)는 제1 레이어(11) 상에 전사될 수 있다(S140). 구체적으로, 제1 희생층이 식각되면 제2 레이어는 제1 호스트 기판 위에 위치될 수 있고, 폴리머 스탬프(300)는 제2 레이어(12)와 접착됨에 기초하여 제1 레이어(11) 상에 제2 레이어(12)를 이동시켜 전사할 수 있다.
또한, 제2 기판이 식각 용액에 담기어, 식각 용액에 의해 제2 희생층이 식각되면, 폴리머 스탬프(300)를 이용하여 제3 레이어(13)는 제2 레이어(12) 상에 전사될 수 있다(S150). 이에 따라 이종접합된 다층 구조가 형성될 수 있다.
다층 구조에 대해 수직으로 소스, 드레인, 게이트가 형성될 수 있고, 이에 따라 수직형 트랜지스터가 제조될 수 있다(S160). 구체적으로, 다층 구조 중 제2 레이어(12) 및 제3 레이어(13)의 적어도 일부가 식각되어 제1 레이어(11)의 적어도 일부가 노출될 수 있고, 식각된 다층 구조 상에 게이트 절연층(14)이 증착될 수 있다.
제1 레이어(11)의 일부 위에 게이트 절연층(14)이 증착된 후, 제2 레이어(12) 및 제3 레이어(13)의 측면을 감싸는 형태로 게이트(15)가 증착될 수 있다. 그 후 게이트(15) 및 게이트 절연층(14)과 인접하는 공간에 절연체(18)가 증착될 수 있다.
절연체(18)의 적어도 일부와 그에 대응하는 게이트 절연층(14)의 적어도 일부는 소스(16)와 드레인(17)의 형성을 위해 식각될 수 있다. 식각된 부분은 제1 레이어(11) 상의 일부와 제3 레이어(13)의 일부일 수 있다. 제1 레이어(11)와 관련하여 식각된 부분을 통해서는 수직 방향으로 소스(16)가 형성되고, 제3 레이어(13)와 관련하여 식각된 부분을 통해서는 수직 방향으로 드레인(17)이 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 이종접합 구조의 수직형 트랜지스터를 이용한 실험 결과의 예를 도시한다. 구체적으로, 도 5는 트랜지스터(1)의 동작을 확인하기 위한 시뮬레이션 결과의 예를 도시한다.
참조번호 2a는 시뮬레이션을 위해 본 발명의 일 실시예에 따른 트랜지스터를 모사한 구조를 나타낸다. 도시된 바와 같이, 다층 구조와 함께, 소스(n=1E20cm-3), 게이트(또는 채널)(p=1E17cm-3), 그리고 드레인(n=1E20 cm-3)이 형성되어 있음을 알 수 있다. 또한, 게이트의 수직벽에 10nm 두께의 산화 알루미늄 게이트 절연체와 게이트 금속이 위치해 있음을 알 수 있다.
참조번호 2b는 트랜지스터 작동 시 전류 밀도를 나타낸다. 참조번호 2에는 트랜지스터 작동 시에 채널 부근에 전류 밀도가 높아짐을 알 수 있다. 즉, 본 발명의 일 실시예에 따른 트랜지스터는 정상적으로 동작함을 알 수 있다.
참조번호 2c는 전류-게이트 전압 그래프를 통해 게이트 전압에 따른 전류 변화를 나타내며, 이를 통해 트랜지스터의 온오프가 이루어짐을 알 수 있다.
본 발명의 일 실시예에 따른 트랜지스터는 실리콘의 높은 도핑을 이용하여 금속/실리콘의 접촉 저항을 최소화하는 동시에 높은 전자 이동도를 가지는 물질(예: 게르마늄)으로 구성된 레이어를 채널층(channel layer)로 이용함으로써 높은 드라이빙 전류, 트랜스컨덕턴스 및 스위칭 속도를 제공할 수 있다.
본 명세서에 첨부된 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실시예들에서는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 품질에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1: 트랜지스터
11: 제1 레이어
12: 제2 레이어
13: 제3 레이어
14: 게이트 절연층
15: 게이트
16: 소스
17: 드레인
18: 절연체
11: 제1 레이어
12: 제2 레이어
13: 제3 레이어
14: 게이트 절연층
15: 게이트
16: 소스
17: 드레인
18: 절연체
Claims (14)
- 제1 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어, 상기 제1 전자 이동도 보다 큰 제2 전자 이동도를 가지는 제2 물질로 구성되는 제2 레이어 및 상기 제1 물질로 구성되는 제3 레이어를 포함하는 다층 구조를 생성하는 단계와,
상기 다층 구조에 대해 수직으로 소스(source), 드레인(drain), 게이트(gate)를 형성하여 수직형 트랜지스터를 제조하는 단계를 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
- 제1항에 있어서,
상기 다층 구조를 생성하는 단계는,
상기 제1 물질이 소정 도핑 농도 값을 가지도록 도핑하여 상기 제1 레이어를 생성하는 단계와,
제1 호스트 기판(host substrate), 제1 희생층(sacrificial layer) 및 상기 제2 레이어가 순차적으로 적층된 제1 기판을 생성하는 단계와,
상기 제1 기판을 식각 용액에 담그는 단계와,
식각 용액에 의해 상기 제1 희생층이 식각되면, 폴리머 스탬프(polymer stamp)를 이용하여 상기 제2 레이어를 상기 제1 레이어 상에 전사(transfer printing)하는 단계를 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
- 제2항에 있어서,
상기 다층 구조를 생성하는 단계는,
제2 호스트 기판, 제2 희생층 및 상기 제3 레이어가 순차적으로 적층된 제2 기판을 생성하는 단계와,
상기 제2 기판을 식각 용액에 담그는 단계와,
식각 용액에 의해 상기 제2 희생층이 식각되면, 상기 폴리머 스탬프를 이용하여 상기 제3 레이어를 상기 제2 레이어 상에 전사하는 단계를 더 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
- 제2항에 있어서,
상기 제2 레이어를 상기 제1 레이어 상에 전사하는 단계는,
식각 용액에 의해 상기 제1 희생층이 식각되면, 상기 폴리머 스탬프와 상기 제2 레이어를 접촉시켜 상기 폴리머 스탬프에 상기 제2 레이어가 접착되도록 하는 단계와,
상기 폴리머 스탬프를 이용하여 상기 제2 레이어를 상기 제1 레이어 상에 전사하는 단계를 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
- 제1항에 있어서,
상기 수직형 트랜지스터를 제조하는 단계는,
상기 다층 구조에서 상기 제2 레이어와 상기 제3 레이어의 일부를 식각하여 상기 제1 레이어를 노출시키는 단계와,
게이트 절연층(dielectric layer)을 증착하는 단계와,
상기 제2 레이어 및 상기 제3 레이어를 감싸도록 수직 방향으로 게이트(gate)를 증착하는 단계와,
절연체(insulator)를 증착하는 단계와,
상기 제3 레이어 및 상기 제1 레이어 각각의 적어도 일부가 드러나도록 비아(via)를 형성하는 단계와,
상기 제3 레이어에 대한 비아를 통해 수직으로 드레인(drain)을 형성하고, 상기 제1 레이어에 대한 비아를 통해 수직으로 소스(source)를 형성하는 단계를 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
- 제1항에 있어서,
상기 제1 물질은,
Si(Silicon)을 포함하고,
상기 제2 물질은,
Ge(Germanium), InP(Indium Phosphide), InGaAs(Indium Gallium Arsenide), GaAs(Gallium Arsenide) 중 적어도 하나를 포함하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
- 제2항에 있어서,
상기 폴리머 스탬프는,
반데르발스(Van Der Waals) 원리에 기초하여 상기 제2 레이어를 상기 제1 레이어 상에 전사하는
이종접합 구조의 수직형 트랜지스터 제조 방법.
- 다층 구조 -상기 다층 구조는 소정의 전자 이동도를 가지는 제1 물질로 구성되는 제1 레이어와, 상기 제1 물질 보다 큰 전자 이동도를 가지는 제2 물질로 구성되어 상기 제1 레이어의 적어도 일부 상에 적층되는 제2 레이어와, 상기 제2 레이어 상에 적층되며 상기 제1 물질로 구성되는 제3 레이어를 포함함-와,
상기 제1 레이어 상에 수직 방향으로 형성되는 소스와,
상기 제3 레이어 상에 수직 방향으로 형성되는 드레인과,
상기 제1 레이어 상에서 상기 제2 레이어의 측면 및 상기 제3 레이어의 측면을 감싸며 수직 방향으로 형성되는 게이트를 포함하는
이종접합 구조의 수직형 트랜지스터.
- 제8항에 있어서,
상기 제1 레이어의 적어도 일부의 윗면, 상기 제3 레이어의 적어도 일부의 윗면, 상기 제3 레이어의 측면, 및 상기 제2 레이어의 측면에 형성되는 게이트 절연층(dielectric layer)을 더 포함하는
이종접합 구조의 수직형 트랜지스터.
- 제8항에 있어서,
상기 제1 물질은,
Si(Silicon)을 포함하고,
상기 제2 물질은,
Ge(Germanium), InP(Indium Phosphide), InGaAs(Indium Gallium Arsenide), GaAs(Gallium Arsenide) 중 적어도 하나를 포함하는
이종접합 구조의 수직형 트랜지스터.
- 제8항에 있어서,
상기 제1 레이어 및 상기 제3 레이어는 소정 값 이상의 도핑 농도를 가지도록 도핑된
이종접합 구조의 수직형 트랜지스터.
- 제8항에 있어서,
상기 다층 구조는 폴리머 스탬프를 이용하여 형성되며,
상기 제2 레이어는, 반데르발스(Van Der Waals) 원리에 기초하여 특정 물질을 전사하는 폴리머 스탬프(polymer stamp)에 의해 상기 제1 레이어 상에 전사(transfer printing)되고,
상기 제3 레이어는 상기 폴리머 스탬프에 의해 상기 제2 레이어 상에 전사되는
이종접합 구조의 수직형 트랜지스터.
- 제12항에 있어서,
상기 폴리머 스탬프는,
호스트 기판(host substrate), 희생층(sacrificial layer), 전사 대상 물질로 이루어진 기판이 식각 용액에 담기어 상기 희생층이 상기 식각 용액에 의해 식각되어, 상기 전사 대상 물질이 상기 호스트 기판과 접촉된 상태에서 상기 전사 대상 물질과 접촉하고,
상기 전사 대상 물질과 접촉되면 반데르발스 원리에 기초하여 상기 전사 대상 물질과 접합하고,
상기 기지정된 위치 상에 상기 전사 대상 물질을 전사하는
이종접합 구조의 수직형 트랜지스터.
- 제13항에 있어서,
상기 전사 대상 물질은, 상기 제2 레이어 또는 상기 제3 레이어인
이종접합 구조의 수직형 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190011453A KR102198765B1 (ko) | 2019-01-29 | 2019-01-29 | 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190011453A KR102198765B1 (ko) | 2019-01-29 | 2019-01-29 | 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200094008A true KR20200094008A (ko) | 2020-08-06 |
| KR102198765B1 KR102198765B1 (ko) | 2021-01-05 |
Family
ID=72040373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190011453A KR102198765B1 (ko) | 2019-01-29 | 2019-01-29 | 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102198765B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010016564A1 (ja) * | 2008-08-07 | 2010-02-11 | 日本電気株式会社 | 半導体装置 |
| KR20110089884A (ko) * | 2008-12-30 | 2011-08-09 | 인텔 코포레이션 | 터널 전계 효과 트랜지스터, 그 제조 방법 및 평면 터널 전계 효과 트랜지스터 제조 방법 |
| KR101624695B1 (ko) | 2014-10-14 | 2016-05-26 | 서종현 | 박막 트랜지스터 제조 방법 및 박막 트랜지스터 |
| KR20160061967A (ko) * | 2013-09-27 | 2016-06-01 | 인텔 코포레이션 | 임베디드된 메모리 및 로직 기술을 위한 수직형 트랜지스터 디바이스들 |
-
2019
- 2019-01-29 KR KR1020190011453A patent/KR102198765B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010016564A1 (ja) * | 2008-08-07 | 2010-02-11 | 日本電気株式会社 | 半導体装置 |
| KR20110089884A (ko) * | 2008-12-30 | 2011-08-09 | 인텔 코포레이션 | 터널 전계 효과 트랜지스터, 그 제조 방법 및 평면 터널 전계 효과 트랜지스터 제조 방법 |
| KR20160061967A (ko) * | 2013-09-27 | 2016-06-01 | 인텔 코포레이션 | 임베디드된 메모리 및 로직 기술을 위한 수직형 트랜지스터 디바이스들 |
| KR101624695B1 (ko) | 2014-10-14 | 2016-05-26 | 서종현 | 박막 트랜지스터 제조 방법 및 박막 트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102198765B1 (ko) | 2021-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060125098A1 (en) | Transistor device having a delafossite material | |
| US8900918B2 (en) | Graphene channel-based devices and methods for fabrication thereof | |
| US8614141B2 (en) | Utilization of organic buffer layer to fabricate high performance carbon nanoelectronic devices | |
| KR20140039271A (ko) | 개선된 소스／드레인 접점을 가진 금속 산화물 ｔｆｔ | |
| JP2015144295A (ja) | 金属トランジスターデバイス | |
| CN106328535B (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN104659096A (zh) | 包括分离的结接触的石墨烯器件及其制造方法 | |
| JP2014075601A (ja) | 半導体デバイスの製造方法 | |
| US8012791B2 (en) | Electronic components and methods for producing same | |
| US9214392B1 (en) | Method of forming contact hole and semiconductor structure with contact plug | |
| KR102198765B1 (ko) | 이종접합 구조의 수직형 트랜지스터 및 그 제조 방법 | |
| US6911354B2 (en) | Polymer thin-film transistor with contact etch stops | |
| KR101318418B1 (ko) | 박막 트랜지스터 및 이의 제조 방법 | |
| JP2008235465A (ja) | 電界効果型トランジスタ | |
| GB2279806A (en) | Ohmic contacts for semiconductor devices | |
| WO2016150075A1 (zh) | 薄膜晶体管、薄膜晶体管的制备方法及阵列基板 | |
| KR20090039064A (ko) | 트랜지스터 및 그 동작방법 | |
| JPH03241840A (ja) | 半導体装置及びその製造方法 | |
| US7691727B2 (en) | Method for manufacturing an integrated circuit with fully depleted and partially depleted transistors | |
| US20230054701A1 (en) | Nanosheet ic device with single diffusion break | |
| Hartensveld | Advanced III-Nitride LEDs for Display Applications | |
| Soma et al. | Device Design and Modeling of Fin Field Effect Transistor for Low Power Applications | |
| McDonough | Ballistic Y-Branch Switches | |
| KR20220028699A (ko) | 용액 공정 기반 박막의 무 용액 자체 패터닝 방법 | |
| CN112701156A (zh) | 背栅晶体管及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |