JP2010177408A - 電子回路及び電子回路の製造方法 - Google Patents

Abstract

【課題】熱的なばらつきの問題が少なく、その回路を構成するトランジスタのチャネル領域の実行性能をできるだけ高くすることが可能な電子回路を提供する。
【解決手段】電子回路は、絶縁層と、グラフェン層と、回路層とを具備している。グラフェン層は、絶縁層上に設けられている。回路層は、グラフェン層上に設けられ、複数の電極及び複数の配線を備えている。複数の電極が接続するグラフェン層における複数の接続部の一部は、グラフェン層の他の部分よりも大きいひずみみを有する。
【選択図】図１

Description

本発明は、電子回路及び電子回路の製造方法に関し、特にグラフェンを用いた書き換え可能な電子回路及び電子回路の製造方法に関する。

近年の技術の発展に伴い、書き換え可能な電子回路が実用化されている。例えば、非特許文献１には、固体電解質のスイッチング素子を用いて書き換え可能な電子回路を作る方法が開示されている。このスイッチング素子は、固体電解質中の金属イオンの拡散が引き起こすスイッチのオン／オフを利用している。そして、この書き換え可能な電子回路の作成方法を集積回路の製造技術として応用することが、特許文献１に開示されている。金属イオンの拡散を利用するスイッチング素子の特徴は、印加電界により狙った箇所だけの金属イオン拡散を促し、電気伝導をその箇所に実現するブリッジを作成することである。

一方、キャリア移動度の著しく高い材料であるグラフェンを用いたチャネルを利用することで、従来のＳｉベースのトランジスタを上回る性能のトランジスタを作ろうとする研究が行われている。グラファイトの場合、バンドギャップがほとんどゼロなので、そのままでチャネル層に使用すると電圧をかけない場合でも電流が流れてしまい、電力消費量が著しく上がってしまう。このようなことを避けるには、ノーマリーオフのトランジスタを作成することが有効である。そのために、非特許文献２のようにグラフェンシートを数ナノメートル幅の短冊状に切り刻み、量子効果によりバンドギャップを持たせたものをデバイスのチャネル層に用いる試みがなされている。

関連する技術として、特許文献２に、グラフェントランジスタ及びその製造方法が開示されている。このグラフェントランジスタは、カーボンナノチューブの成長過程においてその先端に形成されたグラフェンを接着作用を有する絶縁体によって基板に貼り付け、グラフェンをチャネルとしてその一方の端部にソース電極を形成し且つ他方の端部にドレイン電極を形成するとともに、ゲート電極を設けたことを特徴とする。

また、特許文献３に、グラフェン集積回路が開示されている。このグラフェン集積回路は、シリコンカーバイド基板のシリコン面に形成されたグラフェンを含む非線形素子、例えばトランジスタを有する。

また、特許文献４に、カーボンナノチューブトランジスタアレイ及びその製造方法が開示されている。このカーボンナノチューブトランジスタアレイは、共通の一本の長尺成長半導体的カーボンナノチューブを区分した複数のカーボンナノチューブ要素のそれぞれに三端子電極を設けたことを特徴とする。

また、特許文献５に、半導体装置が開示されている。この半導体装置は、チャネル領域がカーボンナノチューブで形成された電界効果トランジスタを有する。この半導体装置は、カーボンナノチューブのカイラリティ（ｎ，ｍ）がｐを整数としてｎ−ｍ＝３ｐ＋１で表され、カーボンナノチューブの軸と平行方向に引張りひずみが加わっている。この発明では、カーボンナノチューブを覆うように引っ張り応力を有する上層膜を堆積することにより、カーボンナノチューブ全体に引っ張り応力を加えている。

また、特許文献６に、折り曲げ特性に優れたグラファイトフィルムが開示されている。このグラファイトフィルムは、ＭＩＴ（Ｒ１ｍｍ）が１００，０００回以上、密度が１．２ｇ／ｃｍ^３以上、面方向の熱拡散率が８．５×１０^−４ｍ^２／ｓ以上であることを特徴とする。

また、特許文献７に、調整可能なＣＶＤダイアモンド構造体が開示されている。この合成単結晶ダイアモンドを形成する方法は、下記の工程を含む。工程（ａ）は、１以上の不純物および１以上の同位炭素を組み込んだ第１合成ダイアモンド層を化学蒸着法により基板上に形成する工程である。工程（ｂ）は、対応レベルの格子ひずみみを有する所定の格子定数を有する第１合成ダイアモンド層を形成するために、第１合成ダイアモンド層の形成中に１以上の同位炭素および１以上の不純物の濃度を選択する工程である。

国際公開ＷＯ２００６／０７５７３１号公報 特開２００８−２０５２７２号公報 特開２００７−３３５５３２号公報 特開２００７−１７３４２８号公報 特開２００８−４７４９号公報 特開２００８−６９０６１号公報 特表２００６−５１２２７０号公報

Ｔ．Ｓａｋａｍｏｔｏ，ｅｔ ａｌ．，"Ｎａｎｏｍｅｔｅｒ−ｓｃａｌｅ ｓｗｉｔｃｈｅｓ ｕｓｉｎｇ ｃｏｐｐｅｒ ｓｕｌｆｉｄｅ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔｅｒｓ，８２，３０３２（２００３）． Ｘ．Ｌｉ，ｅｔ ａｌ．，"Ｃｈｅｍｉｃａｌｌｙ Ｄｅｒｉｖｅｄ Ｕｌｔｒａｓｍｏｏｔｈ Ｇｒａｐｈｅｎｅ Ｎａｎｏｒｉｂｂｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ"，Ｓｃｉｅｎｃｅ ３１９，１２２９（２００８）． Ｃ．Ｂｅｒｇｅｒ ｅｔ ａｌ．，"Ｕｌｔｒａｔｈｉｎ Ｅｐｉｔａｘｉａｌ Ｇｒａｐｈｉｔｅ：２Ｄ Ｅｌｅｃｔｒｏｎ Ｇａｓ Ｐｒｏｐｅｒｔｉｅｓ ａｎｄ ａ Ｒｏｕｔｅ ｔｏｗａｒｄ Ｇｒａｐｈｅｎｅ−ｂａｓｅｄ Ｎａｎｏｅｌｅｃｔｒｏｎｉｃｓ"，Ｊ．Ｐｈｙｓ．Ｃｈｅｍ．Ｂ１０８，１９９１２（２００４）．

しかしながら、この非特許文献１及び特許文献１に開示された書き換え可能な電子回路の作成方法には、作成された回路パターンのばらつきが大きい、という問題点がある。その原因は、金属イオンの拡散に頼った配線に起因する。すなわち、金属イオンの拡散を用いてスイッチのオン／オフを行うという拡散現象による構造生成は、熱統計揺らぎの影響を受けることが必須であり、統計的なばらつきが必ず発生するからである。

また、Ｓｉを超える移動度を持たせたグラフェントランジスタの開発にも問題がある。例えば、非特許文献２では、幅の小さなリボンを作成することで、グラフェンにバンドギャップを持たせている。しかし、この方法では、リボンの端の構造が完全に制御できず、原子一列分のぎざぎざが発生してしまう。ぎざぎざが発生すると、ぎざぎざの部分によって電子が散乱されて、キャリア移動度が下がってしまう。加えて、ぎざぎざの発生の仕方にばらつきが生じてしまうので、一本一本のリボンの特性が互いに異なり、回路構成を設計することは困難である。

本発明の目的は、熱的なばらつきの問題が少なく、その回路を構成するトランジスタのチャネル部分の実行性能をできるだけ高くすることが可能な電子回路及び電子回路の製造方法を提供することにある。

本発明の電子回路は、絶縁層と、グラフェン層と、回路層とを具備している。グラフェン層は、絶縁層上に設けられている。回路層は、グラフェン層上に設けられ、複数の電極及び複数の配線を備えている。複数の電極が接続するグラフェン層における複数の接続部の一部は、グラフェン層の他の部分よりも大きいひずみみを有する。

また、本発明の電子回路の製造方法は、グラフェン層を絶縁層上に載せる工程と、複数の電極及び複数の配線を備える回路層をグラフェン層上に設ける工程とを具備している。回路層をグラフェン層上に設ける工程は、複数の電極の一部を前記グラフェン層に圧着する工程を含む。

本発明により、熱的なばらつきの問題が少なく、その回路を構成するトランジスタのチャネル部分の実行性能をできるだけ高くすることが可能な電子回路及び電子回路の製造方法を提供することができる。

図１は、本発明の実施の形態に係る電子回路の構成の一例を模式的に示す斜視図である。 図２Ａは、本発明の実施の形態に係るグラフェン層の状態の一例を示す模式図である。 図２Ｂは、本発明の実施の形態に係るグラフェン層の状態の一例を示す模式図である。 図３Ａは、本発明の実施の形態に係る電子回路の構成の一例を模式的に示す斜視図である。 図３Ｂは、本発明の実施の形態に係る電子回路の構成の一例を模式的に示す斜視図である。 図４Ａは、本発明の実施の形態に係る電子回路の製造方法の工程の一例を模式的に示す斜視図である。 図４Ｂは、本発明の実施の形態に係る電子回路の製造方法の工程の一例を模式的に示す斜視図である。 図４Ｃは、本発明の実施の形態に係る電子回路の製造方法の工程の一例を模式的に示す斜視図である。 図５Ａは、本発明の実施の形態に係る電子回路の構成の一例を模式的に示す斜視図である。 図５Ｂは、本発明の実施の形態に係る電子回路の構成の一例を模式的に示す斜視図である。 図６は、本発明の実施の形態に係る電子回路の他の構成の一例を模式的に示す斜視図である。

以下、本発明の電子回路及び電子回路の製造方法の実施の形態に関して、添付図面を参照して説明する。

図１は、本発明の実施の形態に係る電子回路の構成の一例を模式的に示す斜視図である。電子回路１０は、絶縁層２と、グラフェン層１と、回路層７とを具備している。ただし、この図の例では、電子回路１０としてトランジスタを示しているが、それに限定されるものではなく、グラフェン層１をチャネルとして用いていれば、他の回路素子であってもよい。また、この図の例では、電子回路１０であるトランジスタに対応して、回路層７として電極３（３ａ、３ｂ、３ｃ）を示している。

絶縁層２は、絶縁基板、又は、半導体基板（回路素子や配線を含んでいてもよい）上に設けられた絶縁層である。絶縁層２は、格子定数や対称性がグラフェン層１のグラフェンと一致がない結晶又はアモルファス材料であり、大きくずれていることが好まししい。ここでは、例えば、格子定数に関しては、±１０％程度以上のずれであり、そのずれを有していない場合には対称性に関して、グラフェンに特徴的な３回対称性を有さない結晶方位を表面にもつことが条件である。絶縁層２は、（１１０）面を表面とする窒化ガリウムや、酸化ケイ素に例示される。

絶縁層２の材料を、グラフェンと格子定数や対称性が異なる（好ましく大きくずれる）材料とするのは、以下の理由による。もし、絶縁層２の材料の格子定数や対称性がグラフェンに近いならば、グラフェンの電気伝導を担う電子の軌道と絶縁層２中の電子の軌道が混成を起こす可能性がある。そうなると、グラフェン中の電子の移動速度が低下してしまい、グラフェンを用いたトランジスタの性能が劣化するおそれがある。従って、グラフェンに対する絶縁層２の影響を回避するため、グラフェンと格子定数や対称性が異なる（好ましく大きくずれる）材料としている。

グラフェン層１は、絶縁層２上に設けられ、例えば平方インチ程度の面積を有している（インチ角である）。グラフェン層１は、グラフェンで形成されている。グラフェンは、ベンゼン環を２次元平面に敷き詰めた６員環シートであり、単原子層であっても、１０原子層程度の複数原子層であってもよい。グラフェン層１は、ひずみ部４ａ、４ｂ、及びチャネル領域８を有する。

ひずみ部４ａ、４ｂは、それぞれソース電極３ａやドレイン電極３ｂ（後述）がグラフェン層１に押し付けられ、接続された接続部１１ａ、１１ｂ及びその近傍である。ソース電極３ａやドレイン電極３ｂの押し付けにより、ひずみ部４ａ、４ｂには、ひずみが発生している。チャネル領域８は、ひずみ部４ａとひずみ部４ｂとの間の領域であり、トランジスタのチャネルとして機能する。チャネル領域８のようなひずみ部４ａ、４ｂ以外の部分は、ひずみが無いか、ひずみが有ったとしても少なくともひずみ部４ａ、４ｂのひずみよりも小さい。

回路層７は、金属製の導体の電極３であるソース電極３ａ、ドレイン電極３ｂ、及びゲート電極３ｃを備える。金属は、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ａｌのような配線に用いられる金属に例示される。ソース電極３ａは、接続部１１ａの位置でグラフェン層１に押し付けられて接続している。トランジスタのソースとして機能する。ドレイン電極３ｂは、接続部１１ｂの位置でグラフェン層１に押し付けられて接続している。トランジスタのドレインとして機能する。接続点１１ａ（ソース電極３ａ）と接続点１１ｂ（ドレイン電極３ｂ）との距離ｄ１は、トランジスタに要求される諸特性に基づいて設定され、例えば１ｎｍ以上、１０ｎｍ以下程度である。

ゲート電極３ｃは、ソース電極３ａとドレイン電極３ｂとの間であって、チャネル領域８の直上の位置に、グラフェン層１から離れて設けられ設けられている。ゲート電極３ｃはチャネル領域８から所定の距離ｄ２だけ離れて設けられているので、チャネル領域８にはひずみが生じていない。距離ｄ２は、ゲート電極３ｃがチャネル領域８に所望の電界を生じさせ得る距離であり、例えば２ｎｍより大きく、数１０ｎｍ以下程度である。距離ｄ２を２ｎｍ以下にするとトンネル電流がゲートを通して流れ（これをリーク電流と呼ぶ）、発熱などのエネルギーロスの原因となるので好ましくない。

この電子回路１０では、グラフェン層１の上部から電極３（ソース電極３ａ、ドレイン電極３ｂ）を圧着することにより、グラフェン層１に局所的なひずみ（ひずみ部４ａ、４ｂ）を発生させている。このことにより、電極３（ソース電極３ａ、ドレイン電極３ｂ）の直下の局所的な部分（ひずみ部４ａ、４ｂ）においてのみ、ひずみの大きさに対応したグラフェン層１はバンドギャップを有することになる。そのバンドギャップにより、電圧をかけなければソース電極３ａとドレイン電極３ｂとの間に電流が流れなくなり、ノーマリーオフの状態を実現することができる。

ここで、ひずみの大きさは、所望のバンドギャップの大きさに基づいて設定される。そのバンドギャップは、例えば、電子回路１０の動作温度でノーマリーオフが実現可能な程度に広く、現実的なゲート電圧でオンオフ可能となるように狭いことが好ましい。例えば、動作温度が常温（約３００Ｋ）の場合、バンドギャップは、０．５ｅＶ以上、２．０ｅＶ以下程度であり、対応するひずみの大きさは、３％以上、１０％以下程度である。

ひずみ部４ａ、４ｂでの局所的なひずみの発生のせいで、グラフェン層１における電子の移動度は、例えば２０００ｃｍ^２／Ｖｓ程度のように理論値（約２００，０００ｃｍ^２／Ｖｓ）より下がることが考えられる。しかし、この移動度の低下を補うために、ソース電極３ａとドレイン電極３ｂとの間の距離ｄ１を、例えば、１０ｎｍ程度に設定すればよい。このように距離ｄ１を１０ｎｍ以下にすることで、動作周波数を高くすることが可能となる。例えば、距離ｄ１を１０ｎｍ以下とする設計では、動作周波数として１００ＧＨｚをクリアすることができている。ただし、ひずみ部４ａ、４ｂにおける電子の移動度を、チャネル領域８に印加する電圧０．１Ｖ、チャネル長さ１０ｎｍで割って得た時間より推定したものであり、実際の値よりもマージンを取って一桁低めに設定された周波数である。

図２Ａ及び図２Ｂは、本発明の実施の形態に係るグラフェン層の状態の一例を示す模式図である。ここではグラフェン層１における単原子層のグラフェンを示している。ただし、図２Ａはひずみ部４ａ、４ｂ以外のグラフェンを示し、図２Ｂはひずみ部４ａ、４ｂのグラフェンを示している。また、球は炭素原子Ｃを、棒は炭素原子同士の結合をそれぞれ示している。

図２Ａに示されるように、グラフェンはベンゼン環を２次元平面に敷き詰めた６員環シートであり、通常は平坦な構造を有している。この場合、バンドギャップはゼロである。一方、図２Ｂに示されるように、グラフェンに電極３が圧着されると、グラフェンの原子位置が変化し、炭素原子同士の結合角が変化してしまっている。このとき、電子構造的では、炭素原子同士を結んでいる電子軌道がｓｐ^２混成型からｓｐ^３混成型に変化し、局所的にバンドギャップが発生する。図１に示す例では、ひずみ部４ａ、４ｂにおいて、図２Ｂに示すような変化が生じ、例えば約０．５ｅＶのバンドギャップが生じる。圧着している電極３を遠ざけると、グラフェンはまたもとの平坦な構造（図２Ａ）に戻ることができる。このように、可逆的にグラフェンの構造を変えることができるためには、圧着の力は一つの回路素子（例示：一つのトランジスタ）あたり２．５〜１０ｎＮ（ナノニュートン）程度が好ましく、５ｎＮ（ナノニュートン）程度がより好ましい。

図３Ａ及び図３Ｂは、本発明の実施の形態に係る電子回路の構成の一例を模式的に示す斜視図である。ただし、図３Ａは回路層７に含まれる圧着素子５の構成を示し、図３Ｂは電子回路１０を含む電子回路２０を示している。図３Ａに示すように、圧着素子５は、三つの電極３を底面に、複数の端子（図示されず）を底面とは異なる他の面にそれぞれ備えている。三つの電極３は、精密に位置が特定（固定）されたソース電極３ａ、ドレイン電極３ｂ、及びゲート電極３ｃである。複数の端子は、各電極３を配線６に接続させる。配線６は、圧着素子５同士や、圧着同士５と他の回路素子（図示されず）とを接続する。配線６は、Ｐｔ、Ａｕ、Ａｇ、Ｃｕ、Ａｌのような金属に例示される。この図の例では、圧着素子５について主に一本の配線６が他の圧着素子５に接続されているが、これは配線のイメージを模式的に示すためである。通常では例えばソース電極３ａ用、ドレイン電極３ｂ用、及びゲート電極３ｃ用の配線６がそれぞれ一つの圧着素子５に接続され、それぞれ他の圧着素子５や他の回路素子に接続される。なお、グラフェン層１上に設けられ複数の電極３を含む複数の圧着素子５と、それら同士を接続する複数の配線６とは、回路層７に含まれている。

図３Ｂに示すように、圧着素子５がグラフェン層１（インチ角のグラフェンシート）上のあちこちに配置（作成）され、設計された電子回路を実現するようにそれら圧着素子５が配線６でつながれている。この図の例では、実際の厳密な設計に従った電子回路２０を表しているのではなく、模式的に概念を示している。それらの圧着素子５のうちのいくつかに機械的な力を加えてグラフェン層１に圧着させることにより、圧着素子５の直下の部分グラフェン領域９と圧着素子５とが協働して、電子回路１０をトランジスタとして動作させることができる。

次に、本発明の実施の形態に係る電子回路の動作について説明する。図３Ｂに示す電子回路２０における一つの電子回路１０（トランジスタ）に着目する。その電子回路１０（トランジスタ）における圧着素子５のソース電極３ａ、ドレイン電極３ｂ、及びゲート電極３ｃには、配線６から所定のソース電圧、ドレイン電圧、及びゲート電圧が印加される。ソース電極３ａとドレイン電極３ｂとの間には、ソース電圧とドレイン電圧との電圧差に対応する電流（電子）が流れる。このとき、ゲート電極３ｃのゲート電圧によりチャネル領域６近傍に発生する電界が、チャネル領域６を流れる電子の動きを妨げるように働けば、電子（電流）は流れずトランジスタはオフになる。一方、ゲート電極３ｃのゲート電圧によりチャネル領域６近傍に発生する電界が電子の動きを妨げないように働けば、又は電界が発生しなければ、電子（電流）は流れてトランジスタはオンになる。

次に、本発明の実施の形態に係る電子回路の製造方法について図面を参照して説明する。図４Ａ〜図４Ｃは、本発明の実施の形態に係る電子回路の製造方法の工程の一例を模式的に示す斜視図である。

まず、図４Ａに示すように、グラフェン層１として用いるグラフェンシートを１インチ角の大きさで形成する（ステップＳ１）。次に、図４Ｂに示すように、そのグラフェンシートをグラフェン層１として絶縁層２に付着させる（ステップＳ２）。このとき用いるグラフェンシートの形成方法としては、例えば、特許文献６（特開２００８−６９０６１号公報）に開示された製造方法を用いることができる。すなわち、ポリイミドフィルムに例示される高分子フィルムを積層した原料フィルム積層体を調整し、その原料フィルムを熱処理してグラファイトフィルム積層体を調整し、その後にグラファイトフィルム積層体に面状加圧を施すことにより、所望のグラファイトフィルム（グラフェンシート）を製造する。

なお、図４Ａ及び図４Ｂに示す工程（ステップＳ１、Ｓ２）において、絶縁層２上に微量の触媒金属粒子を散布した後、メタンガスやエタンガスによるＣＶＤ法を用いて絶縁層２上にグラフェンシートをエピタキシャル成長させてもよい。あるいは、炭化珪素基板を酸化することによるシリコン原子除去により、基板表面にグラフェン層を生成することも可能である。この方法に関しては、非特許文献３（Ｃ．Ｂｅｒｇｅｒ ｅｔ ａｌ．，Ｊ．Ｐｈｙｓ．Ｃｈｅｍ．Ｂ１０８，１９９１２（２００４））の“２．Ｒｅｓｕｌｔｓ ａｎｄ Ｄｉｓｃｕｓｓｉｏｎ”に記載の方法を用いることができる。

図４Ｂにおいて、既述のように、絶縁層２とグラフェン層１とは、格子定数及び対称性には一致がないことが好ましく、大きくずれていることがより好ましい。もし、絶縁層２の格子定数や対称性がグラフェン層１に近いならば、グラフェン層１の電気伝導を担う電子の軌道と絶縁層２中の電子の軌道とが混成を起こす可能性があり、電子の移動速度が低下しトランジスタとしての性能劣化のおそれがあるからである。

次に、図４Ｃに示すように、ソース電極３ａ、ドレイン電極３ｂ、及びゲート電極３ｃの三つの電極３を備える圧着素子５をグラフェン層１上に並べる。そして、図３Ｂに示すように、所望の回路構成（設計した回路図どおりの構成）を成すように複数の圧着素子５同士（他の回路素子を含んでもよい）を配線６で配線する。その後、圧着素子５や配線６を含む回路層７をグラフェン層１に圧着する（ステップＳ３）。圧着力は、既述のように、ソース電極３ａ、ドレイン電極３ｂ、及びゲート電極３ｃのトランジスタ（回路素子）一個あたり５ｎＮ程度となるのが好ましい。

グラフェン層１の狙った位置に、圧着素子５（三端子を持った金属素子）を圧着とすることにより、所望のひずみを有するひずみ部４ａ、４ｂを形成することができる。それにより、それらの場所に局所的なバンドギャップを持たせることができる。このとき、他の部分（例示：ソース電極３ａとドレイン電極３ｂとの間のチャネル領域８の）それらの場所を用いてトランジスタ動作をさせれば、バンドギャップの存在により、ノーマリーオフのモードを実現させることができる。

また、本実施の形態では常温下での、電極３の圧着という機械的な工程を採用しているので、熱揺らぎの影響からは自由である。従って、圧着具合のばらつき以外の、熱揺らぎによるばらつきなどの影響が少ないという利点が得られる。

グラフェンは材料として、圧着を開放すればもとの平坦な層に完全に戻れる性質を有している。そのため、この性質を利用して、一度圧着した電極３（圧着素子５）を取り外し、別の部位に電極３（圧着素子５）に圧着し直し、トランジスタ構造を作り直すことができる。このことを利用して、電子回路２０の書き換えを行うことが可能である。それを示しているのが図５Ａ及び図５Ｂである。

図５Ａ及び図５Ｂは、本発明の実施の形態に係る電子回路の構成の一例を模式的に示す斜視図である。ただし、図５Ａの電子回路２０は、図３の電子回路２０と同じである。

図５Ａにおいて、回路層７（圧着素子５及び配線６）を取り除く（ステップＳ４）。それにより、グラフェン層１の圧着された部分の圧力が開放される。その結果、グラフェン層１において、圧着されてひずみを有していた部分を、ひずみを有さない元の平坦な部分に戻すことができる。これは、一度作成した電子回路パターンを消去し、新たに設計された電子回路パターンに書き直すために行う工程である。
その後、図５Ｂに示すように、新たに設計された電子回路パターンに基づいて、上記のステップＳ３を実行し、電子回路２０ａを新たに作成する（ステップＳ５）。

上記のステップＳ４、Ｓ５に示す工程は、グラフェン層１に対しては圧着と開放を繰り返すだけなので、このような電子回路の再構成は何度でもやり直しが可能である。従って、電子回路における書き換え性能を格段に向上させることが可能となる。

上記実施の形態において、電子回路２０、２０ａの構成要素であるトランジスタ（電子回路１０）の集積度が高い場合、例えばゲート電極３ｃからの電界の漏れが発生する可能性が考えられる。それに対応するために、隣接するトランジスタの間を金属でシールドする方法が考えられる。図６は、本発明の実施の形態に係る電子回路の他の構成の一例を模式的に示す斜視図である。この電子回路２０ｂは、電子回路１０である隣接するトランジスタの間を、アース（図示されず）に接地されたシールド１２で遮蔽している。その結果、トランジスタから隣接するトランジスタへの電界の染み出しを防止することができ、電子回路２０ｂの集積度を高めることができる。

本発明は以下の効果を得ることができる。第１の効果は、構造復元性の高いグラフェンをチャネル領域に利用とすることで、書き換えを可能にした電子回路を提供することができる点である。第２の効果は、グラフェン本来のキャリア移動度よりは下がるものの、通常の半導体のチャネル領域よりは十分に高いキャリア移動度が得られるので、消費電力が少なく、動作周波数が高い電子回路を実現することができる点である。

本発明の活用例として、製鉄所や宇宙などの苛酷な環境で用いる電子機器に挙げられる。チャネル領域を融点の高いグラフェンにしていること、回路を再構成しやすいことから、この電子回路は高耐性、高修復性を有しているからである。

本発明により、熱的なばらつきの問題がなく、そのトランジスタのチャネル領域の実行性能をできるだけ高くすることが可能な電子回路及び電子回路の製造方法を提供することができる。ただし、実行性能が高いとは、移動度が下がってしまった場合であっても、チャネル長を短縮し、低い動作電圧で十分高い周波数動作を可能にする構造を実現することである。例えば、本発明では、動作電圧０．１Ｖ以下、動作周波数１００ＧＨｚを容易に達成するトランジスタを作成することが可能となる。

本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。

１ グラフェン層
２ 絶縁層
３ 電極
３ａ ソース電極
３ｂ ドレイン電極
３ｃ ゲート電極
４、４ａ、４ｂ ひずみ部
５ 圧着素子
６ 配線
７ 回路層
８ チャネル領域
９ 部分グラフェン領域
１０、２０、２０ａ、２０ｂ 電子回路
１１、１１ａ、１１ｂ 接続部
１２ シールド

Claims (8)

1. 絶縁層と、
   前記絶縁層上に設けられたグラフェン層と、
   前記グラフェン層上に設けられ、複数の電極及び複数の配線を備える回路層と
   を具備し、
   前記複数の電極が接続する前記グラフェン層における複数の接続部の一部は、前記グラフェン層の他の部分よりも大きいひずみみを有する
   電子回路。
2. 請求項１に記載の電子回路において、
   前記グラフェン層は、インチ角である
   電子回路。
3. 請求項１に記載の電子回路において、
   前記複数の電極は、ソース電極、ドレイン電極、及びゲート電極を含み、
   前記ソース電極及び前記ドレイン電極が接続する前記グラフェン層における接続部は、前記他の部分よりも大きいひずみみを有する
   電子回路。
4. 請求項３に記載の電子回路において、
   前記ソース電極、前記ドレイン電極、及び前記ゲート電極は、前記複数の配線に含まれる配線により他の回路素子に接続されている
   電子回路。
5. 請求項３又は４に記載の電子回路において、
   前記ゲート電極は、前記グラフェン層から離れて近傍に設けられている
   電子回路。
6. グラフェン層を絶縁層上に載せる工程と、
   複数の電極及び複数の配線を備える回路層を前記グラフェン層上に設ける工程と
   を具備し、
   前記回路層を前記グラフェン層上に設ける工程は、
   前記複数の電極の一部を前記グラフェン層に圧着する工程を含む
   電子回路の製造方法。
7. 請求項６に記載の電子回路の製造方法において、
   前記圧着された前記回路層を前記グラフェン層より引き剥がす工程と、
   前記数の電極及び前記複数の配線を異なる構成にした他の回路層を、再び、前記グラフェン層に圧着する工程と
   を更に具備する
   電子回路の製造方法。
8. 請求項６に記載の電子回路の製造方法において、
   前記複数の電極は、ソース電極、ドレイン電極、及びゲート電極を含み、
   前記複数の電極の一部を前記グラフェン層に圧着する工程は、
   前記ソース電極及び前記ドレイン電極が接続する前記グラフェン層における接続部が、前記他の部分よりも大きいひずみみを有するように、前記ソース電極及び前記ドレイン電極を圧着する工程を含む
   電子回路の製造方法。

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