KR20140010720A - 그래핀을 이용한 전계효과 트랜지스터 - Google Patents

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Abstract

본 개시는 그래핀 채널층을 포함하는 고성능 전계효과 트랜지스터에 관한 것이다. 본 발명의 일 실시예에 따르면 기판과, 상기 기판 상에 마련되며 슬릿을 구비하고 있는 그래핀 채널층과, 상기 그래핀 채널층에 전압을 인가하기 위해 마련되며 서로 이격되어 형성되는 소스 전극과 드레인 전극과, 상기 그래핀 채널층에 전계를 형성하기 위해 마련되는 게이트 전극 및 상기 그래핀 채널층과 상기 게이트 전극 사이에 마련되는 게이트 절연층을 포함하는 전계효과 트랜지스터를 제공할 수 있다.

Description

그래핀을 이용한 전계효과 트랜지스터{Field effect transistor using graphene}
본 개시는 전계효과 트랜지스터에 관한 것으로서, 보다 구체적으로는 그래핀을 채널층으로 이용하는 전계효과 트랜지스터에 관한 것이다.
현재, 탄소에 기반을 둔 재료로서, 풀러렌(fullerenes), 탄소나노튜브(carbon nanotube), 다이아몬드(diamond), 그라파이트(graphite), 그래핀(graphene) 등이 다양한 분야에서 연구되고 있다.
이 중, 탄소나노튜브가 1990년대 이후부터 각광을 받아 오고 있으나 최근에는 판상 구조의 그래핀(graphene)이 많은 주목을 받고 있다. 그래핀은 탄소원자들이 2차원적으로 배열된 박막 물질로서, 그 내부에서 전하가 제로 유효 질량 입자(zero effective mass particle)로 작용하기 때문에 매우 높은 전기 전도도를 가지며, 또한 높은 열전도도, 탄성 등을 가지는 것으로 알려져 있다.
따라서, 그래핀이 연구된 이후로 그래핀에 대한 많은 특성 연구가 진행되고 있으며 다양한 분야에서 활용하기 위한 연구가 진행되고 있다. 특히, 노보셀로프(Novoselov)와 게임(Geim) 등은 그라파이트를 기계적으로 박리하여 6각 구조의 2차원 형상의 탄소원자로 구성된 그래핀(graphene)및 이를 이용한 트랜지스터를 제조하였고, 그래핀의 전계효과(field effect) 특성을 보고한 바 있다. 즉, 그래핀을 이용한 트랜지스터는 게이트 전압에 따라 전도도가 선형적으로 증가하는 특성이 있다. 이후에, 그래핀을 이용하여 높은 동작 속도를 가지는 고성능의 트랜지스터를 제조하는 시도들이 많이 진행되고 있다.
본 개시는 그래핀을 채널층으로 이용하면서 작동전류의 온/오프 비를 증가시킬 수 있는 고성능 전계효과 트랜지스터를 제공한다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터는
기판;
상기 기판 상에 마련되며, 슬릿을 구비하고 있는 그래핀 채널층;
상기 그래핀 채널층에 전압을 인가하기 위해 마련되며, 서로 이격되어 형성되는 소스 전극과 드레인 전극;
상기 그래핀 채널층에 전계를 형성하기 위해 마련되는 게이트 전극; 및
상기 그래핀 채널층과 상기 게이트 전극 사이에 마련되는 게이트 절연층;을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 슬릿은 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 에너지 장벽 물질로 채워질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 에너지 장벽 물질은 도핑이 되지 않은 실리콘(Si)일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 에너지 장벽 물질과 상기 게이트 절연층은 같은 물질로 이루어질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 슬릿의 폭은 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 폭으로 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 슬릿은 복수로 구성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 슬릿은 게이트 전극에 인접하게 위치하고 있을 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 슬릿은 소스 전극에 인접하게 위치하고 있을 수 있다.
본 발명에 따른 다른 실시예에 따른 전계효과 트랜지스터는
기판;
상기 기판 상에 마련되며, 슬릿을 구비하고 있는 그래핀 채널층;
상기 그래핀 채널층의 양측에 형성되는 소스 전극 및 드레인 전극;
상기 그래핀 채널층 상에 마련된 게이트 전극;
상기 그래핀 채널층과 상기 게이트 전극 사이에 마련되는 게이트 절연층;을 포함하며,
상기 슬릿은 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 에너지 장벽 물질로 채워진다.
본 발명의 일부 실시예들에 있어서, 상기 에너지 장벽 물질은 도핑되지 않은 Si로 이루어질 수 있다.
본 발명에 따른 또 다른 실시예에 따른 전계효과 트랜지스터는
기판;
상기 기판 상에 마련되며, 슬릿을 구비하고 있는 그래핀 채널층;
상기 그래핀 채널층의 양측에 형성되는 소스 전극 및 드레인 전극;
상기 그래핀 채널층 하부에 마련된 게이트 전극;
상기 그래핀 채널층과 상기 게이트 전극 사이에 마련되는 게이트 절연층;을 포함하며,
상기 슬릿은 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 에너지 장벽 물질로 채워진다.
본 발명의 일부 실시예들에 있어서, 상기 에너지 장벽 물질은 도핑되지 않은 Si로 이루어질 수 있다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터를 제조하는 방법은
기판 상에 그래핀 채널층을 형성하는 단계;
상기 그래핀 채널층에 슬릿을 형성하는 단계;
상기 슬릿에 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 에너지 장벽 물질을 채우는 단계;
상기 그래핀 채널층에 전압을 인가하기 위한 소스 전극과 드레인 전극을 형성하는 단계;
상기 그래핀 채널층에 전계를 형성하기 위한 게이트 전극을 형성하는 단계; 및
상기 그래핀 채널층과 상기 게이트 전극 사이에 게이트 절연층을 형성하는 단계;를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 슬릿은 전자-빔 리소그래피를 이용하여 형성할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 에너지 장벽 물질과 상기 게이트 절연층은 같은 물질로 형성할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 에너지 장벽 물질은 도핑되지 않은 실리콘(Si)일 수 있다.
상술한 그래핀을 이용한 전계효과 트랜지스터는 그래핀의 우수한 전하 이동도 특성을 그대로 유지하면서 작동 전류의 온/오프 비율을 증가시킬 수 있다.
또한, 그래핀 채널층에 슬릿을 형성하여 작동 전류의 온/오프 비율을 증가시키기 때문에 소자의 크기를 줄일 수 있다.
도 1a 및 도 1b는 각각 그래핀의 탄소원자 배열 개념도와 페르미 에너지 근처에서의 에너지 밴드 구조를 나타낸다.
도 2는 일 실시예에 따른 그래핀 채널층을 포함하는 전계효과 트랜지스터의 단면도이다.
도 3a 내지 도 3d는 도 2의 전계효과 트랜지스터의 작동 원리를 설명하기 위한 에너지 밴드 다이어그램이다.
도 4는 다른 실시예에 따른 그래핀 채널층을 포함하는 전계효과 트랜지스터의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명에 관한 그래핀을 이용한 전계효과 트랜지스터의 구성과 작용을 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 예를 들면, 한 층이 기판이나 다른 층의 "위", "상부" 또는 "상"에 구비된다고 설명될 때, 그 층은 기판이나 다른 층에 직접 접하면서 위에 존재할 수도 있고, 그 사이에 또 다른 층이 존재할 수도 있다.
또한, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다" 및/또는 "포함하는"은 언급된 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1a 및 도 1b는 각각 그래핀의 탄소원자 배열 개념도와 페르미 에너지 근처에서의 에너지 밴드 구조를 나타낸다.
도 1a를 참조하면, 그래핀은 육각형 모양의 각 꼭지점에 탄소 원자가 위치한 벌집 모양의 구조를 지니고 있다. 도 1a에서 표시된 것처럼 서로 인접한 탄소 원자 두 개가 포함된 단위 셀에 대한 에너지 밴드 구조는 도 1b과 같다.
도 1b를 참조하면, 그래핀의 에너지 밴드 구조는 k공간에서 전도대(conduction band)와 가전자대(valence band)가 육각형 구조를 갖는 브릴루인 영역(Brillouin zone)의 각 꼭지점(valley)에서 만나게 되고 페르미 에너지 근처에서 보면 원뿔형태를 띠게 된다. 페르미 에너지 근처에서 전하들의 에너지가 운동량에 비례하게 되고, 이는 질량이 없는 광자의 분산관계와 비슷하게 된다. 이는 그래핀 내에서의 전자의 유효질량이 제로(zero)가 됨을 의미하며, 그래핀 내의 운반자 이동도가 매우 빠른 속도(페르미 속도로 빛의 속도의 약 1/300)로 이동할 수 있음을 의미한다. 현재까지 그래핀 내부의 운반자 이동도는 약 20,000 cm2/Vs 내지 200,000 cm2/Vs의 높은 값을 갖는 것으로 알려져 있다. 따라서, 그래핀은 전계효과 트랜지스터 내지 고속의 스위칭 소자에 응용될 수 있다.
한편, 그래핀은 제로 밴드 갭(zero band gap) 형태의 에너지 밴드를 갖고 있다. 이러한 이유 때문에, 그래핀을 전계효과 트랜지스터의 채널로 사용되는 경우 게이트에 전압이 가해지지 않은 오프 상태에서도 높은 전류가 흘러 작동 전류의 온/오프 비율이 매우 낮다. 고성능의 트랜지스터가 되기 위해선 이러한 작동 전류의 온/오프 비율을 증가시키는 시도가 필요하다.
도 2는 일 실시예에 따른 그래핀 채널층을 포함하는 전계효과 트랜지스터의 단면도이다.
도 2를 참조하면, 전계효과 트랜지스터(200)는 기판(210), 기판(210) 상에 마련되며, 슬릿(235)을 구비하고 있는 그래핀 채널층(230), 그래핀 채널층(230)에 전압을 인가하기 위해 마련되며, 서로 이격되어 형성되는 소스 전극(271)과 드레인 전극(272), 그래핀 채널층에 전계를 형성하기 위해 마련되는 게이트 전극(273) 및 그래핀 채널층(230)과 상기 게이트 전극(273) 사이에 마련되는 게이트 절연층(250)을 포함한다.
기판(210)은 그 상에 그래핀의 증착이 가능한 다양한 물질들 중에서 선택될 수 있다. 예를 들어, 실리콘(Si), 실리콘-게르마늄, 실리콘 카바이드(SiC), 유리(glass), 플라스틱(plastic) 등의 물질로 구성될 수 있다. 또한, 기판(210)은 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다.
그래핀 채널층(230)은 도 1a 및 도 1b에 도시된 구조 및 에너지 밴드를 가지는 그래핀을 포함할 수 있다. 그래핀 채널층(230)은 미세 기계적(micro-mechanical) 방법, SiC 결정 열분해 방법과 화학 기상 증착 방법(Chemical Vapor Deposition : CVD) 등에 의하여 형성할 수 있다.
미세 기계적 방법은 그래파이트 시료에 스카치 테이프를 붙인 다음 스카치 테이프를 떼어내어 스카치 테이프 표면에 그래파이트로부터 떨어져 나온 그래핀을 얻는 방식이다.
SiC 결정 열분해 방법은 SiC 단결정을 가열하게 되면 표면의 SiC는 분해되어 Si은 제거되며, 남아 있는 카본(C)에 의하여 그래핀이 생성되는 원리이다.
화학 기상 증착법(CVD)을 이용한 그래핀의 합성 공정은 다음과 같다.
우선, 산화 실리콘(SiO2)층을 가지는 실리콘 웨이퍼를 준비한다. 이어, 니켈(Ni), 구리(Cu), 알루미늄(Al), 철(Fe) 등의 금속 촉매를, 스퍼터링(sputtering) 장치, 전자빔 증발 장치(e-beam evaporator) 등을 이용하여, 준비된 산화 실리콘(SiO2)층에 증착시켜, 금속 촉매층을 형성한다.
다음으로, 금속 촉매층이 형성된 실리콘 웨이퍼와 탄소를 포함하는 가스(CH4, C2H2, C2H4, CO등)를 열화학 기상 증착이나 유도 결합 화학 기상 증착법(ICP-CVD, Inductive Coupled Plasma Chemical Vapor Deposition)을 위한 반응기에 넣고 가열함으로써, 금속 촉매층에 탄소가 흡수되도록 한다. 이어, 급속히 냉각을 수행하여 금속 촉매 층으로부터 탄소를 분리시켜 결정화시키는 방법으로 그래핀을 성장시킨다.
그래핀 채널층(230)은 상술한 바와 같은 그래핀의 합성 방법들 중 어느 하나에 한정되는 것은 아니며 여러 가지 방법을 이용하여 그래핀 채널층을 형성할 수 있다. 또한, 그래핀 채널층(230)은 그래핀을 합성한 후 다른 기판 또는 필름 등에 전사시켜 형성할 수 있다.
다시 도 2를 참조하면, 그래핀 채널층(230)은 제1영역(231), 제2영역(232) 및 슬릿(235)을 포함한다. 슬릿(235)는 전자-빔 리소그래피를 이용하여 형성할 수 있다. 즉, 그래핀 채널층 위에 포토 레지스트(Photo resist, PR)를 도포하고, 슬릿의 패턴이 형성된 마스크를 이용하여 노광 한 후 PR을 선택적으로 식각한다. 그 다음 전자-빔(e-beam)장비를 이용하여 슬릿을 패터닝하는 방법을 사용할 수 있다. 슬릿(235)를 형성하는 방법은 상술한 방법에 의해 한정되는 것이 아니라 다양한 방법으로 행하여 질 수 있다.
슬릿(235)은, 게이트 전압이 인가되는 경우 제1영역(231)과 제2영역(232) 사이에서 전자의 F-N 터널링 효과(tunneling effect)가 발생할 수 있는 에너지 장벽 물질로 채워질 수 있다. F-N 터널링 효과에 대해서는 후술하기로 한다. 에너지 장벽 물질은, 예를 들면, 게이트 전압이 인가되는 경우 그래핀의 페르미 준위와 비슷한 페르미 준위를 갖는 물질일 수 있다. 더욱 상세하게는, 에너지 장벽 물질은, 예를 들면, 실리콘(Si), 게르마늄(Ge), 실리콘 카바이드(SiC), 질화 알루미늄(AlN), 질화 갈륨(GaN), 인화 갈륨(GaP), GaAs, CdS, ZnSe, CdTe 등을 포함할 수 있다.
슬릿(235)을 채우는 에너지 장벽 물질은 에피텍셜 증착법, 화학기상증착법, 플라즈마 여기 CVD, 저압 CVD, 물리기상증착법, 스퍼터링, 원자층 증착법 등의 증착 방법에 의해 형성될 수 있다. 에너지 장벽 물질이 슬릿을 채우고, 추가적으로 그래핀 채널층(230) 상에 형성될 수도 있다. 그래핀 채널층(230) 상에 형성된 에너지 장벽 물질은 필요에 따라서 제거될 수 있다.
또한, 슬릿(235)의 폭(w)은 게이트 전극에 전압이 인가된 경우 제1영역(231)과 제2영역(232) 사이에서 전자의 F-N 터널링 효과(tunneling effect)가 발생할 수 있는 폭(w)으로 형성될 수 있다. 예를 들면, 수nm에서 수십nm로 형성될 수 있다.
슬릿(235)은 그래핀 채널층(230)의 중앙에 형성될 수도 있고, 소스 전극(271)이나 드레인 전극(272) 중 어느 한 전극에 인접하여 형성될 수 있다. 또한, 슬릿(235)은 복수로 형성될 수 있으며, 이 경우 슬릿(235)을 채우는 물질 및 폭(w)은 각 슬릿(235)마다 다양할 수 있다.
소스 전극(271)과 드레인 전극(272)은 그래핀 채널층(230)을 통하여 전기적으로 연결될 수 있다. 소스 전극(271)과 드레인 전극(272)은 도전성을 가지는 물질을 포함할 수 있으며, 예를 들어, 금속, 금속 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등으로 형성될 수 있다. 더욱 상세하게는, 소스 전극(271)과 드레인 전극(272)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 소스 전극(271) 및 드레인 전극(272)은 단층 또는 복층 구조로 형성할 수 있다. 소스 전극(271)과 드레인 전극(272)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있다. 소스 전극(271)과 드레인 전극(272)는 서로 교환될 수 있다.
게이트 전극(273)은 도전성을 가지는 물질을 포함할 수 있고, 금속, 금속 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등으로 형성할 수 있다. 상기 금속은, 예를 들어, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 또한, 게이트 전극(273)은 불순물이 도핑된 반도체 물질로 형성될 수 있다. 게이트 전극(273)은 화학기상증착법, 플라즈마 여기 CVD(PECVD), 저압 CVD(LPCVD), 물리기상증착법(PVD), 스퍼터링, 원자층 증착법(ALD) 등의 증착 방법에 의하여 형성할 수 있다.
게이트 절연층(250)은 게이트 전극(273)과 그래핀 채널층(230) 사이에 형성된다. 게이트 절연층(250)은 절연물을 포함할 수 있고, 예를 들어, 실리콘, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 또한, 게이트 절연층(250)은, 실리콘 산화층과 실리콘 질화층의 이중 구조를 가지는 복합층일 수 있고, 또는 일부 영역이 질화 처리된 실리콘 산화층일 수 있다. 상기 질화 처리는, 예를 들어 NH3 가스와 같은 질소 포함 가스를 이용한 어닐링(annealing) 또는 고속 열 어닐링(rapid thermal annealing, RTA), 레이저 RTA(laser RTA) 등의 방법에 의하여 수행할 수 있다. 또한, 상기 질화 처리는, 플라즈마 질화 처리, 플라즈마 이온 주입, 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD) 또는 라디칼 질화법에 의하여 수행될 수 있다. 이러한 질화 처리를 수행한 후에, 헬륨 또는 아르곤과 같은 비활성 가스를 포함하는 비활성 분위기에서 상기 구조물을 열처리할 수 있다. 이와 같이 질화 처리된 표면은 게이트 전극(273)과 대면하도록 형성할 수 있다. 또한, 게이트 절연층(250)는 슬릿(235)를 채우는 물질과 동일한 물질로 형성될 수 있다.
도 3a 내지 도 3c는 도 2의 전계효과 트랜지스터(200)의 작동 원리를 설명하기 위한 에너지 밴드 다이어그램이다.
도 3a는 전계효과 트랜지스터(200)에 게이트 전압이 인가되는 경우, 그래핀 채널층(230) 내부의 에너지 변화를 나타낸 것이다. 도 3a를 참조하면, 게이트 전극(273)에 양(+)의 게이트 전압을 인가하면, 그래핀 채널층(230)의 페르미 준위가 E0에서 전도대 쪽인 E1으로 상승하게 되어 전도 가능한 전자의 수가 많아지게 된다. 한편, 게이트 전극(273)에 음(-)의 게이트 전압을 인가하면, 그래핀 채널층(230)의 페르미 준위가 E0에서 가전자대 쪽인 E2로 하강하게 되어 전도 가능한 정공의 수가 많아지게 된다. 즉, 게이트에 인가하는 전압에 따라서 그래핀 채널층(230)에 유도되는 전하를 결정할 수 있고, 그래핀 내부의 페르미 준위를 이동시킬 수 있다.
도 3b는 도 2의 전계효과 트랜지스터(200)에 드레인 전압 및 게이트 전압이 인가되지 않은 경우의 그래핀의 에너지 레벨을 그래핀 채널층(230)의 제1영역(231), 제2영역(232) 및 슬릿(235)영역으로 나누어 나타낸 것이다. 그래핀 채널층(230)의 초기 페르미 준위는 E0가 된다.
도 3c는 도 2의 전계효과 트랜지스터(200)에 드레인 전압은 인가되고 게이트 전압이 인가되지 않은 경우, 즉 오프(off) 상태에서의 그래핀의 에너지 레벨을 나타낸 것이다. 드레인 전압의 인가에 의해서 슬릿(235)영역과 제2영역(232)의 에너지 레벨이 기울어진다. 그러나, 슬릿에 의해 형성된 에너지 장벽에 의해서 제1영역(231)과 제2영역(232) 사이에 전자의 이동은 거의 일어나지 않는다.
도 3d는 도 2의 전계효과 트랜지스터(200)에 드레인 전압 및 게이트 전압이 인가된 경우, 즉 온(on) 상태에서의 그래핀의 에너지 레벨을 나타낸 것이다. 게이트 전압이 인가되면서 그래핀 내부의 페르미 준위가 상승 된다. 그래핀 내부의 페르미 준위가 슬릿(235)에 의해 형성된 에너지 장벽보다 높은 경우, 그래핀 채널층(230)의 전자는 제1영역(231)에서 제2영역(232)으로의 이동이 용이하게 된다. 이러한 이동은 도면에서 실선으로 표시되어 있다. 또한, 제1영역(231), 즉, 소스 측의 전자는 삼각형으로 변형된 에너지 장벽(triangular potential barrier)을 터널링 하여 통과할 수 있게 된다. 이와 같은 터널링을 F-N 터널링(Fowler-Nordheim tunneling)이라고 한다. 이러한 F-N 터널링에 의한 전자의 이동은 점선 화살표로 도시되어 있다. F-N 터널링의 경우, 터널링을 하는 에너지 폭이 좁아지기 때문에, 슬릿에 의한 에너지 장벽이 변형되기 전에 발생할 수 있는 직접 터널링(direct tunneling)에 의한 터널링 보다 훨씬 용이하게 일어날 수 있다.
상술한 전계효과 트랜지스터(200)의 작동에 대해 비록 양(+)의 게이트 전압을 인가하는 경우에 대해서만 설명하였지만, 음(-)의 게이트 전압을 걸어 주었을 때도 캐리어가 정공이 된다는 차이만 있을 뿐 같은 원리로 동작할 수 있다.
도 4는 다른 실시예에 따른 그래핀 채널층을 포함하는 전계효과 트랜지스터의 단면도이다.
도 4를 참조하면, 전계효과 트랜지스터(400)는 기판(410), 기판(410) 상에 마련되며, 슬릿(435)을 구비하고 있는 그래핀 채널층(430), 그래핀 채널층(430)에 전압을 인가하기 위해 마련되며, 서로 이격되어 형성되는 소스 전극(471)과 드레인 전극(472), 그래핀 채널층에 전계를 형성하기 위해 마련되는 게이트 전극(473) 및 그래핀 채널층(430)과 상기 게이트 전극(473) 사이에 마련되는 게이트 절연층(450)을 포함한다.
도 4의 전계효과 트랜지스터(400)는 게이트 전극(473) 및 게이트 절연층(450)이 그래핀 채널층(230)의 하부에 형성되어 있다는 점에서 도 2의 전계효과 트랜지스터(200)와 차이점이 있다.
게이트 전극(473)은 도전성을 가지는 물질을 포함할 수 있고, 금속, 금속 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등으로 형성할 수 있다. 하부 게이트 전극(473)을 형성하기 위해서, 기판(410)에 홈을 형성한 후 다양한 박막 증착방법에 의해서 게이트 전극(473)을 형성할 수 있다. 또한, 기판(410)에 홈을 형성하지 않고 게이트 전극(473)을 형성한 후, 게이트 절연층(450)을 게이트 전극(473)을 둘러쌀 수 있도록 형성할 수 있다. 또한, 게이트 전극(473)에 전압을 인가하기 위해서 전계효과 트랜지스터(400)에 비아 홀을 형성할 수 있다.
상술한 바와 같이, 전계효과 트랜지스터(200,400)은 그래핀 채널층(230,430)에 에너지 장벽을 형성하는 물질이 채워진 슬릿이 형성되어 있어, 오프 상태인 경우에 전자의 이동이 거의 없는 반면, 온 상태인 경우는 그래핀의 고유 특성에 따라 동작함을 알 수 있다. 결과적으로, 전계효과 트랜지스터(200,400)의 작동전류의 온/오프 비율이 증가된다.
이상 설명한 전계효과 트랜지스터(200,400)은 슬릿이 형성된 그래핀 채널층(230,430)을 포함하고 있어, 트랜지스터의 품질이 개선됨을 설명하는 예로서 제시된 것이며, 구체적인 구조는 다양하게 변형될 수 있다. 예를 들어, 각 박막층들은 도시된 단층 형상뿐 아니라 다층 구조로 형성되는 것도 가능하다.
지금까지, 본 발명의 이해를 돕기 위하여 전계효과 트랜지스터(200,400)에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 내용에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
200, 400: 전계효과 트랜지스터
210, 410: 기판 230, 430: 그래핀 채널층
231, 431: 제1영역 232, 432: 제2영역
235, 435: 슬릿 250, 450: 게이트 절연층
271, 471: 소스 전극 272, 472: 드레인 전극
273, 473: 게이트 전극

Claims (16)

  1. 기판;
    상기 기판 상에 마련되며, 슬릿을 구비하고 있는 그래핀 채널층;
    상기 그래핀 채널층에 전압을 인가하기 위해 마련되며, 서로 이격되어 형성되는 소스 전극과 드레인 전극;
    상기 그래핀 채널층에 전계를 형성하기 위해 마련되는 게이트 전극; 및
    상기 그래핀 채널층과 상기 게이트 전극 사이에 마련되는 게이트 절연층;을 포함하는 전계효과 트랜지스터.
  2. 제1항에 있어서,
    상기 슬릿은 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 에너지 장벽 물질로 채워진 전계효과 트랜지스터.
  3. 제2항에 있어서,
    상기 에너지 장벽 물질은 도핑이 되지 않은 실리콘(Si)인 전계효과 트랜지스터.
  4. 제2항에 있어서,
    상기 에너지 장벽 물질과 상기 게이트 절연층은 같은 물질로 이루어지는 전계효과 트랜지스터.
  5. 제1항에 있어서,
    상기 슬릿의 폭은 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 폭으로 형성된 전계효과 트랜지스터.
  6. 제1항에 있어서,
    상기 슬릿은 복수로 구성된 전계효과 트랜지스터.
  7. 제1항에 있어서,
    상기 슬릿은 게이트 전극에 인접하게 위치하고 있는 전계효과 트랜지스터.
  8. 제1항에 있어서,
    상기 슬릿은 소스 전극에 인접하게 위치하고 있는 전계효과 트랜지스터.
  9. 기판;
    상기 기판 상에 마련되며, 슬릿을 구비하고 있는 그래핀 채널층;
    상기 그래핀 채널층의 양측에 형성되는 소스 전극 및 드레인 전극;
    상기 그래핀 채널층 상에 마련된 게이트 전극;
    상기 그래핀 채널층과 상기 게이트 전극 사이에 마련되는 게이트 절연층;을 포함하며,
    상기 슬릿은 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 에너지 장벽 물질로 채워진 전계효과 트랜지스터.
  10. 제9항에 있어서,
    상기 에너지 장벽 물질은 도핑되지 않은 Si로 이루어진 전계효과 트랜지스터.
  11. 기판;
    상기 기판 상에 마련되며, 슬릿을 구비하고 있는 그래핀 채널층;
    상기 그래핀 채널층의 양측에 형성되는 소스 전극 및 드레인 전극;
    상기 그래핀 채널층 하부에 마련된 게이트 전극;
    상기 그래핀 채널층과 상기 게이트 전극 사이에 마련되는 게이트 절연층;을 포함하며,
    상기 슬릿은 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 에너지 장벽 물질로 채워진 전계효과 트랜지스터.
  12. 제11항에 있어서,
    상기 에너지 장벽 물질은 도핑되지 않은 Si로 이루어진 전계효과 트랜지스터.
  13. 기판 상에 그래핀 채널층을 형성하는 단계;
    상기 그래핀 채널층에 슬릿을 형성하는 단계;
    상기 슬릿에 게이트 전압 인가시 상기 그래핀 채널층에서 F-N 터널링이 일어날 수 있는 에너지 장벽 물질을 채우는 단계;
    상기 그래핀 채널층에 전압을 인가하기 위한 소스 전극과 드레인 전극을 형성하는 단계;
    상기 그래핀 채널층에 전계를 형성하기 위한 게이트 전극을 형성하는 단계; 및
    상기 그래핀 채널층과 상기 게이트 전극 사이에 게이트 절연층을 형성하는 단계;를 포함하는 전계효과 트랜지스터의 제조방법.
  14. 제13항에 있어서,
    상기 슬릿은 전자-빔 리소그래피를 이용하여 형성하는 전계효과 트랜지스터의 제조방법.
  15. 제13항에 있어서,
    상기 에너지 장벽 물질과 상기 게이트 절연층은 같은 물질로 형성하는 전계효과 트랜지스터의 제조방법.
  16. 제13항에 있어서,
    상기 에너지 장벽 물질은 도핑되지 않은 실리콘(Si)인 전계효과 트랜지스터의 제조방법.
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