WO2014017592A1 - グラフェントランジスタ及びその製造方法 - Google Patents

グラフェントランジスタ及びその製造方法 Download PDF

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    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes

Definitions

  • Embodiments described herein relate generally to a graphene transistor using graphene as a channel and a method for manufacturing the same.
  • Graphene is a carbon monoatomic film that exhibits a high electron and hole mobility of 200,000 Vs / cm 2 or more, and its characteristics make it promising as a channel material for transistors constituting large-scale integrated circuits of the post-silicon generation. .
  • graphene does not have an energy band gap existing in other semiconductor materials such as silicon and germanium, a state in which no current flows, that is, an off state cannot be generated.
  • the method of forming atomic-sized vacancies in the graphene lattice does not have these instability problems, and thus can be said to be an industrially desirable form of graphene device technology.
  • the introduction of atomic-sized vacancies (defects) into the graphene lattice has been confirmed by experiments such as Raman spectroscopy, the current state is that electric conduction control by these defects has not been successful.
  • the introduction of defects by electron beam irradiation has been studied, but only the generation of defects has been confirmed, and no clear electric conduction control has been achieved.
  • the problem to be solved by the invention is a graphene transistor that can make graphene into a state in which electric conduction can be controlled by an electric field effect, and can contribute to an improvement in throughput and an increase in on-state current in large-scale integrated circuit manufacturing And a method of manufacturing the same.
  • a graphene transistor includes a single-layer or multiple-layer graphene formed on an insulating film, the defect density of which is to be a channel region of the transistor is controlled to 0.2 to 1%, and the graphene And a gate structure formed by laminating an insulating film and a metal electrode on the channel region.
  • a method of manufacturing a graphene transistor embodiment of the present invention compared graphene single layer or plural layers formed on the insulating film, the portion to be the channel region of the transistor, a helium ion beam 2 ⁇ 10 15 Irradiating within a range of ⁇ 1 ⁇ 10 16 [ions / cm 2 ] and forming a gate by stacking an insulating film and a metal electrode on the channel region of the graphene.
  • FIG. 1A is a plan view illustrating a schematic configuration of the graphene transistor according to the first embodiment.
  • 1B is a cross-sectional view taken along the line A-A ′ of FIG. 1A.
  • 2A to 2C are cross-sectional views illustrating the manufacturing process of the graphene transistor according to the first embodiment.
  • FIG. 3 is a graph showing on / off characteristics of current at room temperature of graphene irradiated with He ions.
  • FIG. 4A is a plan view illustrating a schematic configuration of the graphene transistor according to the second embodiment.
  • 4B is a cross-sectional view taken along the line B-B ′ of FIG. 4A.
  • 5A to 5D are cross-sectional views illustrating the manufacturing process of the graphene transistor according to the second embodiment.
  • FIG. 6A is a plan view illustrating a schematic configuration of the graphene transistor according to the third embodiment.
  • 6B is a cross-sectional view taken along the line C-C ′ of FIG. 6A.
  • 7A to 7D are cross-sectional views illustrating the manufacturing process of the graphene transistor according to the third embodiment.
  • FIG. 1A and 1B are diagrams for explaining a schematic configuration of the graphene transistor according to the first embodiment.
  • FIG. 1A is a plan view and
  • FIG. 1B is a cross-sectional view taken along line AA ′ in FIG. 1A.
  • An insulating film 11 such as a silicon oxide film is formed on the Si substrate 10, and a single layer or multiple layers of graphene 12 are formed on the insulating film 11.
  • a gate electrode 16 is formed on a part of the graphene 12 via a gate insulating film 15. Further, source / drain electrodes 13 and 14 are formed on both sides of the graphene 12. Then, the graphene 12 can control electric conduction by an electric field, and a MOS structure transistor having the graphene 12 as a channel in the above configuration.
  • FIGS. 2A to 2C are cross-sectional views showing manufacturing processes of the graphene transistor of the present embodiment.
  • a single layer or a plurality of layers of graphene 12 are formed on an insulating film 11 such as a silicon oxide film formed on a Si substrate 10.
  • the graphene 12 may be formed by a CVD method, or graphene formed on another support substrate may be attached. After that, the graphene 12 on the insulating film 11 is removed by irradiation with oxygen plasma or the like while leaving a portion where a transistor is to be formed.
  • the source electrode 13 and the drain electrode 14 are formed by a technique such as a lift-off method. Specifically, after forming a resist in a pattern having openings in the source / drain regions, a metal material is deposited on the entire surface. Thereafter, the resist is removed to leave the metal material only in the source / drain regions.
  • the reason for using the lift-off method is to minimize damage to the graphene 12. However, if the damage to the graphene 12 is not a problem, the source / drain shape may be processed by RIE after forming the metal material. .
  • a He ion (He + ) beam is applied 2 ⁇ 10 15 to Irradiate in the range of 1 ⁇ 10 16 [ions / cm 2 ].
  • a transport gap can be generated in the graphene 12 so that electric conduction can be controlled by the electric field effect.
  • a gate portion is formed by laminating a gate insulating film 15 such as aluminum oxide and a metal electrode 16 such as gold on the channel region, thereby forming the structure shown in FIG. Graphene transistor can be obtained.
  • the gate insulating film 15 and the gate electrode 16 may be formed by lift-off using the protective film 17.
  • the inventors of the present invention applied a He ion beam accelerated by an electric field to single-layer graphene mechanically separated from graphite and attached to a silicon oxide film. Then, in the obtained graphene, electric conduction was measured under charge density control by gate bias. As a result, as shown in FIG. 3, an on / off ratio of about two digits of current was confirmed at room temperature and in a vacuum. At this time, the He ion irradiation amount was set to 8.7 ⁇ 10 15 ions / cm 2 .
  • a desirable range of the He ion irradiation dose is 2.0 ⁇ 10 15 ions / cm 2 to 1.0 ⁇ 10 16 ions / cm 2 .
  • the graphene produced by the top-down manufacturing method by lithography can be performed at room temperature.
  • a graphene transistor can be manufactured by batch processing on the entire wafer surface by a normal photolithography method and ion irradiation.
  • the defect density in the irradiation region is 0.2%, and when the irradiation amount is 1.0 ⁇ 10 16 ions / cm 2 , irradiation is performed.
  • the defect density of the region is 1%.
  • the behavior of graphene by irradiation with He ions is related to carbon defects.
  • the defect density is in the range of 0.2 to 1%, the on / off ratio of about two digits shown in FIG. 3 can be obtained. Since the defect density only needs to be in the above range, the irradiated ion is not necessarily He but may be Ar, Ne, Kr, Xe, or the electron beam itself.
  • the irradiation amount in the case of Ar is different from that in the case of He, but it may be determined so that the defect density in the irradiation region is in the range of 0.2 to 1%.
  • the graphene transistor can be manufactured by batch processing on the entire wafer surface. This is because the throughput in manufacturing a large-scale integrated circuit is greatly improved by using the manufacturing method according to the present embodiment as compared with the manufacturing of graphene nanoribbons that usually require a very fine structure by a technique such as electron beam lithography. Means that.
  • the path through which the charge flows is significantly wider, so that the on-current is increased. It becomes possible to contribute to.
  • FIG. 4A and 4B are diagrams for explaining a schematic configuration of the graphene transistor according to the second embodiment.
  • FIG. 4A is a plan view and FIG. 4B is a cross-sectional view taken along line BB ′ in FIG. 4A.
  • symbol is attached
  • This embodiment is different from the first embodiment described above in that two gates are provided between the source / drain regions.
  • top gates 21 and 22 are arranged in parallel to each other in a direction to divide the source / drain.
  • Each top gate 21, 22 is composed of a gate insulating film 15 such as aluminum oxide and a gate electrode 16 using a metal such as gold, as in the first embodiment.
  • 5A to 5C are cross-sectional views showing the manufacturing process of the present embodiment.
  • the remaining part of the graphene 12 is formed on the single-layer or multiple-layer graphene 12 formed on the insulating film 11 such as a silicon oxide film while leaving a portion for forming a transistor. It is removed by irradiation with oxygen plasma or the like.
  • the source electrode 13 and the drain electrode 14 are formed by a technique such as a lift-off method.
  • the steps up to here are the same as in the first embodiment.
  • two top gates 21 and 22 are formed using a technique such as a lift-off method. Specifically, after forming a resist in a pattern having an opening in the gate portion, a gate insulating film material and a metal film are deposited on the entire surface. Thereafter, the top gates 21 and 22 are formed by removing the resist and leaving the insulating film and the metal film only in the gate portion.
  • the interval between the two gates is determined based on the performance requirements of the element. That is, if the gate interval is too short, the tunnel current between the source and drain becomes too large, and therefore the interval is preferably 1 nm or more. On the other hand, if the gate interval is too long, the resistance of the channel increases and the operation speed of the circuit decreases. Therefore, the gate interval is 100 nm or less, preferably 20 nm or less.
  • the graphene region between the two top gates 21 and 22 is left and the other part is covered with a protective film 17 such as a resist. Then, using the protective film 17 as a mask, the graphene 12 is irradiated with He ions. At this time, part of the two top gates 21 and 22 also functions as a protective film.
  • the irradiation amount of He ions is 2.0 ⁇ 10 15 ions / cm 2 to 1.0 ⁇ 10 16 ions / cm 2 so that the defect density is 0.2 to 1%. It may be within a range, for example, 5.0 ⁇ 10 15 ions / cm 2 .
  • the graphene transistor having the structure shown in FIGS. 4A and 4B can be obtained by removing the protective film 17.
  • the on / off of the transistor is controlled by the voltage applied to the top gates 21 and 22. Can do. Furthermore, by applying a reverse voltage to the top gates 21 and 22, the energy band gap existing between the two gates 21 and 22 becomes a potential barrier, and a reliable off state can be obtained by the high potential barrier.
  • the He ion beam is 2.0 ⁇ 10 15 ions / cm 2 to 1 between the top gates 21 and 22. Irradiation in the range of 0.0 ⁇ 10 16 ions / cm 2 enables electric conduction control to the graphene 12 by the electric field effect. Accordingly, a graphene transistor element can be formed as in the first embodiment, and the same effect as in the first embodiment can be obtained.
  • FIG. 6A and 6B are diagrams for explaining a schematic configuration of the graphene transistor according to the third embodiment.
  • FIG. 6A is a plan view
  • FIG. 6B is a cross-sectional view taken along the line CC ′ in FIG. 6A.
  • 1 and 2A to 2C are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the insulating substrate 30 may be an insulator itself, or may be a semiconductor or conductive substrate formed with an insulating film such as a silicon oxide film or sapphire.
  • top gates 21 and 22 are formed in parallel to each other in a direction to divide the source / drain. Similar to the first embodiment, the top gates 21 and 22 are formed of a gate insulating film 15 such as aluminum oxide and a gate electrode 16 using a metal such as gold.
  • 7A to 7D are cross-sectional views showing the manufacturing process of the graphene transistor of this embodiment.
  • a thin film 40 of a metal, for example, copper, which becomes a catalyst for graphene growth is deposited on the insulating substrate 30.
  • an etching process is performed by a method such as RIE (reactive ion etching) so that the thin film 40 remains only in a region having a desired shape such as a rectangle, and the mesa structure of the metal catalyst thin film 40 is formed.
  • the contacts 13 and 14 such as gold are formed at both ends of the metal catalyst thin film 40 having the rectangular mesa structure
  • the metal catalyst thin film 40 is subjected to a known method such as chemical vapor deposition on the surface of the metal catalyst thin film 40.
  • the graphene 12 having a thickness of 1 to 10 layers is formed. Specifically, for example, carbon is deposited on the surface of the metal catalyst thin film 40 using ethylene or acetylene gas.
  • the graphene formed on the metal catalyst is much easier to make than the graphene formed on the insulating layer, and is more industrially realistic.
  • the growth process of the graphene 12 may be performed before the formation process of the contacts 13 and 14 and may be performed before the mesa processing of the metal catalyst thin film 40.
  • the gate structure by RIE or the like to form two sets of top gates. That is, two sets of top gates 21 and 22 each including the gate insulating film 15 and the gate electrode 16 are formed in parallel in the direction of dividing the source / drain.
  • the interval between the two gates is determined based on the performance requirements of the element. That is, if the gate interval is too short, the tunnel current between the source and the drain becomes too large, so the interval is preferably 1 nm or more. On the other hand, if the gate interval is too long, the resistance of the channel increases and the operation speed of the circuit decreases, so the gate interval is preferably 100 nm or less, preferably 20 nm or less.
  • top gates 21 and 22 may be formed by a lift-off method as in the second embodiment.
  • the graphene 12 is left as a channel of the transistor, and the other portion is covered with a protective film 17 such as a resist, and then the protective film 17 is used as a mask to the graphene 12 with He. Irradiate with ions. At this time, part of the two top gates 21 and 22 also functions as a protective film.
  • the irradiation amount of He ions is 2.0 ⁇ 10 15 ions / cm 2 to 1.0 ⁇ 10 16 ions / cm 2 so that the defect density is 0.2 to 1%. It may be within a range, for example, 5.0 ⁇ 10 15 ions / cm 2 .
  • the metal catalyst thin film 40 in the region between the two gates is removed with a chemical solution such as an acid.
  • a chemical solution such as an acid.
  • the chemical solution penetrates into the metal catalyst thin film 40 in the lower region of both gates, and further the two top gates 21 and 22 Similarly, the metal catalyst thin film 40 in the lower region of the graphene 12 is intruded. That is, the portion removed by isotropic etching is centered on the gap between the two top gates 21 and 22, the region under the two top gates 21 and 2, and the metal catalyst thin film under the graphene 12. It covers the area including 20 as well. As a result, the metal catalyst thin film 40 is separated into the source side 41 and the drain side 42. In this case, only the graphene 12 remains in a suspended state, and the source / drain is connected only by the graphene 12.
  • on / off of the transistor can be controlled by the applied voltages of the two top gates 21 and 22 formed so as to cross the He ion implantation region of the graphene 12. Furthermore, by applying a reverse voltage to the top gates 21 and 22, the energy band gap existing between the two gates 21 and 22 becomes a potential barrier, and a reliable off state can be obtained by the high potential barrier.
  • the He ion beam is 2.0 ⁇ 10 15 ions / cm 2 to 1 between the top gates 21 and 22. Irradiation in the range of 0.0 ⁇ 10 16 ions / cm 2 enables electric conduction control to the graphene 12 by the electric field effect. Accordingly, a graphene transistor element can be formed as in the second embodiment, and the same effect as in the second embodiment can be obtained.
  • the graphene 12 can be favorably grown by the CVD method. Furthermore, since the graphene 12 has a suspended structure, higher charge mobility is expected.
  • a back gate may be formed in order to give an energy offset to the graphene, or the graphene may be made p-type or n-type by doping electrons or holes by attaching impurities to the entire graphene. May be.
  • the materials such as the gate insulating film, the gate electrode, and the source / drain electrode are not limited to the embodiment, and can be appropriately changed according to the specification. Furthermore, the number of graphene layers can be changed as appropriate according to the specifications.
  • the source / drain electrodes are not necessarily formed before the He ion implantation, and the source / drain electrodes may be formed after the He ion implantation.
  • the interval between the gates can be appropriately changed according to the specification. If the gate interval is too short, the tunnel current between the source and the drain becomes too large, so the interval is preferably 1 nm or more. On the other hand, if the gate interval is too long, the resistance of the channel increases and the operation speed of the circuit decreases, so the gate interval is preferably 100 nm or less, preferably 20 nm or less.
  • the metal catalyst layer serving as the base of the graphene is not necessarily limited to copper, and may be any graphene formed by chemical vapor deposition or the like, such as iron, cobalt, nickel, etc. It is also possible to use.
  • graphene is grown after the metal catalyst layer is processed into the element formation pattern. However, after growing graphene on the metal catalyst layer, the graphene and the metal catalyst layer are processed into the element formation pattern.
  • the ion to be introduced is not necessarily limited to He as long as it does not adversely affect graphene and can form a defect density of 0.2 to 1% in the irradiated region.

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Abstract

　グラフェンを電界効果による電気伝導の制御が可能な状態にさせることができ、大規模集積回路製造におけるスループットの向上、更にはオン電流の増大に寄与する。　グラフェントランジスタの製造方法であって、絶縁膜１１上に形成された単層又は複数層のグラフェン１２に対し、トランジスタのチャネル領域とすべき部分に、ヘリウムイオンビームを２×１０15～１×１０16［ions／cm2］の範囲で照射し、次いでグラフェン１２のチャネル領域上に絶縁膜１５及び金属電極１６を積層することでゲート構造部を形成する。

Description

グラフェントランジスタ及びその製造方法
　本発明の実施形態は、グラフェンをチャネルに用いたグラフェントランジスタ及びその製造方法に関する。
　グラフェンは、200,000Ｖｓ／ｃｍ2 以上の高い電子及び正孔移動度を示す炭素の単原子膜であり、その特徴からポストシリコン世代の大規模集積回路を構成するトランジスタのチャネル材料として有望とされる。しかしながら、グラフェンには、シリコンやゲルマニウム等の他の半導体材料に存するエネルギーバンドギャップを有さないことから、電流の流れない状態、即ちオフ状態、を生成することができない。
　グラフェンの電気伝導を制御可能にする方法として、グラフェンに対する化学的修飾（ドーピング）により、原子サイズの局所的なポテンシャル変調を与えることで電子状態を変化させる方法が知られており、理論的な検討がなされている。この方法には、グラフェン表面に水素や酸素、水酸基、弗素、炭化水素等の原子や分子を物理吸着させるもの（例えば、非特許文献１参照）や、グラフェンの結晶に原子サイズの空孔等の欠陥を導入するもの（例えば、非特許文献２参照）がある。
　これらのうち、原子や分子を物理的に吸着させるものは、多くの実験的研究がなされており、低温にて多少のオフ状態を得るに至っている。しかし、これらの吸着物は熱や電子線、光等の刺激により不安定になり、容易に脱離、或いは移動してしまい、大規模集積回路への応用には向かない。
　一方、グラフェン格子に原子サイズの空孔を形成する方法は、これらの不安定性の問題がなく、従って工業的に望ましい形態のグラフェンの素子化技術であると言える。しかし、グラフェン格子に対する原子サイズの空孔（欠陥）の導入はラマン分光等の実験により確認されているものの、これらの欠陥による電気伝導制御は成功していないのが現状である。一方、電子線の照射による欠陥導入も検討されているが、欠陥の生成を確認するのみで、明確な電気伝導制御には至っていない。
D. W. Boukhvalov and M.I. Katsnelson, Journal of Physics: Condens. Matter 21, p344205 (2009). F. Banhart, et al., ACS Nano 5, p26 (2011).
　発明が解決しようとする課題は、グラフェンを電界効果による電気伝導の制御が可能な状態にさせることができ、大規模集積回路製造におけるスループットの向上、更にはオン電流の増大に寄与し得るグラフェントランジスタ及びその製造方法を提供することである。
　本発明の実施形態のグラフェントランジスタは、絶縁膜上に形成され、トランジスタのチャネル領域とすべき部分の欠陥密度が０．２～１％に制御された単層又は複数層のグラフェンと、前記グラフェンの前記チャネル領域上に絶縁膜及び金属電極を積層することで形成されたゲート構造部と、を具備している。
　また、本発明の実施形態のグラフェントランジスタの製造方法は、絶縁膜上に形成された単層又は複数層のグラフェンに対し、トランジスタのチャネル領域とすべき部分に、ヘリウムイオンビームを２×１０15～１×１０16［ions／cm2］の範囲で照射する工程と、前記グラフェンの前記チャネル領域上に絶縁膜及び金属電極を積層することでゲートを形成する工程と、を含む。
図１Ａは、第１の実施形態に係わるグラフェントランジスタの概略構成を示す平面図である。 図１Ｂは、図１Ａの矢視Ａ－Ａ’断面図である。 図２Ａ～２Ｃは、第１の実施形態に係わるグラフェントランジスタの製造工程を示す断面図である。 図３は、Ｈｅイオンを照射処理されたグラフェンの、室温における電流のオン・オフ特性を示す図である。 図４Ａは、第２の実施形態に係わるグラフェントランジスタの概略構成を示す平面図である。 図４Ｂは、図４Ａの矢視Ｂ－Ｂ’断面図である。 図５Ａ～５Ｄは、第２の実施形態に係わるグラフェントランジスタの製造工程を示す断面図である。 図６Ａは、第３の実施形態に係わるグラフェントランジスタの概略構成を示す平面図である。 図６Ｂは、図６Ａの矢視Ｃ－Ｃ’断面図である。 図７Ａ～７Ｄは、第３の実施形態に係わるグラフェントランジスタの製造工程を示す断面図である。
　以下、実施形態のグラフェントランジスタ及びその製造方法を、図面を参照して説明する。
　（第１の実施形態）
　図１Ａ，１Ｂは、第１の実施形態に係わるグラフェントランジスタの概略構成を説明するためのもので、図１Ａは平面図、図１Ｂは図１Ａの矢視Ａ－Ａ’断面図である。
　Ｓｉ基板１０上にシリコン酸化膜等の絶縁膜１１が形成され、この絶縁膜１１上に単層又は複数層のグラフェン１２が形成されている。グラフェン１２の一部上にはゲート絶縁膜１５を介してゲート電極１６が形成されている。さらに、グラフェン１２の両側にはソース／ドレイン電極１３，１４が形成されている。そして、グラフェン１２が電界による電気伝導制御が可能となり、上記構成でグラフェン１２をチャネルとしたＭＯＳ構造のトランジスタとなっている。
　図２Ａ～２Ｃは、本実施形態のグラフェントランジスタの製造工程を示す断面図である。
　まず、図２Ａに示すように、Ｓｉ基板１０上に形成されたシリコン酸化膜等の絶縁膜１１上に、単層又は複数層のグラフェン１２を形成する。このグラフェン１２の形成に際してはＣＶＤ法で形成しても良いし、別の支持基板上に形成されたグラフェンを貼り付けるようにしても良い。その後、絶縁膜１１上のグラフェン１２に対して、トランジスタを形成する部分を残して、その他の部分のグラフェン１２を酸素プラズマ等の照射により除去する。
　次いで、図２Ｂに示すように、ソース電極１３及びドレイン電極１４をリフトオフ法等の手法により形成する。具体的には、ソース／ドレイン領域に開口を有するパターンにレジストを形成した後、全面に金属材料を堆積する。その後、レジストを除去することにより、ソース／ドレイン領域のみの金属材料を残す。なお、リフトオフ法を用いる理由はグラフェン１２のダメージを最小にするためであるが、グラフェン１２のダメージが問題とならない場合は、金属材料を形成した後にソース／ドレイン形状にＲＩＥで加工しても良い。
　次いで、図２Ｃに示すように、トランジスタのチャネルとなる部分のグラフェン１２を残して、他の部分をレジスト等の保護膜１７で被覆した後に、Ｈｅイオン（He+）ビームを２×１０15～１×１０16［ions／ｃｍ2］の範囲で照射する。これにより、グラフェン１２にトランスポートギャップを生成し、電界効果による電気伝導の制御が可能な状態にさせることができる。
　これ以降は、保護膜１７を除去した後に、チャネル領域上に酸化アルミニウム等のゲート絶縁膜１５と金等の金属電極１６を積層することでゲート部を形成することにより、前記図１に示す構造のグラフェントランジスタが得られる。ゲート部の形成に際して、保護膜１７を用いたリフトオフでゲート絶縁膜１５及びゲート電極１６を形成するようにしても良い。
　ここで、グラフェンを、電界効果による電気伝導の制御が可能な状態にさせることができる理由について説明する。Ｈｅイオンビームを照射することでグラフェンの結晶構造を局所的に変化させ、従って電子系に対して局所的なポテンシャルの乱れを与える。これらの乱れたポテンシャルに起因した電子状態の擾乱によりグラフェン結晶全体に亘ってトランスポートギャップエネルギーを生成させることで、電界効果による電流値の制御を可能にする。
　本発明者らは、電界で加速されたＨｅイオンビームを、グラファイトから機械的に剥離されシリコン酸化膜上に張り付けられた単層グラフェンに対して照射した。そして、得られたグラフェンにおいて、ゲートバイアスによる電荷密度制御のもとで電気伝導を測定した。その結果、図３に示すように、室温かつ真空中にて、約２桁の電流のオン・オフ比を確認した。このときのＨｅイオン照射量は、８．７×１０15 ions／ｃｍ2 とした。
　なお、Ｈｅイオンの照射量の望ましい範囲は、２．０×１０15 ions／ｃｍ2 乃至１．０×１０16 ions／ｃｍ2 の範囲である。これは、本発明者らの実験及び研究によって明らかとなったもので、次のような理由による。即ち、Ｈｅイオン照射量が２．０×１０15 ions／ｃｍ2 よりも少なくなると、バックゲート電圧によらず常に電流が流れ、十分なオン・オフ比が得られなくなる。また、Ｈｅイオン照射量が１．０×１０16 ions／ｃｍ2 よりも多くなると、バックゲート電圧によらずドレイン電流が小さな値となり、常にオフ状態となるためである。そして、これらの結果は、単層に限らず複数層のグラフェンにおいても同様である。
　即ち、Ｈｅイオン照射量を、２．０×１０15 ions／ｃｍ2 乃至１．０×１０16 ions／ｃｍ2 の範囲に設定することにより、リソグラフィーによるトップダウンの製造方法によるグラフェンの、室温における電界効果による電気伝導制御が初めて可能となり、従ってトランジスタ素子を形成することができる。この方法により、グラフェントランジスタが通常のフォトリソグラフィー法とイオン照射によって、ウェハ全面に対する一括処理で作製可能となる。
　また、Ｈｅイオンの照射量が２．０×１０15 ions／ｃｍ2 の場合、照射領域の欠陥密度は０．２％となり、照射量が１．０×１０16 ions／ｃｍ2 の場合、照射領域の欠陥密度は１％となる。Ｈｅイオンの照射によるグラフェンの挙動は炭素欠陥が関係しており、欠陥密度が０．２～１％の範囲であれば、前記図３に示す約２桁のオンオフ比が得られる。欠陥密度が上記範囲であればよいことから、照射するイオンは必ずしもＨｅに限らずＡｒであっても良いし、Ｎｅ，Ｋｒ，Ｘｅでも良く、電子ビームそのものであっても良い。Ａｒの場合の照射量はＨｅの場合と異なるが、照射領域の欠陥密度が０．２～１％の範囲となるように定めればよい。
　このように本実施形態によれば、トランジスタのチャネル領域とすべき部分にＨｅイオンを照射することにより、室温における電界効果による電気伝導制御を可能にし、トランジスタ素子を形成することができる。そしてこの場合、グラフェントランジスタが、ウェハ全面に対する一括処理で作製可能となる。これは、通常は電子線リソグラフィー等の手法による極微細構造を必要とするグラフェンナノリボンの作製に比較して、本実施形態による製造方法を用いることにより、大規模集積回路製造におけるスループットが大いに向上することを意味する。また、本実施形態の方法により形成されたチャネルの構造をとることにより、グラフェンナノリボンと比較して、同一の素子面積で比較して、電荷の流れる経路が格段に広くなるため、オン電流の増大に寄与することが可能となる。
　（第２の実施形態）
　図４Ａ，４Ｂは、第２の実施形態に係わるグラフェントランジスタの概略構成を説明するためのもので、図４Ａは平面図、図４Ｂは図４Ａの矢視Ｂ－Ｂ’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
　本実施形態が先に説明した第１の実施形態と異なる点は、ソース／ドレイン領域間に２本のゲートを設けたことにある。
　グラフェン１２上には、２組のトップゲート（ゲート構造部）２１，２２が、ソース／ドレイン間を分断する方向に相互に平行配置されている。各々のトップゲート２１，２２は、第１の実施形態と同様に酸化アルミニウム等のゲート絶縁膜１５と金等の金属を用いたゲート電極１６で構成されている。
　図５Ａ～５Ｃは、本実施形態の製造工程を示す断面図である。
　まず、図５Ａに示すように、シリコン酸化膜等の絶縁膜１１上に形成された単層又は複数層のグラフェン１２に対して、トランジスタを形成する部分を残して、その他の部分のグラフェン１２を酸素プラズマ等の照射により除去する。
　次いで、図５Ｂに示すように、ソース電極１３及びドレイン電極１４をリフトオフ法等の手法により形成する。ここまでの工程は、第１の実施形態と同様である。
　次いで、図５Ｃに示すように、２つのトップゲート２１，２２をリフトオフ法等の手法を用いて形成する。具体的には、ゲート部に開口を有するパターンにレジストを形成した後、全面にゲート絶縁膜材料と金属膜を堆積する。その後、レジストを除去することにより、ゲート部のみに絶縁膜及び金属膜を残すことにより、トップゲート２１，２２を形成する。
　即ち、ゲート絶縁膜１５とゲート電極１６からなる２組のトップゲート（ゲート構造部）２１，２２を、ソース／ドレイン間を分断する方向に２本、平行に形成する。この際、２本のゲートの間隔は素子の性能の要請から決められる。即ち、ゲート間隔が短すぎるとソース／ドレイン間のトンネル電流が大きくなりすぎるため、間隔は１ｎｍ以上あると良い。一方、ゲート間隔が長すぎるとチャネルの抵抗が高くなり、回路の動作速度が低下するので、ゲート間隔は１００ｎｍ以下、望ましくは２０ｎｍ以下がよい。
　次いで、図５Ｄに示すように、２つのトップゲート２１，２２間のグラフェン領域を残して他の部分をレジスト等の保護膜１７で被覆する。そして、保護膜１７をマスクに用いて、グラフェン１２にＨｅイオンを照射する。この際、２つのトップゲート２１，２２の一部分も保護膜として作用する。Ｈｅイオンの照射量は、先に説明したように、欠陥密度が０．２～１％となるように、２．０×１０15 ions／ｃｍ2 乃至１．０×１０16 ions／ｃｍ2 の範囲であればよく、例えば５．０×１０15 ions／ｃｍ2である。
　これ以降は、保護膜１７を除去することで、前記図４Ａ，４Ｂに示す構造のグラフェントランジスタが得られることになる。
　本実施形態のように、ソース／ドレイン間を分断する方向に２本のトップゲート２１，２２を形成した構成においては、トップゲート２１，２２の印加電圧により、トランジスタのオン・オフを制御することができる。さらに、トップゲート２１，２２に逆方向の電圧を印加することにより、２つのゲート２１，２２の間に存するエネルギーバンドギャップがポテンシャル障壁となり、高いポテンシャル障壁により確実なオフ状態を得ることができる。
　このように本実施形態によれば、グラフェン１２上に２本のトップゲート２１，２２を有する構造において、トップゲート２１，２２間にＨｅイオンビームを２．０×１０15 ions／ｃｍ2 乃至１．０×１０16 ions／ｃｍ2 の範囲で照射することにより、グラフェン１２に対して電界効果による電気伝導制御が可能となる。従って、先の第１の実施形態と同様に、グラフェントランジスタ素子を形成することができ、第１の実施形態と同様の効果が得られる。
　（第３の実施形態）
　図６Ａ，６Ｂは、第３の実施形態に係わるグラフェントランジスタの概略構成を説明するためのもので、図６Ａは平面図、図６Ｂは図６Ａの矢視Ｃ－Ｃ’断面図である。なお、図１及び図２Ａ～２Ｃと同一部分には同一符号を付して、その詳しい説明は省略する。
　絶縁基板３０上に、矩形状の金属触媒の薄膜４１，４２が、後述するトランジスタのソース・ドレイン方向に一定距離離して形成されている。ここで、薄膜４１がソース側、薄膜４２がドレイン側とする。各々の金属触媒薄膜４１，４２の対向領域の反対側にそれぞれ、例えば金等のコンタクト（ソース／ドレイン電極）１３，１４が形成されている。そして、金属触媒薄膜４１，４２の表面上に、薄膜４１，４２間を跨ぐように１～１０層の膜厚のグラフェン１２が形成されている。従って、グラフェン１２は薄膜４１，４２間で宙吊り構造となっている。なお、絶縁基板３０は基板そのものが絶縁体であっても良いし、半導体又は導電性の基板上にシリコン酸化膜或いはサファイア等の絶縁膜を形成したものであっても良い。
　グラフェン１２上に、２組のトップゲート（ゲート構造部）２１，２２が、ソース／ドレイン間を分断する方向に相互に平行に形成されている。トップゲート２１，２２は、第１の実施形態と同様に、酸化アルミニウム等のゲート絶縁膜１５と金等の金属を用いたゲート電極１６で形成されている。
　図７Ａ～７Ｄは、本実施形態のグラフェントランジスタの製造工程を示す断面図である。
　まず、図７Ａに示すように、絶縁基板３０上に、グラフェン成長のための触媒となる金属、例えば銅等の薄膜４０を堆積する。その後、例えばＲＩＥ（反応性イオンエッチング）等の手法にて、例えば矩形などの所望の形状の領域のみ薄膜４０が残るようにエッチング工程を施し、金属触媒薄膜４０のメサ構造を形成する。この矩形メサ構造の金属触媒薄膜４０に対してその両端に、例えば金等のコンタクト１３，１４を形成した後に、金属触媒薄膜４０の表面上に、化学的気相成長法等の既知の方法にて１層乃至１０層の膜厚のグラフェン１２を形成させる。具体的には、例えばエチレンやアセチレンのガスを用いて金属触媒薄膜４０の表面上にカーボンを析出させるようにする。
　なお、金属触媒上に形成するグラフェンは、絶縁層上に形成するグラフェンと比較して格段に作りやすく、より工業的に現実的なものである。また、グラフェン１２の成長工程は、コンタクト１３，１４の形成工程前でも良く、更に金属触媒薄膜４０のメサ加工の前でも良い。
　次いで、図７Ｂに示すように、例えば酸化アルミニウム等の絶縁膜と金等の金属膜を積層した後に、これらをＲＩＥ等でゲート構造に加工することにより、２組のトップゲートを形成する。即ち、ゲート絶縁膜１５とゲート電極１６から成る２組のトップゲート２１，２２を、ソース／ドレイン間を分断する方向に二本、平行に形成する。この際、２本のゲートの間隔は素子の性能の要請から決められる。即ち、ゲート間隔が短すぎるとソース／ドレイン間のトンネル電流が大きくなり過ぎるため、間隔は１ｎｍ以上あるとよい。一方、ゲート間隔が長過ぎるとチャネルの抵抗が高くなり、回路の動作速度が低下するので、ゲート間隔は１００ｎｍ以下、望ましくは２０ｎｍ以下がよい。
　なお、トップゲート２１，２２は、第２の実施形態と同様に、リフトオフ法で形成するようにしても良い。
　次いで、図７Ｃに示すように、トランジスタのチャネルとなる部分のグラフェン１２を残して、他の部分をレジスト等の保護膜１７で被覆した後に、保護膜１７をマスクに用いて、グラフェン１２にＨｅイオンを照射する。この際、２つのトップゲート２１，２２の一部分も保護膜として作用する。Ｈｅイオンの照射量は、先に説明したように、欠陥密度が０．２～１％となるように、２．０×１０15 ions／ｃｍ2 乃至１．０×１０16 ions／ｃｍ2 の範囲であればよく、例えば５．０×１０15 ions／ｃｍ2である。
　次いで、図７Ｄに示すように、酸等の薬液により、２つのゲート間の領域の金属触媒薄膜４０を除去する。この際、２つのゲートの間の金属触媒薄膜４０が露出した状態で薬液に浸すことにより、薬液が両ゲートの下部の領域の金属触媒薄膜４０まで侵入し、更に２つのトップゲート２１，２２の間のグラフェン１２の下部の領域の金属触媒薄膜４０にも同様に侵入する。即ち、等方的エッチングで除去される部分は、２つのトップゲート２１，２２の間のギャップ部分を中心に、２つのトップゲート２１，２の下部の領域、及びグラフェン１２の下部の金属触媒薄膜２０をも含む領域に及ぶ。これにより、金属触媒薄膜４０はソース側４１とドレイン側４２とに分離されることになる。この場合、グラフェン１２のみが宙吊り状態で残留し、ソース／ドレイン間はグラフェン１２のみで接続される形状となる。
　本実施形態の構造においては、グラフェン１２のＨｅイオン注入領域を横切るように形成された２本のトップゲート２１，２２の印加電圧により、トランジスタのオン・オフを制御することができる。さらに、トップゲート２１，２２に逆方向の電圧を印加することにより、２つのゲート２１，２２の間に存するエネルギーバンドギャップがポテンシャル障壁となり、高いポテンシャル障壁により確実なオフ状態を得ることができる。
　このように本実施形態によれば、グラフェン１２上に２本のトップゲート２１，２２を有する構造において、トップゲート２１，２２間にＨｅイオンビームを２．０×１０15 ions／ｃｍ2 乃至１．０×１０16 ions／ｃｍ2 の範囲で照射することにより、グラフェン１２に対して電界効果による電気伝導制御が可能となる。従って、先の第２の実施形態と同様に、グラフェントランジスタ素子を形成することができ、第２の実施形態と同様の効果が得られる。
　また、グラフェン１２の下地を金属触媒薄膜４０としているので、グラフェン１２をＣＶＤ法で良好に成長することができる。さらに、グラフェン１２を宙吊り構造としているので、更に高い電荷移動度が期待される。
　なお、本実施形態の構成において、グラフェンにエネルギーオフセットを与えるためにバックゲートを形成しても良いし、グラフェン全体に不純物付着により電子又は正孔をドープすることによりグラフェンをｐ型又はｎ型にしても良い。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。
　ゲート絶縁膜、ゲート電極、及びソース／ドレイン電極等の材料は、実施形態に何ら限定されるものではなく、仕様に応じて適宜変更可能である。さらに、グラフェンの層数も、仕様に応じて適宜変更可能である。
　第１の実施形態において、必ずしもＨｅイオン注入の前にソース／ドレイン電極を形成しておく必要はなく、Ｈｅイオン注入の後にソース／ドレイン電極を形成するようにしても良い。
　第２及び第３の実施形態において、ゲート間の間隔は、仕様に応じて適宜変更可能である。ゲート間隔が短すぎるとソース・ドレイン間のトンネル電流が大きくなり過ぎるため、間隔は１ｎｍ以上あるとよい。一方、ゲート間隔が長過ぎるとチャネルの抵抗が高くなり、回路の動作速度が低下するので、ゲート間隔は１００ｎｍ以下、望ましくは２０ｎｍ以下がよい。
　第３の実施形態において、グラフェンの下地となる金属触媒層は、必ずしも銅に限るものではなく、化学的気相成長法等によりグラフェンが形成されるものであれば良く、鉄、コバルト、ニッケル等を用いることも可能である。また、第３の実施形態では、金属触媒層を素子形成パターンに加工した後にグラフェンを成長したが、金属触媒層上にグラフェンを成長した後に、グラフェン及び金属触媒層を素子形成パターンに加工するようにしても良い。
　また、導入するイオンは必ずしもＨｅに限るものではなく、グラフェンに対して悪影響を与えず、照射領域に０．２～１％の欠陥密度を形成できるものであれば良い。
　本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１０…Ｓｉ基板
　１１…絶縁膜
　１２…グラフェン
　１３…ソース電極
　１４…ドレイン電極
　１５…ゲート絶縁膜
　１６…ゲート電極
　１７…保護膜
　２１，２２…トップゲート（ゲート構造部）
　３０…絶縁基板
　４０…金属触媒薄膜
　４１…ソース側薄膜
　４２…ドレイン側薄膜

Claims (12)

  1. 　絶縁膜上に形成され、トランジスタのチャネル領域とすべき部分の欠陥密度が０．２～１％に制御された単層又は複数層のグラフェンと、
    　前記グラフェンの前記チャネル領域上に絶縁膜及び金属電極を積層することで形成されたゲート構造部と、
    　を具備したことを特徴とするグラフェントランジスタ。
  2. 　絶縁膜上に形成された単層又は複数層のグラフェンと、
    　前記グラフェン上に相互に平行に形成された、絶縁膜及び金属電極の積層構造からなる２つのゲート構造部と、
    　を具備してなり、
    　前記グラフェンの前記２つのゲート構造部間の欠陥密度が０．２～１％の範囲に設定されていることを特徴とするグラフェントランジスタ。
  3. 　絶縁膜上に相互に離間して形成された薄膜の第１及び第２の金属触媒層と、
    　前記第１及び第２の金属触媒層上に、該金属触媒層を跨ぐように形成されたグラフェンと、
    　前記第１及び第２の金属触媒層の間の前記グラフェン上に相互に平行に形成された、絶縁膜及び金属電極の積層構造からなる２つのゲート構造部と、
    　を具備してなり、
    　前記グラフェンの前記２つのゲート構造部間の欠陥密度が０．２～１％の範囲に設定されていることを特徴とするグラフェントランジスタ。
  4. 　前記グラフェン上に、前記トランジスタのチャネル領域とすべき部分を挟んでソース及びドレイン電極が形成されていることを特徴とする、請求項１～３の何れかに記載のグラフェントランジスタ。
  5. 　絶縁膜上に形成された単層又は複数層のグラフェンに対し、トランジスタのチャネル領域とすべき部分に、ヘリウムイオンビームを２×１０15～１×１０16［ions／cm2］の範囲で照射する工程と、
    　前記グラフェンの前記チャネル領域上に絶縁膜及び金属電極を積層することでゲート構造部を形成する工程と、
    　を含むことを特徴とするグラフェントランジスタの製造方法。
  6. 　絶縁膜上に形成された単層又は複数層のグラフェン上に、絶縁膜及び金属電極の積層構造からなる２つのゲート構造部を相互に平行に形成する工程と、
    　前記グラフェンの前記２つのゲート構造部間に、ヘリウムイオンを２×１０15～１×１０16［ions／cm2］の範囲で照射する工程と、
    　を含むことを特徴とするグラフェントランジスタの製造方法。
  7. 　絶縁膜上に形成された薄膜の金属触媒層上にグラフェンを形成し、且つ前記グラフェンのトランジスタを形成する部分を残して、前記グラフェン及び前記金属触媒層を除去する工程と、
    　前記グラフェン上に、絶縁膜及び金属電極の積層構造からなる２つのゲート構造部を相互に平行に形成する工程と、
    　前記グラフェンの前記２つのゲート構造部間に、ヘリウムイオンを２×１０15～１×１０16［ions／cm2］の範囲で照射する工程と、
    　前記２つのゲート構造部間の領域の前記金属触媒層を除去する工程と、
    　を含むことを特徴とするグラフェントランジスタの製造方法。
  8. 　前記絶縁膜上のグラフェンは、前記絶縁膜上に前記グラフェンを貼り付けることにより形成されることを特徴とする請求項５又は６に記載のグラフェントランジスタの製造方法。
  9. 　前記ヘリウムイオンビームを照射する工程は、前記チャネル領域とすべき部分の前記グラフェンを除く他の部分を保護膜で被覆した後に行い、前記ゲート構造部を形成する工程は、前記保護膜を除去した後に行うことを特徴とする請求項５記載のグラフェントランジスタの製造方法。
  10. 　前記グラフェン上に、前記トランジスタのチャネル領域とすべき部分を挟んでソース及びドレイン電極を形成する工程を、更に有することを特徴とする請求項５～７の何れかに記載のグラフェントランジスタの製造方法。
  11. 　前記ヘリウムイオンビームを照射する工程は、前記２つのゲート構造部間を除く他の部分を保護膜で被覆した後に行うことを特徴とする請求項５又は６に記載のグラフェントランジスタの製造方法。
  12. 　前記グラフェンを、前記金属触媒層上に化学的気相堆積法により形成することを特徴とする請求項７記載のグラフェントランジスタの製造方法。
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