JP5814194B2

JP5814194B2 - 半導体論理回路

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Publication number: JP5814194B2
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Inventors: 恒二小野満; 山口　浩司; 浩司山口; 優治小松崎; 佳治堀越
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Publication date: 2015-11-17
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Description

本発明は、半導体論理回路素子において、外部からの信号によってＮＯＲからＮＡＮＤへと論理の再構成を行う回路を利用することで、加算器などの集積回路を従来技術に比べて少ない素子数、端子数、配線数によって実現するものである。

半導体論理回路の基本要素は、ＮＡＮＤ回路、ＮＯＲ回路およびＮＯＴ回路（インバータ）等である。これらの回路の組み合わせによりＬＳＩの設計が行われる。従来一般に用いられてきた論理回路は、ＣＭＯＳの組み合わせによるものである。たとえば最も単純なＮＯＴ回路（インバータ）は、１個のＣＭＯＳによる構成、すなわちｎ−ＭＯＳトランジスターとｐ−ＭＯＳトランジスターの組み合わせで構成される。ＮＯＴ回路の構成例を図１６に示す。

ＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００と、ｎ−ＭＯＳトランジスター１０１とによって構成される。このＮＯＴ回路は、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のゲートを入力端子１０２とし、ｐ−ＭＯＳトランジスター１００およびｎ−ＭＯＳトランジスター１０１のドレインを出力端子１０３とすることにより、インバータ動作が可能である。

一方、ＣＭＯＳの組み合わせで実現したＮＡＮＤ回路の構成例を図１７に示す。このＮＡＮＤ回路は、ｐ−ＭＯＳトランジスター２００とｎ−ＭＯＳトランジスター２０１とからなる１組のＣＭＯＳと、ｐ−ＭＯＳトランジスター２０２とｎ−ＭＯＳトランジスター２０３とからなる他の１組のＣＭＯＳとによって構成されている。このような構成のため、入力端子２０４，２０５に入力信号（Ａ，Ｂ）として（１，１）が入力された場合には、出力端子２０６から出力信号ＯＵＴとして０が出力される。一方、入力信号（Ａ，Ｂ）として（１，０），（０，１），（０，０）のいずれかが入力された場合には、出力信号ＯＵＴとして１が出力される。

ＣＭＯＳの組み合わせで実現したＮＯＲ回路の構成例を図１８に示す。このＮＯＲ回路は、ｐ−ＭＯＳトランジスター３００とｎ−ＭＯＳトランジスター３０１とからなる１組のＣＭＯＳと、ｐ−ＭＯＳトランジスター３０２とｎ−ＭＯＳトランジスター３０３とからなる他の１組のＣＭＯＳとによって構成されている。このような構成のため、入力端子３０４，３０５に入力信号（Ａ，Ｂ）として（１，０），（０，１），（１，１）のいずれかが入力された場合には、出力端子３０６から出力信号ＯＵＴとして０が出力される。一方、入力信号（Ａ，Ｂ）として（０，０）が入力された場合には、出力信号ＯＵＴとして１が出力される。

また、ＮＡＮＤ回路等を集積化して、たとえば図１９（Ａ）に示す全加算器などが形成される。図１９（Ａ）において、６００〜６０８はＮＡＮＤ回路である。Ａ，Ｂは入力信号、Ｘは前段からの桁上げ信号、Ｓは出力信号、Ｃは桁上げ出力信号である。図１９（Ｂ）はこの全加算器の真理値表である。

従来の論理回路では、ＮＡＮＤ、ＮＯＲなどの論理の種類は製作時に決定され、動作中に論理の変更はできない。また、ＮＡＮＤ回路、ＮＯＲ回路のいずれの回路においても２組のＣＭＯＳ、すなわち４個のトランジスターが最低限必要な構成となる。さらに、ＣＭＯＳの製作行程は複数回のイオン注入プロセスが不可欠であり、製作コストは大きい。
このように従来技術における論理回路は、素子数が多く、かつプロセスに多くのステップと費用がかかるという問題があった。

このような問題を解決することができる論理回路素子として、二次元に広がる極めて薄い活性領域（電気伝導領域）を有するインプレーンゲート型素子が知られている（例えば非特許文献１参照）。インプレーンゲート型素子の構造は、ＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系、ＩｎＳｂ／ＩｎＡｌＧａＳｂ系、ＩｎＡｓ／ＡｌＧａＳｂ系、ＳｉＧｅ／Ｓｉ系、Ｓｉ／ＳｉＯ₂など多くのIII−Ｖ族化合物半導体、IＶ族半導体などさまざまな半導体での実現が可能である。

ここでは、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系を用いた説明を行う。図２０はインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。このウエハは、ＩｎＰ基板４００と、ＩｎＰ基板４００上に形成されたＩｎＡｌＡｓバッファ層４０１と、ＩｎＡｌＡｓバッファ層４０１上に形成されたＩｎＧａＡｓ層４０２と、ＩｎＧａＡｓ層４０２上に形成されたＩｎＡｌＡｓ層４０３と、ＩｎＡｌＡｓ層４０３上に形成されたＳｉドープＩｎＡｌＡｓ層４０４と、ＳｉドープＩｎＡｌＡｓ層４０４上に形成されたＩｎＡｌＡｓ層４０５と、ＩｎＡｌＡｓ層４０５上に形成されたＩｎＰ層４０６と、ＩｎＰ層４０６上に形成されたＩｎＧａＡｓ層４０７とからなる。ＩｎＡｌＡｓバッファ層４０１、ＩｎＧａＡｓ層４０２、ＩｎＡｌＡｓ層４０３、ＳｉドープＩｎＡｌＡｓ層４０４、ＩｎＡｌＡｓ層４０５、ＩｎＰ層４０６、ＩｎＧａＡｓ層４０７の厚さは、それぞれ２００ｎｍ、２０ｎｍ、３ｎｍ、５ｎｍ、４ｎｍ、５ｎｍ、２ｎｍである。

この半導体ウエハ構造では、ＩｎＧａＡｓ層４０２とＩｎＡｌＡｓ層４０３との界面のＩｎＧａＡｓ層４０２に電子移動度の高い二次元電子の伝導層４０８が発生している。伝導層４０８の厚さは極めて薄く、約数ｎｍである。表面からイオンエッチングによって半導体ウエハに細い溝を形成し、チャネル構造を形成して、インプレーンダブルゲートトランジスターを製作する。イオンエッチングの精度を上げることにより、エッチング損傷が少なくかつエッチング幅４０ｎｍ以下のきわめて細い、アスペクト比の大きな溝を作ることができる。

図２１は図２０の半導体ウエハ上に形成されたインプレーンダブルゲートトランジスターを上から見た平面図であり、図２２は図２１のインプレーンダブルゲートトランジスターをＩ−Ｉ線で切断した断面図である。図２１、図２２における５０１はエッチング溝、５０２，５０３はゲート、５０４はチャネル、５０５はドレイン、５０６はソースである。ゲート５０２，５０３は、エッチング溝５０１によってチャネル５０４、ドレイン５０５およびソース５０６と隔てられている。チャネル５０４の一端はドレイン５０５と接続され、チャネル５０４の他端はソース５０６と接続されている。エッチング溝５０１の幅Ｗ１は４０ｎｍ、エッチング溝５０１の深さは３３ｎｍである。チャネル５０４の幅Ｗ２は１２０ｎｍ、チャネル５０４の長さＬ１は１．１μｍである。このインプレーンダブルゲートトランジスター５００では、チャネル５０４を挟んで両側にゲート５０２，５０３が配置されるダブルゲート構造が形成されている。

図２１、図２２に示したインプレーンダブルゲートトランジスター５００を利用したＮＡＮＤ回路としては、たとえば図２３に示すような構成が知られている（例えば非特許文献２参照）。このＮＡＮＤ回路は、インプレーンダブルゲートトランジスター５００と、インプレーンダブルゲートトランジスター５００と直列に接続された固定負荷抵抗５０７によって構成されている。

２つの入力端子５０８，５０９に入力電圧Ｖ_In1，Ｖ_In2として１Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、出力端子５１０には０Ｖが現れる。一方、２つの入力端子５０８，５０９のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子５０８，５０９に０Ｖを印加した場合には、インプレーンダブルゲートトランジスター５００のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、出力端子５１０には１Ｖが現れる。このようなチャネルのＯＮ／ＯＦＦは、チャネル幅を調整することによって実現することができる。

A.D.Wieck and K.Ploog，"In-plane-gated quantum wire transistor fabricated with directly written focused ion beams"，Appl.Phys.Lett.，Vol.56，No.10，p.928-930，March 1990 S.Reitzenstein，L.Worschech，C.R.Muller and A.Forchel，"Compact Logic NAND-Gate Based on a Single In-Plane Quantum-Wire Transistor"，IEEE ELECTRON DEVICE LETTERS，VOL.26，NO.3，p.142-144，March 2005

図２３に示した論理回路では、図１７、図１８に示した回路に比べて素子数を著しく減らすことができ、製造プロセスの単純化および製造コストの低減が実現できる反面、固定負荷抵抗を用いているために、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができないという問題点があった。また、図２３に示した論理回路では、インプレーンダブルゲートトランジスターのチャネルがＯＮ状態の場合、常に回路に電流が流れるので、消費電力が大きくなるという問題点があった。また、図２３に示した論理回路では、動作中に論理の種類を変更することができないという問題点があった。さらに、従来の全加算器等の回路においては、端子数および配線数が多いという問題点があった。

本発明は、上記課題を解決するためになされたもので、ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）が高く、消費電力が少なく、動作中に論理の種類を変更することができ、かつ端子数および配線数が少ない半導体論理回路を提供することを目的とする。

本発明の半導体論理回路は、第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートが制御端子に接続され、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とするものである。

また、本発明の半導体論理回路は、複数の論理回路からなり、各論理回路は、第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートが制御端子に接続され、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備え、前段の論理回路の出力信号を次段の論理回路の制御信号として利用することを特徴とするものである。
また、本発明の半導体論理回路の１構成例は、２つの入力信号を第１、第２の入力端子に入力される信号とし、前段からの桁上げ信号を制御端子に入力される制御信号とする第１の論理回路と、２つの入力信号を第１、第２の入力端子に入力される信号とする第２の論理回路と、前段からの桁上げ信号を反転して前記第２の論理回路の制御端子に入力する第１のＮＯＴ回路と、前記第１の論理回路の出力信号と前記第１のＮＯＴ回路の出力信号とを第１、第２の入力端子に入力される信号とし、前記第２の論理回路の出力信号を制御信号として全加算器の出力信号を出力する第３の論理回路と、前記第２の論理回路の出力信号を反転して桁上げ出力信号を出力する第２のＮＯＴ回路とを備えることを特徴とするものである。

また、本発明の半導体論理回路の１構成例において、前記自己バイアス型インプレーントランジスターは、２個の第１のゲートと、２個のチャネルと、この２個のチャネルの一端に接続された１個のドレインと、一体構造で形成され、前記２個のチャネルの他端に接続された１個の第２のゲートおよびソースとを備えることを特徴とするものである。
また、本発明の半導体論理回路の１構成例において、前記自己バイアス型インプレーントランジスターは、１個の第１のゲートと、２個のチャネルと、この２個のチャネルの一端にそれぞれ接続された２個のドレインと、一体構造で形成され、前記２個のチャネルの他端に接続された１個の第２のゲートおよびソースとを備えることを特徴とするものである。
また、本発明の半導体論理回路の１構成例において、前記自己バイアス型インプレーントランジスターは、１個の第１のゲートと、１個のチャネルと、このチャネルの一端に接続された１個のドレインと、一体構造で形成され、前記チャネルの他端に接続された１個の第２のゲートおよびソースとを備えることを特徴とするものである。

本発明によれば、論理回路として二次元に広がる薄い伝導層（活性領域）をもつインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを用いることにより、ＣＭＯＳを用いる場合と比較して製造プロセスを単純化することができ、かつ素子間の配線を少なくすることができる。また、本発明では、論理回路をインプレーンダブルゲートトランジスターと自己バイアス型インプレーントランジスターとを直列に接続した構成とすることにより、インプレーンダブルゲートトランジスターと固定負荷抵抗とを直列に接続した従来の論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができ、かつ消費電力を低減することができる。また、本発明では、動作中に論理の種類を制御信号によって変更できるので、従来の集積回路と比較して素子数の削減、それに伴う端子数および配線数の低減と、製造プロセスの単純化および低コスト化を実現することができる。さらに、ゲート段数の削減により、回路動作時の消費電力の低減および高速化を実現することができる。

インプレーンダブルゲートトランジスターを上から撮影した写真である。インプレーンダブルゲートトランジスターの出力特性を示す図である。インプレーンダブルゲートトランジスターを利用した論理回路の構成例を示す回路図である。自己バイアス型インプレーントランジスターの平面図である。図３の論理回路の入出力特性を示す図である。本発明の第１の実施の形態に係る論理回路の構成を示す回路図である。本発明の第１の実施の形態に係る論理回路の入出力特性を示す図である。本発明の第１の実施の形態に係る論理回路の入出力特性を示す図である。本発明の第１の実施の形態に係る２並列チャネル自己バイアス型インプレーントランジスターの別の構成例を示す図である。本発明の第１の実施の形態に係る自己バイアス型インプレーントランジスターの構成例を示す図である。本発明の第１の実施の形態に係る論理回路の論理素子記号を示す図である。桁上げ器の真理値表を示す図である。本発明の第２の実施の形態に係る桁上げ器の構成例を示す回路図である。全加算器の真理値表を示す図である。本発明の第２の実施の形態に係る全加算器の構成例を示す回路図である。従来のＮＯＴ回路の構成例を示す回路図である。従来のＮＡＮＤ回路の構成例を示す回路図である。従来のＮＯＲ回路の構成例を示す回路図である。従来の全加算器の構成例を示す回路図および真理値表を示す図である。従来のインプレーンゲート型素子の半導体ウエハ構造を示す断面図である。従来のインプレーンダブルゲートトランジスターの平面図である。図２１のインプレーンダブルゲートトランジスターの断面図である。インプレーンダブルゲートトランジスターを利用したＮＡＮＤ回路の構成例を示す回路図である。

［発明の原理］
本発明では、従来の課題を解決するため、インプレーンゲート型素子を用いる。このインプレーンゲート型素子の半導体ウエハ構造は図２０に示したとおりである。図１は図２０のウエハ上に形成したインプレーンダブルゲートトランジスターを上から撮影した写真である。図１における５０１はエッチング溝、５０２，５０３はゲート、５０４はチャネル、５０５はドレイン、５０６はソースである。エッチング溝５０１の幅は４０ｎｍ、エッチング溝５０１の深さは３３ｎｍである。チャネル５０４の幅Ｗ２は１２０ｎｍ、チャネル５０４の長さＬ１は１．１μｍである。このインプレーンダブルゲートトランジスター５００では、チャネル５０４を挟んで両側にゲート５０２，５０３が配置されるダブルゲート構造が形成されている。

図１に示したインプレーンダブルゲートトランジスター５００の構造ではゲート効率（ｇｍ）が低いことが心配されるが、二次元電子を利用する場合、十分な制御性が得られる。図２は、図１に示したインプレーンダブルゲートトランジスター５００の出力特性を示す図である。図２は、両方のゲート５０２，５０３に０Ｖ、０．２Ｖ、０．４Ｖ、０．６Ｖ、０．８Ｖ、１．０Ｖのゲート電圧を印加したときの出力特性を示している。

図３はインプレーンダブルゲートトランジスターを利用した論理回路の構成例を示す回路図である。この論理回路は、インプレーンダブルゲートトランジスター１と、インプレーンダブルゲートトランジスター１と直列に接続された自己バイアス型インプレーントランジスター２とによって構成されている。インプレーンダブルゲートトランジスター１の構造は、図２１、図２２に示したトランジスターと同様であり、チャネル幅は約１２０ｎｍ、チャネル長は約１．１μｍである。

インプレーンダブルゲートトランジスター１のゲート１０は入力端子３に接続され、ゲート１１は入力端子４に接続され、ドレイン１２は出力端子５に接続され、ソース１３はグランド端子７に接続されている。入力端子３とゲート１０との間、入力端子４とゲート１１との間、グランド端子７とソース１３との間は、金配線によって接続されている。

自己バイアス型インプレーントランジスター２のゲート２０，２１およびソース２３は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２はバイアス端子６に接続されている。出力端子５とゲート２０，２１およびソース２３との間、ゲート２０，２１およびソース２３とインプレーンダブルゲートトランジスター１のドレイン１２との間は、金配線によって接続されている。

図４は自己バイアス型インプレーントランジスター２を上から見た平面図である。この自己バイアス型インプレーントランジスター２を図４のＩ−Ｉ線で切断した断面は図２２と同様の状態になるので、断面の記載は省略する。図４における２４はエッチング溝、２５はチャネルである。チャネル２５の一端はドレイン２２と接続されている。一方、ゲート２０，２１とチャネル２５とはエッチング溝２４によって隔てられておらず、チャネル２５の他端がそのままゲート２０，２１およびソース２３と接続される構造となっている。エッチング溝２４の幅Ｗ３は４０ｎｍ、エッチング溝２４の深さは３３ｎｍである。チャネル２５の幅Ｗ４は１００ｎｍ、チャネル２５の長さＬ２は１．１μｍである。

図５は図３の論理回路の入出力特性を示す図である。この図５に示す入出力特性は、インプレーンダブルゲートトランジスター１と自己バイアス型インプレーントランジスター２とを金配線で直列に接続した構成における測定結果である。バイアス端子６に印加されるバイアス電圧Ｖ_DDは１Ｖである。

２つの入力端子３，４に入力電圧Ｖ_In1，Ｖ_In2として０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧が自己バイアス型インプレーントランジスター２の２つのゲート２０，２１に入力されるため、自己バイアス型インプレーントランジスター２のチャネルがＯＮ状態となり、チャネルが低抵抗化する。その結果、出力端子５の電圧Ｖ_outは１Ｖに近いＨｉｇｈレベルに上昇する。

一方、２つの入力端子３，４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子３，４に１Ｖを印加した場合には、インプレーンダブルゲートトランジスター１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧が自己バイアス型インプレーントランジスター２の２つのゲート２０，２１に入力されるため、自己バイアス型インプレーントランジスター２のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。その結果、バイアス電圧のほとんどは自己バイアス型インプレーントランジスター２にかかるため、出力端子５の電圧Ｖ_outは０Ｖに近いＬｏｗレベルとなる。このように、自己バイアス型インプレーントランジスター２のチャネル幅を１００ｎｍ、チャネル長を１．１μｍとすると、図３の論理回路はＮＯＲ回路として動作する。

図５から分かるように図３の論理回路はＮＯＲ回路としての特性を示すが、２つのトランジスターのチャネル幅を調整することにより、インプレーンダブルゲートトランジスターの一方のゲートのみに１Ｖを印加してもチャネルがＯＮ状態にならない条件にすれば、図３の論理回路はＮＡＮＤ回路として動作する。このように２つのトランジスターの製作時にチャネル幅を調整すれば、論理の種類を変更することができるが、動作中に論理の変更をすることはできない。

これに対して、本発明では、自己バイアス型インプレーントランジスターにゲートを設置し、このゲートに印加する信号によって２つのトランジスター間の抵抗値の比を制御することで、ＮＯＲ、ＮＡＮＤ間の論理の変更が可能になる。

本発明では、動作中に論理の種類を制御信号によって変更できる回路を用いることで、素子数の削減、およびそれに伴う端子数および配線数の低減と、製造プロセスの単純化、低コスト化を実現することができる。さらに、複数個の論理回路を組み合わせることで、ゲート段数の削減も可能となり、回路動作時の消費電力の低減および高速化が実現できる。このため、特に加算器などの集積回路の形成に有効であり、集積回路の製造プロセスのコストダウン、および高速化に大きく貢献すると考えられる。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図６は本発明の第１の実施の形態に係る論理回路の構成を示す回路図である。
本実施の形態の論理回路は、インプレーンダブルゲートトランジスター１と、インプレーンダブルゲートトランジスター１と直列に接続された２並列チャネル自己バイアス型インプレーントランジスター２ａとによって構成されている。インプレーンダブルゲートトランジスター１の構造は、図２１、図２２に示したトランジスターと同様である。本実施の形態では、インプレーンダブルゲートトランジスター１のチャネル幅を９０ｎｍ、チャネル長を６００ｎｍとしている。

２並列チャネル自己バイアス型インプレーントランジスター２ａの第１のゲート２０，１１はそれぞれ制御端子８，９に接続され、ソース２３は出力端子５およびインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２はバイアス端子６に接続されている。ゲート２０と制御端子８との間、ゲート２１と制御端子９との間、ソース２３と出力端子５との間、ドレイン２２とバイアス端子６との間、ソース２３とインプレーンダブルゲートトランジスター１のドレイン１２との間は、金配線によって接続されている。

図６における２６はエッチング溝、２７，２８はチャネルである。第１のゲート２０，２１は、エッチング溝２６によってドレイン２２およびソース２３と隔てられている。チャネル２７，２８の一端はドレイン２２と接続されている。一方、第２のゲート２９とチャネル２７，２８とはエッチング溝２６によって隔てられておらず、チャネル２７，２８の他端がそのまま第２のゲート２９およびソース２３と接続される構造となっている。エッチング溝２６の幅は４０ｎｍ、エッチング溝２６の深さは３３ｎｍである。本実施の形態では、２並列チャネル自己バイアス型インプレーントランジスター２ａのチャネル２７，２８の幅を１２０ｎｍ、チャネル２７，２８の長さを１．１μｍとしている。

図７、図８は本実施の形態の論理回路の入出力特性を示す図である。図７は制御端子８，９に制御信号電圧Ｖ_CGとして０Ｖを印加した場合の論理回路の入出力特性を示す図、図８は制御端子８，９に制御信号電圧Ｖ_CGとして１Ｖを印加した場合の論理回路の入出力特性を示す図である。ここでは、バイアス端子６に印加されるバイアス電圧Ｖ_DDを１Ｖとしている。

図６に示した本実施の形態の論理回路において、制御端子８，９に制御信号電圧Ｖ_CGとして０Ｖを印加すると、２並列チャネル自己バイアス型インプレーントランジスター２ａのチャネル２７，２８が高抵抗化する。この状態で、２つの入力端子３，４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子３，４に１Ｖを印加した場合には、インプレーンダブルゲートトランジスター１のチャネルは２並列チャネル自己バイアス型インプレーントランジスター２ａに対して低抵抗状態になるため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧が２並列チャネル自己バイアス型インプレーントランジスター２ａのゲート２９に入力されるため、２並列チャネル自己バイアス型インプレーントランジスター２ａがＯＦＦ状態となる。その結果、出力端子５の電圧Ｖ_outは０Ｖに近いＬｏｗレベルとなる。

また、制御端子８，９に制御信号電圧Ｖ_CGとして０Ｖを印加した状態で、２つの入力端子３，４に入力電圧Ｖ_In1，Ｖ_In2として０Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルが高抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧が２並列チャネル自己バイアス型インプレーントランジスター２ａのゲート２９に入力されるため、２並列チャネル自己バイアス型インプレーントランジスター２ａがＯＮ状態となる。その結果、出力端子５の電圧Ｖ_outはＨｉｇｈレベルに上昇する。このように、制御端子８，９に制御信号電圧Ｖ_CGとして０Ｖを印加すると、本実施の形態の論理回路はＮＯＲ回路として動作する。

一方、本実施の形態の論理回路において、制御端子８，９に制御信号電圧Ｖ_CGとして１Ｖを印加すると、２並列チャネル自己バイアス型インプレーントランジスター２ａのチャネル２７，２８が低抵抗化する。この状態で、２つの入力端子３，４に入力電圧Ｖ_In1，Ｖ_In2として０Ｖを印加した場合、あるいは２つの入力端子３，４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合には、インプレーンダブルゲートトランジスター１のチャネルは２並列チャネル自己バイアス型インプレーントランジスター２ａに対して高抵抗状態になるため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が上昇する。このドレイン電圧が２並列チャネル自己バイアス型インプレーントランジスター２ａのゲート２９に入力されるため、２並列チャネル自己バイアス型インプレーントランジスター２ａがＯＮ状態となる。その結果、出力端子５の電圧Ｖ_outは１Ｖに近いＨｉｇｈレベルに上昇する。

また、制御端子８，９に制御信号電圧Ｖ_CGとして１Ｖを印加した状態で、２つの入力端子３，４に入力電圧Ｖ_In1，Ｖ_In2として１Ｖを印加すると、インプレーンダブルゲートトランジスター１のチャネルが低抵抗化するため、インプレーンダブルゲートトランジスター１のドレイン１２の電圧が低下する。このドレイン電圧が２並列チャネル自己バイアス型インプレーントランジスター２ａのゲート２９に入力されるため、２並列チャネル自己バイアス型インプレーントランジスター２ａがＯＦＦ状態となる。その結果、出力端子５の電圧Ｖ_outはＬｏｗレベルとなる。このように、制御端子８，９に制御信号電圧Ｖ_CGとして１Ｖを印加すると、本実施の形態の論理回路はＮＡＮＤ回路として動作する。

本実施の形態では、インプレーンダブルゲートトランジスター１と２並列チャネル自己バイアス型インプレーントランジスター２ａとを直列に接続した構成とすることにより、図２３に示した論理回路と比較してＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）を十分に大きくとることができる。また、本実施の形態では、いずれの入力状態においても、インプレーンダブルゲートトランジスター１と２並列チャネル自己バイアス型インプレーントランジスター２ａのいずれか一方のトランジスターが高抵抗状態となり、他方のトランジスターが低抵抗状態となるので、図２３に示した論理回路と比較して低消費電力な動作を保ちながら、論理の種類の変更を実現することができる。

図９は２並列チャネル自己バイアス型インプレーントランジスター２ａの別の構成例を示す図である。図９の例では、第１のゲート２０は、エッチング溝２６によってドレイン２２およびソース２３と隔てられている。また、この例では、ドレイン２２が２つあり、チャネル２７の一端は一方のドレイン２２と接続され、チャネル２８の一端は他方のドレイン２２と接続されている。また、図９の例では、第２のゲート２９が２つあり、これら第２のゲート２９とチャネル２７，２８とはエッチング溝２６によって隔てられておらず、チャネル２７，２８の他端がそのまま第２のゲート２９およびソース２３と接続される構造となっている。

図１０は２並列チャネル自己バイアス型インプレーントランジスター２ａの代わりに用いることが可能な自己バイアス型インプレーントランジスター２ｂの構成例を示す図である。図１０の例では、第１のゲート２０は、エッチング溝２６によってドレイン２２およびソース２３と隔てられている。また、この例では、チャネルが１つであり、チャネル２７の一端はドレイン２２と接続されている。第２のゲート２９とチャネル２７とはエッチング溝２６によって隔てられておらず、チャネル２７の他端がそのまま第２のゲート２９およびソース２３と接続される構造となっている。
図９、図１０のいずれの自己バイアス型インプレーントランジスターを用いる場合においても、上記と同様に動作させることができる。

［第２の実施の形態］
次に、第１の実施の形態で示した論理回路を積極的に利用した場合の全加算器の構成例を示す。まず、図１１に図６の論理回路を表す論理素子記号を示す。図１１の論理素子記号で表される論理回路は、制御信号Ｔが０の場合、入力信号Ａ，Ｂに対してＮＯＲ回路として動作し、制御信号Ｔが１の場合、入力信号Ａ，Ｂに対してＮＡＮＤ回路として動作する。図６の例で説明すると、Ｖ_CGが制御信号Ｔに相当し、Ｖ_In1が入力信号Ａに相当し、Ｖ_In2が入力信号Ｂに相当する。

まず、全加算器の桁上げ部分について考える。図１２（Ａ）に桁上げの真理値表を示す。入力信号Ａ，Ｂ、前段からの桁上げ信号Ｘを用いて、桁上げ出力信号Ｃを作り出す必要がある。入力信号Ｘに注目して真理値を抜き出すと、Ｘが０の場合、図１２（Ｂ）に示すように入力信号Ａ，Ｂに対する出力信号Ｃの関係がＡＮＤの関係になっている。また、Ｘが１の場合、図１２（Ｃ）に示すように入力信号Ａ，Ｂに対する出力信号Ｃの関係がＯＲの関係になっている。

入力信号Ｘを論理の再構成のための制御信号とし、第１の実施の形態の論理回路を利用することで、桁上げ回路が構成できる。具体的には、入力信号Ｘを反転した信号を、論理の再構成のための制御信号として利用し、入力信号Ａ，Ｂに対する論理回路の出力を反転させることで出力信号Ｃが得られる。このような構成を利用した桁上げ器の回路を図１３に示す。桁上げ器は、入力信号Ａ，Ｂを入力とする図６の論理回路３０と、前段からの桁上げ信号Ｘを反転して論理回路３０の制御端子に入力するＮＯＴ回路（インバータ）３１と、論理回路３０の出力信号を反転するＮＯＴ回路３２とから構成される。

桁上げ器と同様の考え方で、第１の実施の形態の論理回路を利用して図１９（Ａ）に示した全加算器の出力Ｓを作り出す。ここで、前段からの桁上げ信号Ｘの反転信号を−Ｘ、桁上げ出力信号Ｃの反転信号を−Ｃで表現する。これまでのところ、入力信号Ａ，Ｂ、前段からの桁上げ信号Ｘ、反転信号−Ｘ、桁上げ出力信号Ｃ、反転信号−Ｃの値が用意されている。また、前段からの桁上げ信号Ｘを論理の再構成のための制御信号にして、入力信号Ａ，Ｂを入力した場合の図６の論理回路の出力信号をＺとする。これまでの値をまとめた真理値表を図１４（Ａ）に示す。

桁上げ出力信号の反転信号−Ｃに注目して真理値を抜き出すと、−Ｃが１の場合、図１４（Ｂ）に示すように信号Ｚ，−Ｘに対する出力Ｓの関係がＮＡＮＤの関係になっている。また、−Ｃが０の場合、図１４（Ｃ）に示すように信号Ｚ，−Ｘに対する出力Ｓの関係がＮＯＲの関係になっている。したがって、図１４（Ｂ）、図１４（Ｃ）から、反転信号−Ｃを論理の再構成のための制御信号にして、Ｚ，−Ｘを入力した場合の論理回路の出力は、目標とする出力Ｓに一致することが確認できる。このような構成を利用した全加算器の回路を図１５に示す。

全加算器は、入力信号Ａ，Ｂを入力とし、前段からの桁上げ信号Ｘを制御信号とする論理回路４０と、入力信号Ａ，Ｂを入力とする論理回路４１と、前段からの桁上げ信号Ｘを反転して論理回路４１の制御端子に入力するＮＯＴ回路４２と、論理回路４０の出力信号とＮＯＴ回路４２の出力信号とを入力とし、論理回路４１の出力信号を制御信号として全加算器の出力信号Ｓを出力する論理回路４３と、論理回路４１の出力信号を反転して桁上げ出力信号Ｃを出力するＮＯＴ回路４４とから構成される。

図１５を確認すると、各素子を単素子と考えた場合、５素子で全加算器を構成できることが確認できる。これは、図１９（Ａ）の全加算器と比較して、素子数、段数ともに非常に少ない全加算器である。また、実際に多ビットで全加算器を利用する場合は、前段の全加算器の桁上げ出力信号Ｃが、次段の全加算器の桁上げ信号Ｘとして入力されるため、ＮＯＴ回路をさらに１つ削減することができる。

本実施の形態の重要な点は、従来の集積回路と比較して素子数、段数の大幅な削減が可能になる点である。これにより、本実施の形態では、製造プロセスの単純化および低コスト化を実現することができ、また回路動作時の消費電力の低減および高速化を実現することができる。

本発明は、半導体論理回路に適用することができる。

１…インプレーンダブルゲートトランジスター、２ａ…２並列チャネル自己バイアス型インプレーントランジスター、２ｂ…自己バイアス型インプレーントランジスター、３，４…入力端子、５…出力端子、６…バイアス端子、７…グランド端子、１０，１１，２０，２１，２９…ゲート、１２，２２…ドレイン、１３，２３…ソース、３０，４０，４１，４３…論理回路、３１，３２，４２，４４…ＮＯＴ回路。

Claims

第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、
第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートが制御端子に接続され、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備えることを特徴とする半導体論理回路。
複数の論理回路からなり、
各論理回路は、
第１、第２のゲートがそれぞれ第１、第２の入力端子に接続され、ドレインが出力端子に接続され、ソースがグランド端子に接続されたインプレーンダブルゲートトランジスターと、
第１、第２のゲートのうち第２のゲートとソースとが一体構造で形成され、第１のゲートが制御端子に接続され、第２のゲートおよびソースが前記インプレーンダブルゲートトランジスターのドレインに接続され、ドレインがバイアス端子に接続された自己バイアス型インプレーントランジスターとを備え、
前段の論理回路の出力信号を次段の論理回路の制御信号として利用することを特徴とする半導体論理回路。
請求項２記載の半導体論理回路において、
２つの入力信号を第１、第２の入力端子に入力される信号とし、前段からの桁上げ信号を制御端子に入力される制御信号とする第１の論理回路と、
２つの入力信号を第１、第２の入力端子に入力される信号とする第２の論理回路と、
前段からの桁上げ信号を反転して前記第２の論理回路の制御端子に入力する第１のＮＯＴ回路と、
前記第１の論理回路の出力信号と前記第１のＮＯＴ回路の出力信号とを第１、第２の入力端子に入力される信号とし、前記第２の論理回路の出力信号を制御信号として全加算器の出力信号を出力する第３の論理回路と、
前記第２の論理回路の出力信号を反転して桁上げ出力信号を出力する第２のＮＯＴ回路とを備えることを特徴とする半導体論理回路。
請求項１乃至３のいずれか１項に記載の半導体論理回路において、
前記自己バイアス型インプレーントランジスターは、
２個の第１のゲートと、
２個のチャネルと、
この２個のチャネルの一端に接続された１個のドレインと、
一体構造で形成され、前記２個のチャネルの他端に接続された１個の第２のゲートおよびソースとを備えることを特徴とする半導体論理回路。
請求項１乃至３のいずれか１項に記載の半導体論理回路において、
前記自己バイアス型インプレーントランジスターは、
１個の第１のゲートと、
２個のチャネルと、
この２個のチャネルの一端にそれぞれ接続された２個のドレインと、
一体構造で形成され、前記２個のチャネルの他端に接続された１個の第２のゲートおよびソースとを備えることを特徴とする半導体論理回路。
請求項１乃至３のいずれか１項に記載の半導体論理回路において、
前記自己バイアス型インプレーントランジスターは、
１個の第１のゲートと、
１個のチャネルと、
このチャネルの一端に接続された１個のドレインと、
一体構造で形成され、前記チャネルの他端に接続された１個の第２のゲートおよびソースとを備えることを特徴とする半導体論理回路。