JPWO2005117127A1 - 量子デバイス、量子論理デバイス、量子論理デバイスの駆動方法および量子論理デバイスによる論理回路 - Google Patents

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Abstract

【課題】 微細化および消費電力の観点から現在のＣＭＯＳ技術を凌駕する性能を達成し、かつ、既存の順序回路を使った古典計算機の実装と矛盾しない方式の論理回路を実現できる技術を提供する。【解決手段】 ｚ方向でキャリアが閉じ込められｘｙ平面に二次元電子ガスを持つ第１伝導部材１０１ａ，１０１ｂおよび第２伝導部材１０２ａ，１０２ｂと、第１伝導部材１０１ａ，１０１ｂへの影響を与える電界を生成する第３伝導部材１０３ａ，１０３ｂと、第１伝導部材１０１ａ，１０１ｂおよび第２伝導部材１０２ａ，１０２ｂの間のトンネル電流を流しやすい絶縁部材１０４と、第１伝導部材１０１ａ，１０１ｂおよび第３伝導部材１０３ａ，１０３ｂの間のトンネル電流を流し難い絶縁部材１０５とを備え、第３伝導部材１０３ａ，１０３ｂに与える電位により発生する電界によって、第１伝導部材１０１ａ，１０１ｂのサブバンドに影響を与える。

Description

本発明は、量子デバイス、量子論理デバイス、量子論理デバイスの駆動方法および論理回路に関する。特に、現在主流のシリコンＭＯＳＦＥＴでは原理的に不可能な微細化領域においても低消費電力で安定に動作し、かつ、既存の順序回路を使った古典計算機の実装に矛盾しない方式で相補的な論理回路を構成し得る量子デバイスに適用して有効な技術に関する。
現在のコンピュータ等情報処理装置の論理素子としてＣＭＯＳ（Complementary-Metal Oxide Semiconductor）技術によるＣＭＯＳＦＥＴ（CMOS
Field Effect Transistor）が主に利用されていることは周知である。また、情報処理装置の高性能化等への要請を受けてＣＭＯＳＦＥＴの微細化が精力的に進められていることも周知である。よく知られているように、ＣＭＯＳ技術は、半導体基板に絶縁体、半導体、導電体の各種薄膜を形成し、フォトリソグラフィを用いてこれら薄膜をエッチング加工し、あるいは、半導体基板等に不純物導入を行って、これらエッチング加工や不純物導入を行った部材、領域を互いに積み重ねて所定の素子を形成するプレーナ技術を基礎にする。プレーナ技術を利用した単純な平板ゲート電極でＦＥＴを構成する場合には、ＦＥＴの性能を左右するゲート長はエッチング加工の加工精度で決定され、この加工精度がＦＥＴの微細化限界を規定する。現在は、微細化限界を推し進めるために、薄膜形成技術、リソグラフィ技術、エッチング技術等の各種プロセス技術の高度化、あるいは、現有プロセス技術に有利な材料開発等の観点から研究が推し進められている。
しかし、これらＣＭＯＳ技術による平板ゲート電極のＦＥＴでは、２０１６年頃には技術的な限界に達すると見られている。すなわち、ＭＯＳＦＥＴの微細化が進むと、ゲート長が短くなることにより発生する各種の好ましくない効果（短チャネル効果等）が顕著になる。代表的な効果としては、オフ電流の増加、ホットエレクトロンの発生による制御性の低下が知られている。オフ電流の増加は消費電力の増加に繋がり、動作周波数（クロック周波数）が増加する傾向にあることを考慮すると、消費電力の増加は重大な問題であると認識されている。
このような技術的限界を超えるためには、２つのアプローチが考えられる。第１には、現在のＣＭＯＳ技術をベースにして、技術的限界を少しずつ押し広げるアプローチである。第２には、来るべきナノ・分子デバイスへの時代に向けて、原子・分子レベルの物理現象を対象とするナノ物理を背景とする新たな動作原理による論理デバイスを探求するアプローチである。
第１のアプローチに分類される技術として、カーボンナノチューブをＦＥＴのチャネルに適用することやゲート酸化膜に代えて高誘電体膜を使用することを検討する材料工学的な観点からの試みがある。また、ＣＭＯＳＦＥＴのゲート構造において、ゲート電極（チャネル）の形状をフィン状にするＦｉｎＦＥＴやチャネル上のゲート電極を複数（２本）にするマルチ（ダブル）ゲートＦＥＴが検討されている。
第２のアプローチは、原理的な研究であり、一夜にして著しく進歩するものではない。地道な研究努力の積み重ねが必要であり、現状において十分満足できる成果が得られているわけではない。ナノ・分子デバイスの現状については、たとえば非特許文献１に記載されている。ＱＣＡ(Qauntum Celler Automaton)のように、新たな方式と平行して、過去に研究された２端子素子が、ナノ・分子デバイスという新たな素子技術の登場を背景に、論理回路に適用可能な素子として再び注目を集めている。たとえば、通常のダイオードを使用した論理回路の構成方式であり、また、ＮＤＲ（負性微分抵抗）素子である江崎ダイオードを利用した論理回路の構成方式が非特許文献２に記載されている。さらに、ＢＤＤ（Binary
Decision Diagram）の実装との関連から研究が進められているＹ−スイッチが非特許文献３に記載されている。
R. Compano, L. Molenkamp,D. J. Paul, Technology Roadmap for nanoelectronics,European Commission IST Programme: Future andEmerging Technologies, Microelectronics Advanced Research Initiative, http://nanoworld.org/NanoLibrary/nanoroad.pdf R. H. Mathews, J. P. Sage, T. C. L. Gerhard Sollner,S. D. Calawa, C.-L. Chen, L. J. Mahoney, P. A. Maki,and K. M. Molvar Proc. IEEE, vol. 87, no. 4, pp.596-605, April 1999. T. Palm and L. Thylen, "Designing logicfunctions using an electron waveguide Y-branch switch," J. Appl. Phys. vol. 79, pp. 8076, May 1996.
歴史的に見て、機械式リレー、真空管、バイポーラ半導体、ＣＭＯＳ半導体と変遷してきた論理デバイスの発展過程を考察すれば、そのデバイスが利用する物理的な原理も、電磁誘導による機械的運動の利用（機械式リレー）、自由空間内の電子の挙動の利用（真空管）、半導体バンド内のキャリアの挙動の利用（バイポーラ半導体）、２次元電子ガスの利用（ＣＭＯＳ半導体）と変遷を重ねている。つまり、ある原理を基本にした技術の末期には、材料工学等による既存方式の改善が試みられるが、新たな動作原理による技術が開発された場合には、この新たな技術によるデバイスが既存技術のデバイスにとって代わることになる。ここで、既存技術を新たな技術に置き換える主要な要件として、集積度および消費電力を挙げることができる。つまり、歴史的に見て、既存技術が新技術に置き換えられるとき、集積度および消費電力が劇的に改善されている。
現在のＣＭＯＳ技術においても、前記の通りの技術的な観点から、特に、集積度および消費電力の観点から限界が指摘されつつある。このような限界を超えるためのアプローチとして２つのアプローチがあることは前記したとおりである。本発明者は、第２のアプローチにより解決する道を選択する。第１のアプローチは短期的には有効な技術であるものの、前記した歴史的考察から遅かれ早かれ新たな原理によるデバイスが要請されることは必然であり、このような新たな原理に基づくデバイスにこそ大きな技術的ブレークスルーが期待できるためである。
しかしながら、第２のアプローチによる解決において、ＣＭＯＳ技術の次に来るポストＣＭＯＳ技術として特定の新技術が見えているわけではない。ナノ物理を背景にした新技術の方向性のみが見えてきているだけであり、ＣＭＯＳ技術に代わり得る全く新たな技術の創出が必要である。
新たな技術に要求される技術的要素は何であろうか。前記の歴史的トレンドからの推測では、新技術における重要な指標は集積度と消費電力の改善であると予想される。新技術は、集積度および消費電力の点でＣＭＯＳ技術と比較した明確な優位性を有している必要がある。一方、現在の計算機の膨大なソフトウェアを含むインフラを考慮すると、全く新たな計算方式を必要とする技術、たとえば量子計算機のような技術は好ましくない。全く新たな計算方式を採用する技術では、既存のインフラを効果的に利用することができず、技術的なハードルに加え、商業的なハードルも高くなりすぎると予想されるためである。よって、新技術においては、既存のインフラが利用できる要件、たとえば、既存の順序回路を使った古典計算機の実装と矛盾しない方式であることが好ましい。
ナノ物理を背景とした論理デバイスとして、従来技術の項で述べたＮＤＲ素子やＹ−スイッチは一つの解答である。つまり、単障壁でのトンネル効果を利用するダイオード（たとえば江崎ダイオード）や２重障壁間を介する共鳴トンネル効果を利用するダイオード（たとえば共鳴トンネルダイオード）は、ＮＤＲ性を持つ２端子ナノデバイスの代表例であり、このＮＤＲ性を利用すれば、差動クロックによる動作方式の採用と多数決論理の採用により、所定の論理動作を行わせることが可能である。また、前記のＹ−スイッチは量子干渉の効果を利用したスイッチデバイスであり、そのスイッチング性を利用して論理回路を構成することが可能である。何れもナノデバイスであることから微細化の限度を大きく広げることが期待できる。
しかし、従来技術のＮＤＲ素子を用いた論理回路では、入力と出力は抵抗素子あるいは誘導素子で分離されており、入力ゲインと入出力分離との間にトレードオフの関係がある。つまり、大きな入力ゲインを得ようとすれば入出力が分離できず、入出力を分離しようとすれば大きな入力ゲインを得ることができない問題がある。また、従来技術のＮＤＲ素子では、多数決論理を用いて論理回路を構成する。多数決論理を採用する論理回路では、各素子間でのＩ−Ｖ特性のばらつきが論理動作に与える影響を無視できない等の欠陥が指摘されており、プロセス精度を高める等の対策を講じる必要がある。
一方、Ｙ−スイッチはＢＤＤの実装との関係で検討されているものであり、現在の情報処理装置で適用されている順序回路の実装には必ずしも適したものではない。また、Ｙ−スイッチでゲートを用いない場合は入出力のゲインがとれず、ゲートを付加する構成では製造技術が複雑化し好ましくない。
なお、通常のダイオードを用いる論理回路はナノ物理を背景とする技術ではないが、仮に微細化を達成したとしても不具合が存在する。つまり、通常ダイオードによる基本論理回路を多段接続して任意の組み合わせ論理回路を実現できるが、多段接続を行うとスタティックな電流が流れてしまい、消費電力の観点から好ましくない。スタティックな電流を阻止するためには、回路の構成が複雑化してしまう問題があるので、論理回路の構成には適していない。
また、ＱＣＡは、素子のインピーダンスが高いため、電流利得を取ることが難しく、素子の実装に付随する寄生容量の充放電が効率的に行えない問題がある。
本発明の目的は、微細化および消費電力の観点から現在のＣＭＯＳ技術を凌駕する性能を達成し、かつ、既存の順序回路を使った古典計算機の実装と矛盾しない方式の論理回路を実現できる技術を提供することにある。また、そのような論理回路を、多数決論理を用いないで実現する技術を提供することにある。さらに、そのような論理回路において、入出力分離とゲインとのトレードオフを生じない、つまり、入出力分離がなされかつ入力ゲインをとることが可能な技術を提供することにある。
本明細書で開示する発明を順次説明するに先立ち、本発明が利用する物理現象の説明を行う。本来、物理現象は定量的に考察されるべきではあるが、理解のしやすさを考慮して定性的な説明に留める。また、説明は、発明の理解に必要と思われる範囲に留める。
本発明は、電子あるいはホール（キャリア）が実空間の特定位置に閉じ込められた時に発現する量子効果を利用する。キャリアの閉じ込めはたとえば量子井戸（ＱＷ）によって実現される。なお、ここではキャリアを一次元方向で閉じ込めるＱＷについて説明するが、二次元方向に閉じ込める量子細線（ＱＬ）や三次元方向に閉じ込める量子ドット（ＱＤ）においても同様な考察が成り立つ。また、以下の説明ではキャリアを電子として説明する。
ＱＷは、よく知られたように、半導体等のヘテロ接合を利用してポテンシャルを井戸型に構成することにより形成される。ＱＷの幅が十分に小さければ、ＱＷ内の電子は幅方向（ｚ方向とする）に閉じ込められ、電子エネルギは量子化されて離散的になる。ここで量子化された電子エネルギの準位をＥ１とする。なお、高次のエネルギ準位Ｅ２，Ｅ３，・・・（Ｅ１＜Ｅ２＜Ｅ３＜・・・）も存在するが、説明を簡単にするため、以下ではＥ１についてのみ説明を行う。
電子はｚ方向で閉じ込められているが、ｚ方向に垂直なｘ方向およびｙ方向には自由度があるので、電子自由度を反映してＱＷ内の電子は二次元電子ガス（２ＤＥＧ）になる。２ＤＥＧのエネルギは、Ｅ１およびフェルミレベルＥｆをエッジとするサブバンドを構成する（Ｅ１＜Ｅｆ）。Ｅｆは２ＤＥＧの電子密度を反映することになる。この状態を図１に示す。図１は、孤立したＱＷのエネルギバンド図である。図１において、縦軸は電子エネルギ、横軸はｚ方向の距離である。Ｅ１に対応する状態関数をΦｅ１で示している。よく知られているように、Φｅ１の裾の一部はヘテロ界面を透り越してＱＷの外側に染み出している。
ここで、２つのＱＷ（ＱＷ１，ＱＷ２）が十分に近い位置に形成された場合を考える。各ＱＷのΦｅ１（Φｅ１１，Φｅ１２）は前記のとおりＱＷの外側に一部染み出しているので、ＱＷ１とＱＷ２とが十分近ければ、２原子分子の場合と似た状況を生じ、Φｅ１１とΦｅ１２とが共鳴的に結合する結合量子井戸の状況を生じる。Φｅ１１とΦｅ１２が結合した状態では、Ｅ１は二つの準位ＥｓとＥａｓに分裂する。Ｅｓは対称結合、Ｅａｓは反対称結合の各状態に対応する。図２は、結合量子井戸の状態を示したエネルギバンド図である。縦軸は電子エネルギ、横軸はｚ方向の距離である。ＥｓおよびＥａｓに対応する各状態関数をΦｅｓ，Φｅａｓで示している。このように、２つのＱＷが結合量子井戸を形成している状態では、ＱＷ１とＱＷ２との間にはΦｅｓとΦｅａｓの位相差によりトンネル電流が流れる。各ＱＷのサブバンドは共通の電子エネルギ準位ＥｓとＥａｓを有することになるから、結合量子井戸内の２ＤＥＧは、２つの低ポテンシャル側エッジとしてＥｓとＥａｓを、共通の高ポテンシャル側エッジとしてＥｆを持つことになる。ただし、このようなサブバンドの結合は、各ＱＷのサブバンドの準位がほぼ一致している場合に限られる。外部電極等によりＱＷ１およびＱＷ２に電位差が印加された場合には、各ＱＷのサブバンド準位にずれが生じ、結合状態は崩れる。結合状態が崩れている状態では、ＱＷ１とＱＷ２とはほぼ絶縁された状態であり、両ＱＷ間には波動関数の位相差に起因するトンネル電流は流れない。
前段落で説明したような系では、ＱＷ１とＱＷ２との間の電位差によって、サブバンド間の結合状態が変化し、その電流電圧特性（Ｉ−Ｖ特性）において良好なＮＤＲ特性が発現すると期待できる。期待されるＱＷ１とＱＷ２との間のＩ−Ｖ特性を図３に示す。図３のＩ−Ｖ特性において、電位差の絶対値が大きくなるに従い、３つの領域が発現される。すなわち、サブバンド間に共鳴結合が生じている状態に対応する正微分抵抗領域（Ａ領域）、共鳴結合状態がないまたは消失しつつあるが、ヘテロ界面の外側に染み出したΦｅ１１およびΦｅ１２の裾部の重なりによってトンネル電流が流れる状態に対応する負性微分抵抗領域（Ｂ領域）、共鳴結合が消失し、また、ヘテロ界面の外側に染み出したΦｅ１１およびΦｅ１２の裾部の重なりによる通常のトンネル電流もわずかしか流れない状態に対応する絶縁領域（Ｃ領域）、である。なお、前記考察では無視した高次のエネルギ準位（Ｅ２，Ｅ３，・・・）によっても共鳴結合が形成される可能性があるため、設計条件によっては、この高次準位に起因するトンネル電流が流れる確率もある。
本願発明は、上記したような物理的知見に基づくものである。以下、本願発明の構成を説明する。
本明細書で開示する発明の一つである量子デバイスは、任意の第１方向が定義された実空間において、少なくとも前記第１方向でキャリアを閉じ込める第１量子構造領域および第２量子構造領域と、前記第１量子構造領域と前記第２量子構造領域との間のトンネル障壁領域と、前記第１方向に直交する平面に平行な方向であって前記第１量子構造領域の前記第１方向における量子閉じ込め状態を乱さない方向から前記第１量子構造領域にキャリアを注入する第１電極領域と、前記第１方向に直交する平面に平行な方向であって前記第２量子構造領域の前記第１方向における量子閉じ込め状態を乱さない方向から前記第２量子構造領域にキャリアを注入する第２電極領域と、キャリア伝導領域と、前記第１量子構造領域と前記キャリア伝導領域との間に配置された絶縁領域と、を有する。
このような量子デバイスでは、第１量子構造領域と第２量子構造領域とトンネル障壁領域とで前記した結合量子井戸の系が構成される。そして、第１量子構造領域と第２量子構造領域との間のＩ−Ｖ特性には、前記したような良好なＮＤＲ特性が見られる。ただし、上記したようなＩ−Ｖ特性を発現するには、前記系が実現されることつまりｚ方向での量子閉じ込め状態が実現されることが前提であるので、ｚ方向における量子閉じ込め状態を乱さないように第１量子構造領域および第２量子構造領域にキャリアを注入する必要がある。そのため、本発明の量子デバイスでは、第１方向に垂直な平面に沿って第１量子構造領域あるいは第２量子構造領域にキャリアを注入する第１電極領域あるいは第２電極領域を有する。ｚ方向に垂直な平面に沿ってキャリア（電子）を注入する限り、ｚ方向での量子閉じ込め状態は変化しない。よって、第１電極領域と第２電極領域との間に電圧を印加すれば、その電極領域間に流れる電流は前記したようなＩ−Ｖ特性を示し、このＩ−Ｖ特性におけるＮＤＲ特性を論理回路の論理状態生成に利用できる。
なお、前記量子デバイスにおいて、第１方向に「直交」する平面やその平面に「平行」な方向という文言を用いて第１電極領域あるいは第２電極領域の空間的な配置を特定している。ここで、「直交」あるいは「平行」の文言は、厳密な意味に解するべきではなく、「第１方向における量子閉じ込め状態を乱さない」限りにおいて、厳密な意味の「直交」や「平行」からずれることを許容するものである。このような意味に「直交」や「平行」を解するべきことは、後に説明する量子論理デバイス等他の発明についても同様である。また、ここで「第１方向における量子閉じ込め状態を乱さない」状態であるか否かは、前記のようなＮＤＲ特性がそのＩ−Ｖ特性において実現されているか否かによって判断することが可能である。前記のＮＤＲ特性が前記のような第１量子構造領域および第２量子構造領域の量子化（キャリア閉じ込め）という物理モデルによって発現される以上、ＮＤＲ特性が実現されていれば、第１方向における量子閉じ込め状態が乱されていない状態であるといえるためである。すなわち、ＮＤＲ特性が発現するか否かによって、第１方向における量子閉じ込め状態を乱さない「方向」からキャリアが吸入されているか否かを判断することが可能であり、前記のようなＮＤＲ特性を発現する限り、キャリアは「量子閉じ込め状態を乱さない方向」から注入されていると解釈できる。
ところで、前記物理的知見によれば、サブバンドのバンド構造を規定するものはＥｓ（またはＥ１）であり、サブバンドに充填される電子密度によって２ＤＥＧのフェルミレベルＥｆが決まる。そして、外部静電界によって一方の量子構造領域（ここでは第１量子構造領域とする）のバンドの電位を変化させれば、第１量子構造領域のサブバンドの電位（２ＤＥＧの低ポテンシャル側エッジ）を変化させることができる。一方、２ＤＥＧのフェルミレベルＥｆはサブバンドを充填するキャリアの最大エネルギ準位に一致するから、第１量子構造領域の電位を決める第１電極領域、または、両量子構造領域が共鳴結合状態にある場合の第２量子構造領域の電位（第２電極領域の電圧）によって第１量子構造領域のフェルミレベルＥｆを制御することができる。つまり、第１量子構造領域に印加する静電界によって第１量子構造領域のサブバンドエッジを、第１電極領域または共鳴結合状態である場合の第２電極領域によって第１量子構造領域のフェルミレベルを独立に制御することが可能になる。本発明の量子デバイスでは、第１量子構造領域のサブバンドエッジの制御用にキャリア伝導領域を備える。キャリア伝導領域は、絶縁領域を介して第１量子構造領域に印加する静電界を発生する。
上記のようなサブバンドエッジとフェルミレベルの独立制御性は、第１量子構造領域自体の持つ容量Ｃｑで分離された２つのノード電位によって第１量子構造領域の電位が決定されるという仮想ノード分離の概念でモデル化することができる。図４は、本発明の量子デバイスをモデル化した等価回路である。ＶＲは、第１量子構造領域と第２量子構造領域との間の抵抗モデルである。ＶＲはＮＤＲ特性を有する抵抗でモデル化される。Ｃｑ１およびＣｑ２は、第１量子構造領域および第２量子構造領域が有するそれ自体の静電容量を各々示したものである。Ｃｔｂはトンネル障壁領域の静電容量である。Ｃｏｘは絶縁領域の静電容量である。図示されるように、第１量子構造領域のサブバンドエッジＥｓ１とフェルミレベルＥｆ１は、第１量子構造領域自体の量子静電容量Ｃｑ１によって仮想的に分離される。また、第２量子構造領域のサブバンドエッジＥｓ２とフェルミレベルＥｆ２は、第１量子構造領域自体の量子静電容量Ｃｑ２によって仮想的に分離される。第１量子構造領域と第２量子構造領域とが、Ｅｓ１とＥｓ２が一致することにより共鳴結合状態にある場合はＶＲは導通状態であり、平衡状態であればＥｆ１とＥｆ２は一致する。キャリア伝導領域という第３の端子を付加することにより、本来２端子素子であるＮＤＲ素子（ＶＲ）をトランジスタのような３端子素子として機能させることが可能になる。これにより、ＮＤＲ素子の問題であった入力ゲインと入出力分離のトレードオフの問題を回避することが可能になる。また、第１電極領域と第２電極領域との間のＩ−Ｖ特性は、第１量子構造領域と第２量子構造領域とのサブバンドの電位関係によって発現することから、キャリア伝導領域に印加する電圧によって、第１電極領域および第２電極領域間のＩ−Ｖ特性を変化させることが可能になるともいえる。
なお、本発明の量子デバイスを上記のように３端子デバイスとして把握すると、前記のキャリア伝導領域つまり第１量子構造領域のサブバンドに影響を与える静電界を発生するような半導体または導電体がトランジスタのゲート、第１量子構造領域および第２量子構造領域がトランジスタのソースおよびドレインに相当する。そして、トランジスタのチャネルに相当する本発明の量子デバイスの構成は、キャリアがそこを通過するキャリアの制御領域であるというアナロジから、トンネル障壁領域であると考えられる。一般的な量子デバイス、たとえば江崎ダイオードや共鳴トンネルダイオードでは、空間的な量子化は存在しない、もしくはチャネルが量子化されている必要がある。しかし、本願の量子デバイスでは、ソース・ドレインが量子化されている必要があるものであり、この点で従来の量子デバイスとは相違する。
上記量子デバイスにおいて、第１量子構造領域および第２量子構造領域は、少なくとも第１方向（ｚ方向）でキャリアが閉じ込めるられていることが要件であり、他方向でキャリアが閉じ込められていてもよい。単一方向（一次元）でキャリアが閉じ込められる場合には、前記で説明したように第１量子構造領域および第２量子構造領域は量子井戸（ＱＷ）を構成するが、２次元方向で閉じ込められれば、第１量子構造領域および第２量子構造領域は量子細線（ＱＬ）を、３次元方向で閉じ込められれば量子ドット（ＱＤ）を構成する。量子細線あるいは量子ドットで第１量子構造領域、第２量子構造領域が構成された場合であっても、第１方向（ｚ方向）に垂直な平面に沿ってキャリアが注入される限り、ｚ方向での量子閉じ込め状態に変化はない。
上記量子デバイスにおいて、キャリア伝導領域は、キャリア伝導領域に印加される電位によって生成される電界による第１領域構造領域の静電位への影響が、第２量子構造領域の静電位への影響に比較して、より大きく与えられる位置または形状で配置されるものとすることができる。キャリア伝導領域は、第１領域構造領域のサブバンドに影響を与える電界を発生し得る限り、どのような位置あるいは形状で配置されるかは任意である。しかし、第２量子構造領域にも同時に影響を与える場合には、第２量子構造領域よりも大きな影響を第１量子構造領域に与える位置あるいは形状でキャリア伝導領域が配置される必要があることを規定したものである。ここで、「影響」とは、各量子構造領域のサブバンドへの影響であることはいうまでもない。
上記量子デバイスにおいて、キャリア伝導領域が生成する電界によって、第１量子構造領域へのキャリアの閉じ込めにより生成される第１量子構造領域のサブバンド準位を制御し、第１電極領域に与えられる電位、または、第１量子構造領域と第２量子構造領域とが共鳴結合状態にある場合の第２電極領域に与えられる電位によって、第１量子構造領域のキャリアのフェルミ準位を制御するものとすることができる。本発明の量子デバイスが有する仮想ノード分離の機能に着目して発明を把握したものである。
上記量子デバイスにおいて、第１量子構造領域と第２量子構造領域との電位差により、第１量子構造領域と第２量子構造領域の各エネルギ準位の状態関数が共鳴的な結合を生じ、この共鳴的な結合によるトンネル効果によって実現される第１量子構造領域および第２量子構造領域間の正微分抵抗状態と、共鳴的な結合がないもしくは結合が消失しつつあるもののトンネル障壁領域に染み出した各エネルギ準位の状態関数の重なりにより実現される第１量子構造領域および第２量子構造領域間の負性微分抵抗状態と、共鳴的な結合も状態関数の重なりも発生しない、または、その重なりが無視できることによる第１量子構造領域および第２量子構造領域間の絶縁状態と、を有するものとすることができる。前記した量子デバイスのＩ−Ｖ特性が３つの領域に区分されることを各領域が生成される物理的メカニズムに着目して本発明を把握したものである。また、このＩ−Ｖ特性における３つの領域を実際のＩ−Ｖ特性において把握すれば以下のとおりである。すなわち、第１電極領域と第２電極領域との間の電流電圧特性において、第１電極領域と第２電極領域との間の電圧差の絶対値が大きくなるに従い電圧と電流との間に正の相関がある正微分抵抗領域、電圧と電流との間に負の相関がある負性微分抵抗領域、および、電圧絶対値の増加によっても電流が流れないまたは電流ピーク値の１０％以下の電流が流れる絶縁領域、の各領域を有する量子デバイスである。ここで、電流ピーク値の１０％以下の電流が流れる状態をも絶縁領域に含めるのは、本願の量子デバイスを本願で開示した論理回路ならびに論理回路駆動方式で用いれば、ピーク値の１０％以下の電流が流れる領域は機能的に見て絶縁領域と同等であるとみなせるからである。
なお、前記量子デバイスにおいて、第１方向に垂直な平面に複数の第２量子構造領域が形成されてもよい。また、第１方向に垂直な一の平面に複数の第１量子構造領域が形成され、第１方向に垂直な他の平面に複数の第２量子構造領域が形成されてもよい。さらに、キャリア伝導領域が複数形成され、複数のキャリア伝導領域の各々には、異なる電位が印加されてもよい。これら第１量子構造領域、第２量子構造領域あるいはキャリア伝導領域を複数設ければ、各種の量子論理デバイスを構成することが可能になる。
上記した量子デバイスによれば、現在のＣＭＯＳ技術では限界とされる微細化領域を容易に超えることができる。現在最先端のＣＭＯＳＦＥＴのゲート長が９０ｎｍ程度であり、既に微細化による問題が指摘されている状況において、本発明の量子デバイスにおけるチャネル相当部分の長さ（トンネル障壁のｚ方向長さ）は一般的な材料（ＧａＡｓやＡｌＧａＡｓ）で数ｎｍである。１桁以上の微細化を図ることが可能なことは容易に理解できよう。加えて、本発明の量子デバイスでは、ＣＭＯＳＦＥＴに特有なゲート電圧のしきい値も存在しない。よって、回路駆動電圧を相当にスケールダウンすることが可能になり、駆動電圧の低電圧化による消費電力の低減効果を相当に期待できる。
次に、本明細書で開示する発明として２つの量子論理デバイスを開示する。第１の量子論理デバイスは、前記した量子デバイスと同様な部材で構成されるが、第２量子構造領域を一対（２つ）有する点において部材構成が相違する。また、一対の第２量子構造領域に対応して、第２電極領域を一対（２つ）有する。そして、本第１の量子論理デバイスは、これら部材で構成される量子デバイスを利用し、キャリア伝導領域を入力、第１電極領域を出力、第２電極領域の一方を１状態（高電圧状態）、他方を０状態（低電圧状態）とすることによりラッチ回路を構成するものである。あるいは、同様な部材構成の量子デバイスを利用し、一対の第２電極領域を入力、第１電極領域を出力、キャリア伝導領域を１状態（高電圧状態）とすることによりＯＲ論理回路を構成するものである。あるいは、同様な部材構成の量子デバイスを利用し、一対の第２電極領域を入力、第１電極領域を出力、キャリア伝導領域を０状態（低電圧状態）とすることによりＡＮＤ論理回路を構成するものである。
第２の量子論理デバイスは、前記した量子デバイスと同様な部材で構成されるが、キャリア伝導領域を一対（２つ）有する点において部材構成が相違する。そして、本第２の量子論理デバイスは、これら部材で構成される量子デバイスを２つ利用し、２つの量子デバイスのうち一方を第１デバイス、他方を第２デバイスとすれば、第１デバイスの一方のキャリア伝導領域および第２デバイスの一方のキャリア伝導領域を入力、第１デバイスの第１電極領域および第２デバイスの第１電極領域を出力、第１デバイスの他方のキャリア伝導領域および第１デバイスの第２電極領域を１状態（高電圧状態）、第２デバイスの他方のキャリア伝導領域および第２デバイスの第２電極領域を０状態（低電圧状態）、とすることによりＮＯＴ論理回路を構成するものである。
これら第１あるいは第２の量子論理デバイスを用いれば、前記のように入力あるいは出力を適切に構成することにより、順序回路の構成に必要なラッチ回路、あらゆる組み合わせ論理回路の基本となる基本論理回路であるＡＮＤ回路、ＯＲ回路、ＮＯＴ回路を実現することが可能である。従って、既存の順序回路を使った古典計算機の実装と矛盾しない方式の論理回路を、量子デバイスによって構成することが可能である。各回路機能を実現する量子論理デバイスの動作については後に詳細に説明する。
なお、上記第１あるいは第２の量子論理デバイスにおいて、デバイスを構成する各部材についての特徴は、前記した量子デバイスが有する特徴と同様である。
上記第１あるいは第２の量子論理デバイスの駆動においては、キャリア伝導領域への信号印加を第１クロック信号に同期して行い、第２電極領域への信号印加を第１クロック信号から所定の位相だけ遅れた第２クロック信号に同期して行う多相クロックモードでの論理回路駆動方式を採用できる。多相クロックモードによって回路を駆動することにより、キャリア伝導領域への信号印加つまり第１量子構造領域のサブバンド制御を、第２電極領域への信号印加つまり第１量子構造領域のフェルミレベル制御より先に行うこととなり、論理動作を安定化し、入力信号に対する出力信号のゲインを大きくすることが可能になる。
上記第１あるいは第２の量子論理デバイスの駆動においては、第２電極領域への信号印加の後、次のキャリア伝導領域への信号印加までの間に、第１量子構造領域、第２量子構造領域およびキャリア伝導領域の電位をイコライズするイコライズ期間を設ける論理回路駆動方式を採用できる。イコライズ期間を設けることにより、動作の高速化・安定化を図ることができる。なお、イコライズ期間を設けても、そのイコライズ期間におけるリーク電流発生等の不具合はない。むしろ、前記量子デバイスの絶縁領域での電流が大きいときには、スタンバイ状態でのリーク電流を０にすることができる。
上記第１の量子論理デバイスを任意に組み合わせて構成した論理回路の駆動においては、入力信号およびその反転入力信号を入力し、出力信号およびその反転出力信号を出力する差動モードで論理回路を駆動する論理回路駆動方式を採用できる。差動モードを採用することにより、クロストークノイズ等の回路擾乱要素を排除でき、また、ＮＯＴ論理を簡単に実装することができる。なお、ＮＯＴ論理は、差動モードにおける入力信号を反転して出力することにより構成できる。
前記した第１および第２の量子論理デバイスにおけるＡＮＤ回路、ＯＲ回路またはＮＯＴ回路を組み合わせれば任意の組み合わせ論理回路を構成することができ、これら組み合わせ論理回路も本願発明の一つとして把握することが可能である。
前記した第１の量子論理デバイスを前記した差動モードで駆動すれば、任意のＡＮＤ回路、ＯＲ回路、または、差動モードでの論理回路駆動方式により実現されるＮＯＴ論理の実装により、任意の組み合わせ論理回路を構成でき、これら組み合わせ論理回路も本願発明の一つとして把握することが可能である。
前記した組み合わせ論理回路と、前記した第１の量子論理デバイスにおけるラッチ回路とをカスケードに接続することができる。組み合わせ論理回路においては、前段回路の出力から供給されるチャージを次段回路の入力に供給して、効果的にチャージリサイクリングを実現できる。本発明のラッチ回路では、入力が電源電圧に増幅されるので、前段から十分なチャージが供給されなくなれば、カスケード接続したラッチ回路から必要最低限のチャージを供給する。これにより、消費電力の低減を図ることが可能である。なお、このようなラッチ回路を含む回路においてラッチ回路を複数含む場合に、複数のラッチ回路の各々に独立した第１クロック信号および第２クロック信号を与えることができ、順序回路を容易に構成することが可能となる。
本発明によれば、微細化および消費電力の観点から現在のＣＭＯＳ技術を凌駕する性能を達成し、かつ、既存の順序回路を使った古典計算機の実装と矛盾しない方式の論理回路を実現でき。また、そのような論理回路を、多数決論理を用いないで実現でき、さらに、そのような論理回路において、入出力分離とゲインとのトレードオフを生じない、つまり、入出力分離がなされかつ入力ゲインをとることが可能な技術が提供される。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図５は、本発明の一実施の形態である量子論理デバイスの一例を示した斜視図である。図６は、図５におけるＡ−Ａ線断面を示した断面図であり、図７は、図５におけるＢ−Ｂ線断面を示した断面図である。
本実施の形態の量子論理デバイスは、第１伝導部材１０１ａおよび第１伝導部材１０１ｂと、第２伝導部材１０２ａおよび第２伝導部材１０２ｂと、第３伝導部材１０３ａおよび第３伝導部材１０３ｂとを含む。なお、図５に示す量子論理デバイスには２つの量子論理デバイスを有するが詳細は後述する。第１伝導部材１０１ａおよび１０１ｂと第２伝導部材１０２ａおよび１０２ｂとの間には絶縁部材１０４が形成され、第１伝導部材１０１ａおよび１０１ｂと第３伝導部材１０３ａおよび１０３ｂとの間には絶縁部材１０５が形成されている。なお、絶縁部材１０４および絶縁部材１０５の各々は、少なくともｘｙ平面内では一体として形成されるものであるが、図を見やすくするため、図５の斜視図においては、第１伝導部材１０１ａおよび１０１ｂと第２伝導部材１０２ａおよび１０２ｂとの間に挟まれる部分および第１伝導部材１０１ａおよび１０１ｂと第３伝導部材１０３ａおよび１０３ｂとの間に挟まれる部分のみ図示している。また、図５には図示しないが、第２伝導部材１０２ａおよび１０２ｂの＋ｚ側には絶縁部材１０６が形成されており、図５〜７には図示しないが、第３伝導部材１０３ａおよび１０３ｂの−ｚ側にも絶縁部材が形成されている。さらに、各伝道部材１０１ａ，１０１ｂ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂにはキャリア（電子）をデバイス外部に取り出す取出し電極（図示せず）が接続されている。
各伝導部材１０１ａ，１０１ｂ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂは直線状に形成された部材であり、図示するような空間配置で配置される。すなわち、第１伝導部材１０１ａおよび１０１ｂの各々は、ｘ方向に延伸する直線状に形成され、ｘｙ平面に並んで配置される。第２伝導部材１０２ａおよび１０２ｂの各々は、ｙ方向に延伸する直線状に形成され、第１伝導部材１０１ａおよび１０１ｂが配置された平面より＋ｚ方向に位置するｘｙ平面に並んで配置される。つまり、第１伝導部材１０１ａおよび１０１ｂと第２伝導部材１０２ａおよび１０２ｂとはｚ方向から見れば直交することになる。第３伝導部材１０３ａおよび１０３ｂの各々は、ｘ方向に延伸する直線状に形成され、第１伝導部材１０１ａおよび１０１ｂが配置された平面より−ｚ方向に位置するｘｙ平面に並んで、第１伝導部材１０１ａおよび１０１ｂに沿うように配置される。
第１伝導部材１０１ａおよび１０１ｂのｚ方向の厚さはたとえば数ｎｍ程度であり、第１伝導部材１０１ａ（第１伝導部材１０１ｂ）と絶縁部材１０４および絶縁部材１０５とでｚ方向の量子井戸（ＱＷ）を構成する。言い換えれば、第１伝導部材１０１ａおよび１０１ｂでは、ｚ方向でキャリア（電子）が閉じ込められ量子化されている。なお、第１伝導部材１０１ａおよび１０１ｂは、ｘ方向およびｙ方向では量子化される必要はなく、ｘ方向およびｙ方向ではキャリアは閉じ込められない。よって、第１伝導部材１０１ａおよび１０１ｂ内の電子は、ｘｙ平面に広がる二次元電子ガス（２ＤＥＧ）になる。なお、第１伝導部材１０１ａおよび１０１ｂの材料は、前記量子井戸を構成する限り特に限定されない。
第２伝導部材１０２ａおよび１０２ｂのｚ方向の厚さは、第１伝導部材の場合と同様、たとえば数ｎｍ程度である。第２伝導部材１０２ａ（第２伝導部材１０２ｂ）と絶縁部材１０４および＋ｚ方向に配置される絶縁部材１０６（図５には図示しない）とでｚ方向の量子井戸（ＱＷ）を構成する。よって、第１伝導部材の場合と同様に、第２伝導部材１０２ａおよび１０２ｂでは、ｚ方向でキャリア（電子）が閉じ込められ量子化されている。また、同様に、第２伝導部材１０２ａおよび１０２ｂは、ｘ方向およびｙ方向では量子化される必要はなく、ｘ方向およびｙ方向ではキャリアは閉じ込められない。よって、第２伝導部材１０２ａおよび１０２ｂ内の電子は、ｘｙ平面に広がる二次元電子ガス（２ＤＥＧ）になる。なお、第２伝導部材１０２ａおよび１０２ｂの材料は、前記量子井戸を構成する限り特に限定されない。
第３伝導部材１０３ａおよび１０３ｂは、ｘｙｚ何れの方向でも量子化される必要はなく、第１伝導部材１０１ａおよび１０１ｂの各々に影響を与える静電界を発生する機能を持つ。第３伝導部材１０３ａおよび１０３ｂの材料に特に限定はない。
絶縁部材１０４は、第１伝導部材１０１ａおよび１０１ｂと第２伝導部材１０２ａおよび１０２ｂとの間に形成された絶縁膜であり、トンネル電流が流れやすいようその膜厚を薄く形成する。膜厚として数ｎｍかそれ以下を例示できる。絶縁部材１０４の材料は、前記した量子井戸が形成できる材料、トンネル電流が流れる程度に薄く形成できる材料である限り特に限定されない。
絶縁部材１０５は、第１伝導部材１０１ａおよび１０１ｂと第３伝導部材１０３ａおよび１０３ｂとの間に形成された絶縁膜であり、トンネル電流が流れ難いようその膜厚を絶縁部材１０４より厚く、もしくは、トンネル障壁の高い材料を使って形成する。膜厚として数ｎｍから数十ｎｍを例示できる。絶縁部材１０５の材料は、前記した量子井戸が形成でき、良好な絶縁特性をもつ材料である限り特に限定されない。
前記各部材を前記のとおりの空間配置で配置することにより、前記部材のうち一部の部材によって前記課題を解決するための手段で説明した量子デバイスが構成される。たとえば、第１伝導部材１０１ａと、第２伝導部材１０２ａと、第３伝導部材１０３ａと、絶縁部材１０４と、絶縁部材１０５とで、一つの前記量子デバイスが構成される。各部材を前記量子デバイスに対応付ければ、第１伝導部材１０１ａが前記量子デバイスにおける第１量子構造領域および第１電極領域、第２伝導部材１０２ａが前記量子デバイスにおける第２量子構造領域および第２電極領域、第３伝導部材１０３ａが前記量子デバイスにおけるキャリア伝導領域、絶縁部材１０４の一部が前記量子デバイスにおけるトンネル障壁領域、絶縁部材１０５の一部が前記量子デバイスにおける絶縁領域、である。前記のとおり、第１伝導部材１０１ａと第２伝導部材１０２ａはｚ方向から見れば交差しており、この交差しているｚ方向から見た重なり部分で、前記量子デバイスの結合量子井戸が形成される。よって、第１伝導部材１０１ａおよび第２伝導部材１０２ａをｚ方向から見た重なり部分（重複部分）と重なっていない部分（非重複部分）に分けると、第１伝導部材１０１ａの重複部分が前記量子デバイスの第１量子構造領域、第１伝導部材１０１ａの非重複部分が前記量子デバイスの第１電極領域に対応する。同様に、第２伝導部材１０２ａの重複部分が前記量子デバイスの第２量子構造領域、第２伝導部材１０２ａの非重複部分が前記量子デバイスの第２電極領域に対応する。第１伝導部材１０１ａおよび第２伝導部材１０２ａの非重複部分は、ｚ方向に直交するｘｙ平面から重複部分にキャリアを注入するものであり、重複部分の量子閉じ込め状態を乱さない。なお、前記同様に、各部材の組み合わせで３つの他の量子デバイスが構成される。すなわち、第１伝導部材１０１ａ、第２伝導部材１０２ｂ、第３伝導部材１０３ａ、絶縁部材１０４および絶縁部材１０５で、あるいは、第１伝導部材１０１ｂ、第２伝導部材１０２ａ、第３伝導部材１０３ｂ、絶縁部材１０４および絶縁部材１０５で、あるいは、第１伝導部材１０１ｂ、第２伝導部材１０２ｂ、第３伝導部材１０３ｂ、絶縁部材１０４および絶縁部材１０５で、他の量子デバイスが構成される。
上記の通り、図５に示す量子論理デバイスでは、前記量子デバイスを４つ含むことになる。このうち、ｘ方向に沿った２つの量子デバイスで一つの量子論理デバイスを構成する。つまり、図５に示す量子論理デバイスには２つの量子論理デバイスを含む。
図８は、一つの量子論理デバイスを模式的に示した図である。図８の量子論理デバイスは、図７の断面図に表されている各部材で構成されることになる。ただし、図５の量子論理デバイスに含まれる各量子デバイスは各々等価なものであり、第１伝導部材１０１ａ等の各部材を、その符号に「ａ」、「ｂ」の添え字を付して区別する必然性はない。よって、特に言及する場合を除き、同じ機能を有する部材には共通の符号を用い、「ａ」、「ｂ」等の添え字による部材の区別を省略することとする。図８の模式図においては共通の部材番号を用いている。第１伝導部材１０１と第２伝導部材１０２との間に負性微分抵抗素子ＮＤＲが挿入されているように表記し、前記量子デバイスが有するＩ−Ｖ特性を対応付けている。また、入出力として、入力ＩＮ、出力ＯＵＴ、入力Φ、反転入力Φバーを示している。なお、ΦとΦバーとが入力される第２伝導部材１０２を区別するためにΦバーが入力される第２伝導部材を１０２ｂとする。また、２つのＮＤＲを区別するために、第２伝導部材１０２ｂと第１伝導部材１０１との間のＮＤＲをＮＤＲｂとする。
図８の量子論理デバイスは、２つの前記量子デバイスが並列接続されたものである。つまり各量子デバイスの第１量子構造領域およびキャリア伝導領域が並列に接続されている。よって、図８の量子論理デバイスを等価回路で表せば図９のようになる。図９は、図８の量子論理デバイスの等価回路を示す回路図である。第１伝導部材１０１（第１量子構造領域）のサブバンドは絶縁部材１０５を介した第３伝導領域からの静電界で制御され、
第１伝導部材１０１のフェルミレベルは、ＮＤＲあるいはＮＤＲｂを介して、２つの第２伝導領域（第２量子構造領域）の何れかの電位（または両方の電位）に一致するように制御されることになる。ここで、出力ＯＵＴの電位は第１伝導部材１０１のフェルミレベルに一致する。つまり、ΦとΦバーとがアクティブ状態で相補的な信号であることを前提にすれば、ＮＤＲあるいはＮＤＲｂの何れか一方はＯＮ（正微分抵抗状態）であり、他方はＯＦＦ（負性微分抵抗状態あるいは絶縁状態）となるので、ＯＵＴはΦまたはΦバーの何れかの信号電位に一致する。そして、何れの状態（ＯＵＴがΦに一致する状態かＯＵＴがΦバーに一致する状態）になるかは、ＩＮの信号電圧によって決定されることになる。
図１０を用いて、上記の動作を詳細に説明する。図１０は、図８の量子論理デバイスの動作を説明するための図であり、（a）はタイムチャート、（ｂ）はバンド図、（ｃ）はＩ−Ｖ特性図である。図１０（ａ）において、縦軸には、クロック、入力および出力の各信号の電圧を示し、横軸は時間である。図８の量子論理デバイスでは、図１０（ａ）の最上段に示す第１のクロックＣＬＫに同期して入力信号ＩＮを入力する。ＩＮは、例えば、イコライズ状態（中立状態）で０．５Ｖ、印加状態（アクティブ状態）で０Ｖあるいは１Ｖになる信号である。
また、本量子論理デバイスでは、図１０（ａ）の２段目に示す第２のクロックＣＬＫＤに同期してΦ、Φバーを入力する。第２のクロックＣＬＫＤは、第１のクロックＣＬＫよりも所定の位相だけ遅れるクロック信号である。所定の位相としては２π／８〜２π／３程度を例示できるが、正常な動作を確保できる限り特に制限はない。このような多相クロック方式では、ΦあるいはΦバーへの電圧印加に先立ち、第１のクロックＣＬＫに同期して動作する回路から生成されるＩＮに電圧が印加されるので、確実な動作が確保できる。ＣＬＫ、ＣＬＫＤは、通常の同期回路との比較・関連で示したが、本願の方式では、必ずしも必要な構成要素ではない。
Φは、イコライズ状態（中立状態）で０．５Ｖであり、印加状態で１Ｖになる信号である。また、Φバーは、イコライズ状態（中立状態）で０．５Ｖであり、印加状態で０Ｖになる信号である。なお、上記で例示した０Ｖ、０．５Ｖ、１Ｖの電圧はあくまでも例示であり、さらに小さな電圧振幅あるいは大きな電圧振幅とすることもできる。また、イコライズ状態の電圧が０．５Ｖであることも単なる例示である。イコライズ状態の電圧は信号振幅の中間電圧であればよい。
前記タイムチャートで信号を印加した時の第１伝導部材１０１、第２伝導部材１０２および第２伝導部材１０２ｂのポテンシャルを示したのが、図１０（ｂ）のバンド図である。図１０（ｂ）では、図１０（ａ）のタイミングチャートにおけるｔ１〜ｔ５の各時間に対応する５つのバンド図が示されている。各バンド図における左側のＱＷはΦに接続される第２伝導部材１０２に対応し、中間のＱＷはＯＵＴに接続される第１伝導部材１０１に対応し、右側のＱＷはΦバーに接続される第２伝導部材１０２ｂに対応する。また、各バンド図の各ＱＷには２ＤＥＧが表示されており、２ＤＥＧの下端はサブバンド準位に上端はフェルミレベルに対応する。
また、図１０（ｃ）は、ｔ１〜ｔ５の各時間（すなわち同図（ｂ）の各ポテンシャル状態）におけるＩ−Ｖ特性を示したグラフである。同図（ｃ）の各Ｉ−Ｖ特性グラフでは、２つのＩＶカーブが示されており、実線で示したカーブは第２伝導部材１０２ｂと第１伝導部材１０１との間（つまりΦバーとＯＵＴの間）のＩ−Ｖ特性を、破線で示したカーブは第２伝導部材１０２と第１伝導部材１０１との間（つまりΦとＯＵＴの間）のＩ−Ｖ特性を示している。点線および破線の各カーブの交点は第１伝導部材１０１の動作点である。
時間ｔ１におけるバンド図を参照すると、第２伝導部材１０２、第１伝導部材１０１および第２伝導部材１０２ｂの各領域はそのポテンシャルがイコライズ（平等化）されており、各領域のサブバンドは一致している。よって２つのＮＤＲ（ＮＤＲおよびＮＤＲｂ）は何れもＯＮであり、ΦとΦバーとの間は導通状態である（ｔ１に対応するＩ−Ｖ特性図）。この状態で仮にΦ、ΦバーあるいはＯＵＴの何れかの端子間に電圧を印加しても容易に電流が流れて電圧が平準化される方向に働く。ただし、ΦおよびΦバーは何れも０．５Ｖでイコライズされているので電流は流れず、ＯＵＴは０．５Ｖである。
ＩＮが０Ｖ印加されている時刻ｔ２のバンド図を参照すると、第３伝導部材１０３からの電界によって第１伝導部材１０１のポテンシャルが下げられる。これによって、第１伝導部材１０１のサブバンド準位が低ポテンシャル側に引っ張られている。このような状態では、第２伝導部材１０２、１０２ｂと第１伝導部材１０１のサブバンドが若干ずれることになる。これを反映して、対応するＩ−Ｖ特性図ではＩＶカーブのピークが若干小さくなる。なお、この状態では、ＮＤＲおよびＮＤＲｂはまだＯＮなので、各伝導領域のフェルミレベルは一致している。
時刻ｔ３において、ΦおよびΦバーに電圧が印加されるようになると、対応するバンド図に示すように、第２伝導部材１０２および第２伝導部材１０２ｂの間に電圧Ｖｉｎに起因するポテンシャル差が生じる。このとき、第１伝導部材１０１のサブバンドと第２伝導部材１０２ｂのサブバンドは一致する方向に働くが、第１伝導部材１０１のサブバンドと第２伝導部材１０２のサブバンドとは不一致が拡大する方向に働く。この結果、対応するＩ−Ｖ特性図に示すように、第１伝導部材１０１および第２伝導部材１０２ｂ間のＩＶカーブ（実線）はそのピークが増加する（電流が流れやすい方向に動く）が、第１伝導部材１０１および第２伝導部材１０２間のＩＶカーブ（破線）はそのピークが減少する（電流が流れ難い方向に動く）。
前段落のようなＩＶカーブの非対称性が発生すると、第１伝導部材１０１内のキャリアは第２伝導部材１０２ｂ（Φバー）の方向に移動しやすくなり、逆に第１伝導部材１０１内のキャリアは第２伝導部材１０２（Φ）の方向に移動し難くなる。このようなＩＶカーブの非対称性に起因するキャリア移動によってＩＶカーブの非対称性はさらに増幅され、時間ｔ４の段階に達すると、対応するＩ−Ｖ特性図に示すように、第１伝導部材１０１および第２伝導部材１０２間のＩＶカーブ（破線）の動作点は負性微分抵抗領域に入るようになる。この結果、ＮＤＲは急激にＯＦＦ状態に移行する。同時に、第１伝導部材１０１内のキャリアと第２伝導部材１０２ｂのキャリアとは平準化されてサブバンドが一致するようになり、ＮＤＲｂはＯＮ状態で安定する（時刻ｔ５の対応するバンド図およびＩ−Ｖ特性図）。よって、第１伝導部材１０１の電位（フェルミレベル）は第２伝導部材１０２ｂの電圧で安定化し、ＯＵＴとしてΦバーの入力電圧に等しい０Ｖが出力される。この安定化した状態では、時刻ｔ６のＩＮ信号のリセットのような外乱要因が入ったとしても速やかにΦバーから必要なキャリアが供給され、安定化した状態を崩されることはない。
時刻ｔ７〜ｔ１２における動作は、ＩＮに印加する電圧が前記とは逆の１Ｖにすることから、第２伝導部材１０２と第２伝導部材１０２ｂについての説明を入れ替えた場合と同じである。上記した動作に基づき、前記量子論理デバイスの各入力に各状態の電圧を印加する場合を考察すると、図８のような入出力構成の量子論理デバイスでは、図１１に示す真理値表のような動作をすることがわかる。つまり、図８の入出力構成の量子論理デバイスは、ラッチ回路として機能することがわかる。
図１２は、図８の量子論理デバイスと同様な量子論理デバイスにおいて他の入出力構成とした場合を示したデバイス模式図および真理値表である。図８のＩＮに代えてＯＲＩＮ、Φに代えてＩＮ１、Φバーに代えてＩＮ２を入力する。ＯＲＩＮは、Φより早く、例えばクロックＣＬＫに同期して、印加される「１Ｖ」の信号である。なお、「１Ｖ」が変更可能であることは前記同様である。図１２のデバイスでは、真理値表に示すようにＯＲ論理が得られる。この入出力構成における量子論理デバイスの動作は、前記説明から明らかであろう。
図１３は、図８の量子論理デバイスと同様な量子論理デバイスにおいてさらに他の入出力構成とした場合を示したデバイス模式図および真理値表である。図８のＩＮに代えてＡＮＤＩＮ、Φに代えてＩＮ１、Φバーに代えてＩＮ２を入力する。ＡＮＤＩＮは、Φより早く、例えばクロックＣＬＫに同期して、印加される「０Ｖ」の信号である。なお、「０Ｖ」が変更可能であることは前記同様である。図１３のデバイスでは、真理値表に示すようにＡＮＤ論理が得られる。この入出力構成における量子論理デバイスの動作も、前記説明から明らかであろう。
本実施の形態の量子論理デバイスでは、前記のとおり、その入出力構成を変更してラッチ、ＡＮＤ、ＯＲの各論理回路を構成できる。また、図５に示す量子論理デバイスでは、そのようなラッチ、ＡＮＤ、ＯＲの各論理回路を構成できる量子論理デバイスを２つ含んでいる。この２つの量子論理デバイスを相補的に差動動作させるように構成すれば、ＮＯＴ論理は容易に実装できる。すなわち、図１４に示すように、入力ＩＮとそのインバース信号ＩＮバーをクロスして出力ＯＵＴおよびＯＵＴバーにすることにより簡単に実装できる。
このように差動モードで回路を構成すれば、前記した量子論理デバイスによるＡＮＤ、ＯＲの各論理回路と相補的回路構成によるＮＯＴ論理の実装により、任意の論理回路の構成が可能な基本論理回路を得ることができる。これにより、任意の論理を前記基本論理回路の組み合わせ論理回路によって構成することができる。さらに、前記した量子論理デバイスによるラッチ回路を適用すれば、任意の順序回路を実装できる。すなわち、既存の順序回路を使った古典計算機の実装に矛盾しない方式を実現できる。
図１５は、本実施の形態の量子論理デバイスを差動モードでの回路構成に適用した場合の論理回路の一例を示した図である。図１５の回路は、ＯＵＴ＝ＮＯＴ（ＩＮ１） ＡＮＤ ＩＮ２の論理を得るようにした回路である。図において明らかなように、ＡＮＤ、ＯＲ、ＮＯＴの各論理回路では、入力として供給されたチャージが出力に利用される。つまり、本実施の形態の量子論理デバイスでＡＮＤ、ＯＲ、ＮＯＴの各論理回路を構成する場合には、入力されたチャージを次段の論理回路で再利用（チャージリサイクリング）し、消費電力を削減することが可能である。チャージリサイクリングは、入力として十分なエネルギーが得られる限り複数段に渡って利用できる。回路にエネルギを供給する場合には、ラッチ回路を用いることができる。
なお、本実施の形態の量子論理デバイスは差動モードでの回路構成にすることによって、コモンラインからのノイズ等擾乱要因に対する安定性を増すことができ、また、前記したようにＮＯＴ回路の実装が極めて容易になるというメリットもある。しかしながら、必ずしも差動モード回路構成にする必要はない。この場合、ＮＯＴ論理を実現するデバイスが別途必要になるが、このような量子論理デバイスとして、図１６のデバイスおよび回路構成を例示できる。図１６の量子論理デバイスは、第３伝導領域を二つの領域１０３ａと１０３ｂに分け、この量子論理デバイスを２つ用いてＮＯＴ論理回路を実現したものである。入出力の接続および構成は図示のとうりである。入力ＩＮに「０」が入った場合、上側のデバイスのＮＤＲがＯＮになり、出力として「１」が現れる。逆に入力ＩＮに「１」が入った場合、下側のデバイスのＮＤＲがＯＮになり、出力として「０」が現れる。このようなＮＯＴ回路を実現する量子論理デバイスを用いれば、論理回路を差動モードで構成する必要ななく、信号本数が半分になるという利点がある。
本実施の形態の量子論理デバイスを製造するには、既知の薄膜形成方法、リソグラフィおよびエッチング方法を利用できる。これら既知の薄膜形成・加工方法を適切に組み合わせて、本量子論理デバイスの製造が可能である。本量子論理デバイスにおいて最も微細な形成・加工技術が要求される製造プロセスは、第１伝導部材となる薄膜の形成プロセス、絶縁部材１０４となる薄膜の形成プロセスおよび第２伝導部材となる薄膜の形成プロセスである。現在の最先端プロセス技術であっても数ｎｍの膜形成・微細加工は、特にリソグラフィおよびエッチングの各プロセスで困難を伴う。しかし、薄膜形成は、分子線エピタキシやＭＯ−ＣＶＤ法を用いれば比較的容易に数ｎｍオーダの薄膜形成は可能であり、これら薄膜形成方法を用いて本量子論理デバイスの製造が可能である。
以上、本発明を実施の形態に基づいて具体的に説明した。しかし、本発明は上記した実施の形態に限られるものではなく、本願発明の主旨を逸脱しない範囲で各種変更することが可能である。
たとえば、前記実施の形態では、量子化される量子構造領域として、２ＤＧＥが生成される量子井戸（ＱＷ）を例示した。しかし、本願発明の量子構造領域は一方向（実施の形態ではｚ方向）で量子化されていることが要件であり、ｘ方向あるいはｘ方向およびｙ方向にも量子化されていてもよい。
本願は、古典計算機の実装に矛盾しない方式で実装できる量子論理デバイス、論理回路に関する発明であり、コンピュータ等情報処理産業において利用することができる発明である。
孤立したＱＷのエネルギバンド図である。 結合量子井戸の状態を示したエネルギバンド図である。 結合量子井戸間に期待されるＩ−Ｖ特性を示したグラフである。 本発明の量子デバイスをモデル化した等価回路である。 本発明の一実施の形態である量子論理デバイスの一例を示した斜視図である。 図５におけるＡ−Ａ線断面を示した断面図である。 図５におけるＢ−Ｂ線断面を示した断面図である。 一つの量子論理デバイスを模式的に示した図である。 図８の量子論理デバイスの等価回路を示す回路図である。 図８の量子論理デバイスの動作を説明するための図であり、（a）はタイムチャート、（ｂ）はバンド図、（ｃ）はＩ−Ｖ特性図である。 図８の量子論理デバイスの示す真理値表図である。 図８の量子論理デバイスと同様な量子論理デバイスにおいて他の入出力構成とした場合を示したデバイス模式図および真理値表である。 図８の量子論理デバイスと同様な量子論理デバイスにおいてさらに他の入出力構成とした場合を示したデバイス模式図および真理値表である。 相補的に構成した論理回路におけるＡＮＤ論理の実装の一例である。 本発明の一実施の形態である量子論理デバイスを相補的回路構成に適用した場合の論理回路の一例を示した図である。 他の量子論理デバイスの一例を模式的に示した図である。
符号の説明
１０１，１０１ａ，１０１ｂ…第１伝導部材、１０２，１０２ａ１０２ｂ…第２伝導部材、１０３，１０３ａ，１０３ｂ…第３伝導部材、１０４，１０５，１０６…絶縁部材。
【００２１】
れもＯＮであり、ΦとΦバーとの間は導通状態である（ｔ１に対応するＩ−Ｖ特性図）。この状態で仮にΦ、ΦバーあるいはＯＵＴの何れかの端子間に電圧を印加しても容易に電流が流れて電圧が平準化される方向に働く。ただし、ΦおよびΦバーは何れも０．５Ｖでイコライズされているので電流は流れず、ＯＵＴは０．５Ｖである。
［００６６］ ＩＮが０Ｖ印加されている時刻ｔ２のバンド図を参照すると、第３伝導部材１０３からの電界によって第１伝導部材１０１のポテンシャルが下げられる。これによって、第１伝導部材１０１のサブバンド準位が低ポテンシャル側に引っ張られている。このような状態では、第２伝導部材１０２、１０２ｂと第１伝導部材１０１のサブバンドが若干ずれることになる。これを反映して、対応するＩ−Ｖ特性図ではＩＶカーブのピークが若干小さくなる。なお、この状態では、ＮＤＲおよびＮＤＲｂはまだＯＮなので、各伝導領域のフェルミレベルは一致している。 電位にすべてマイナスをつけて考えて頂きたい。
［００６７］ 時刻ｔ３において、ΦおよびΦバーに電圧が印加されるようになると、対応するバンド図に示すように、第２伝導部材１０２および第２伝導部材１０２ｂの間に電圧Ｖｉｎに起因するポテンシャル差が生じる。このとき、第１伝導部材１０１のサブバンドと第２伝導部材１０２ｂのサブバンドは一致する方向に働くが、第１伝導部材１０１のサブバンドと第２伝導部材１０２のサブバンドとは不一致が拡大する方向に働く。この結果、対応するＩ−Ｖ特性図に示すように、第１伝導部材１０１および第２伝導部材１０２ｂ間のＩＶカーブ（実線）はそのピークが増加する（電流が流れやすい方向に動く）が、第１伝導部材１０１および第２伝導部材１０２間のＩＶカーブ（破線）はそのピークが減少する（電流が流れ難い方向に動く）。
［００６８］ 前段落のようなＩＶカーブの非対称性が発生すると、第１伝導部材１０１内のキャリアは第２伝導部材１０２ｂ（Φバー）の方向に移動しやすくなり、逆に第１伝導部材１０１内のキャリアは第２伝導部材１０２（Φ）の方向に移動し難くなる。このようなＩＶカーブの非対称性に起因するキャリア移動によってＩＶカーブの非対称性はさらに増幅され、時間ｔ４の段階に達すると、対応するＩ−Ｖ特性図に示すように、第１伝導部材１０１および第２伝導部材１０２間のＩＶカーブ（破線）の動作点は負性微分抵抗領域に入るようになる。この結果、ＮＤＲは急激にＯＦＦ状態に移行する。同時に、第１伝導部材１０１内のキャリアと第２伝導部材１０２ｂのキャリアとは平準化されてサブバンドが一致す


２１

Claims (24)

  1. 任意の第１方向が定義された実空間において、
    少なくとも前記第１方向でキャリアを閉じ込める第１量子構造領域および第２量子構造領域と、
    前記第１量子構造領域と前記第２量子構造領域との間のトンネル障壁領域と、
    前記第１方向に直交する平面に平行な方向であって前記第１量子構造領域の前記第１方向における量子閉じ込め状態を乱さない方向から前記第１量子構造領域にキャリアを注入する第１電極領域と、
    前記第１方向に直交する平面に平行な方向であって前記第２量子構造領域の前記第１方向における量子閉じ込め状態を乱さない方向から前記第２量子構造領域にキャリアを注入する第２電極領域と、
    キャリア伝導領域と、
    前記第１量子構造領域と前記キャリア伝導領域との間に配置された絶縁領域と、
    を有する量子デバイス。
  2. 前記第１量子構造領域および前記第２量子構造領域は、少なくとも前記第１方向でキャリアを閉じ込める量子井戸、量子細線または量子ドットである請求項１記載の量子デバイス。
  3. 前記キャリア伝導領域は、前記キャリア伝導領域に印加される電位によって生成される電界による前記第１量子構造領域の静電位への影響が、前記第２量子構造領域の静電位への影響に比較して、より大きく与えられる位置または形状で配置される請求項１記載の量子デバイス。
  4. 前記キャリア伝導領域が生成する前記電界によって、前記第１量子構造領域への前記キャリアの閉じ込めにより生成される前記第１量子構造領域のサブバンド準位を制御し、
    前記第１電極領域に与えられる電位、または、前記第１量子構造領域と前記第２量子構造領域とが共鳴結合状態にある場合の前記第２電極領域に与えられる電位によって、前記第１量子構造領域の前記キャリアのフェルミ準位を制御する請求項１記載の量子デバイス。
  5. 前記第１量子構造領域と前記第２量子構造領域との電位差により、
    前記第１量子構造領域と前記第２量子構造領域の各エネルギ準位の状態関数が共鳴的な結合を生じ、前記共鳴的な結合によるトンネル効果によって実現される前記第１量子構造領域および前記第２量子構造領域間の正微分抵抗状態と、
    前記共鳴的な結合がない、または、結合が消失しつつあるものの、前記トンネル障壁領域に染み出した前記各エネルギ準位の状態関数の重なりにより実現される前記第１量子構造領域および前記第２量子構造領域間の負性微分抵抗状態と、
    前記共鳴的な結合も前記状態関数の重なりも発生しない、または、その重なりが無視できることによる前記第１量子構造領域および前記第２量子構造領域間の絶縁状態と、
    を有する請求項１記載の量子デバイス。
  6. 前記第１電極領域と前記第２電極領域との間の電流電圧特性において、前記第１電極領域と前記第２電極領域との間の電圧差の絶対値が大きくなるに従い、電圧と電流との間に正の相関がある正微分抵抗領域、電圧と電流との間に負の相関がある負性微分抵抗領域、および、電圧絶対値の増加によっても電流が流れないまたは電流ピーク値の１０％以下の電流が流れる絶縁領域、の各領域を有する請求項１記載の量子デバイス。
  7. 前記第１方向に垂直な平面に複数の前記第２量子構造領域が形成されている請求項１〜６の何れか一項に記載の量子デバイス。
  8. 前記第１方向に垂直な一の平面に複数の前記第１量子構造領域が形成され、前記第１方向に垂直な他の平面に複数の前記第２量子構造領域が形成されている請求項１〜６の何れか一項に記載の量子デバイス。
  9. 前記キャリア伝導領域が複数形成され、複数の前記キャリア伝導領域の各々には、異なる電位が印加される請求項１〜６の何れか一項に記載の量子デバイス。
  10. 任意の第１方向が定義された実空間において、
    少なくとも前記第１方向でキャリアを閉じ込める第１量子構造領域および一対の第２量子構造領域と、
    前記第１量子構造領域と前記一対の第２量子構造領域との間のトンネル障壁領域と、
    前記第１方向に直交する平面に平行な方向であって前記第１量子構造領域の前記第１方向における量子閉じ込め状態を乱さない方向から前記第１量子構造領域にキャリアを注入する第１電極領域と、
    前記第１方向に直交する平面に平行な方向であって前記第２量子構造領域の前記第１方向における量子閉じ込め状態を乱さない方向から前記一対の第２量子構造領域の各々にキャリアを注入する一対の第２電極領域と、
    キャリア伝導領域と、
    前記第１量子構造領域と前記キャリア伝導領域との間に配置された絶縁領域と、
    を有する量子デバイス、を利用した量子論理デバイスであって、
    前記キャリア伝導領域を入力、前記第１電極領域を出力、前記第２電極領域の一方を１状態（高電圧状態）、他方を０状態（低電圧状態）とすることによりラッチ回路を構成し、
    前記一対の第２電極領域を入力、前記第１電極領域を出力、前記キャリア伝導領域を１状態（高電圧状態）とすることによりＯＲ論理回路を構成し、
    前記一対の第２電極領域を入力、前記第１電極領域を出力、前記キャリア伝導領域を０状態（低電圧状態）とすることによりＡＮＤ論理回路を構成する量子論理デバイス。
  11. 任意の第１方向が定義された実空間において、
    少なくとも前記第１方向でキャリアを閉じ込める第１量子構造領域および第２量子構造領域と、
    前記第１量子構造領域と前記第２量子構造領域との間のトンネル障壁領域と、
    前記第１方向に直交する平面に平行な方向であって前記第１量子構造領域の前記第１方向における量子閉じ込め状態を乱さない方向から前記第１量子構造領域にキャリアを注入する第１電極領域と、
    前記第１方向に直交する平面に平行な方向であって前記第２量子構造領域の前記第１方向における量子閉じ込め状態を乱さない方向から前記第２量子構造領域の各々にキャリアを注入する第２電極領域と、
    一対のキャリア伝導領域と、
    前記第１量子構造領域と前記一対のキャリア伝導領域との間に配置された絶縁領域と、
    を有する量子デバイス、を利用した量子論理デバイスであって、
    ２つの前記量子デバイスを利用し、前記２つの量子デバイスのうち一方を第１デバイス、他方を第２デバイスとする場合において、
    前記第１デバイスの一方の前記キャリア伝導領域および前記第２デバイスの一方の前記キャリア伝導領域を入力、
    前記第１デバイスの前記第１電極領域および前記第２デバイスの前記第１電極領域を出力、
    前記第１デバイスの他方の前記キャリア伝導領域および前記第１デバイスの前記第２電極領域を１状態（高電圧状態）、
    前記第２デバイスの他方の前記キャリア伝導領域および前記第２デバイスの前記第２電極領域を０状態（低電圧状態）、
    とすることによりＮＯＴ論理回路を構成する量子論理デバイス。
  12. 前記第１量子構造領域および前記第２量子構造領域は、少なくとも前記第１方向でキャリアを閉じ込める量子井戸、量子細線または量子ドットである請求項１０または１１記載の量子論理デバイス。
  13. 前記キャリア伝導領域は、前記キャリア伝導領域に印加される電位によって生成される電界による前記第１領域構造領域の静電位への影響が、前記第２量子構造領域の静電位への影響に比較して、より大きく与えられる位置または形状で配置される請求項１０または１１記載の量子論理デバイス。
  14. 前記キャリア伝導領域が生成する前記電界によって、前記第１量子構造領域への前記キャリアの閉じ込めにより生成される前記第１量子構造領域のエネルギサブバンド準位を制御し、
    前記第１電極領域に与えられる電位、または、前記第１量子構造領域と前記第２量子構造領域とが共鳴結合状態にある場合の前記第２電極領域に与えられる電位によって、前記第１量子構造領域の前記キャリアのフェルミ準位を制御する請求項１０または１１記載の量子論理デバイス。
  15. 前記第１量子構造領域と前記第２量子構造領域との電位差により、
    前記第１量子構造領域と前記第２量子構造領域の各エネルギ準位の状態関数が共鳴的な結合を生じ、前記共鳴的な結合によるトンネル効果によって実現される前記第１量子構造領域および前記第２量子構造領域間の正微分抵抗状態と、
    前記共鳴的な結合がない、または、結合が消失しつつあるものの、前記トンネル障壁領域に染み出した前記各エネルギ準位の状態関数の重なりにより実現される前記第１量子構造領域および前記第２量子構造領域間の負性微分抵抗状態と、
    前記共鳴的な結合も前記状態関数の重なりも発生しない、または、その重なりが無視できることによる前記第１量子構造領域および前記第２量子構造領域間の絶縁状態と、
    を有する請求項１０または１１記載の量子論理デバイス。
  16. 前記第１電極領域と前記第２電極領域との間の電流電圧特性において、前記第１電極領域と前記第２電極領域との間の電圧差の絶対値が大きくなるに従い、電圧と電流との間に正の相関がある正微分抵抗領域、電圧と電流との間に負の相関がある負性微分抵抗領域、および、電圧絶対値の増加によっても電流が流れないまたは電流ピーク値の１０％以下の電流が流れる絶縁領域、の各領域を有する請求項１０または１１記載の量子論理デバイス。
  17. 請求項１０〜１６の量子論理デバイスの駆動において、前記キャリア伝導領域への信号印加を第１クロック信号に同期して行い、前記第２電極領域への信号印加を前記クロック信号から所定の位相だけ遅れた第２クロック信号に同期して行う量子論理デバイスの論理回路駆動方式。
  18. 前記第２電極領域への信号印加の後、次の前記キャリア伝導領域への信号印加までの間に、前記第１量子構造領域、前記第２量子構造領域および前記キャリア伝導領域の電位をイコライズするイコライズ期間を有する請求項１７記載の量子論理デバイスの論理回路駆動方式。
  19. 請求項１１の量子論理デバイスを除く請求項１０〜１６の量子論理デバイスを任意に組み合わせて構成した論理回路において、入力信号およびその反転入力信号を入力し、出力信号およびその反転出力信号を出力する差動モードで前記論理回路を駆動する請求項１７記載の量子論理デバイスの論理回路駆動方式。
  20. 前記差動モードにおける入力信号を反転して出力することによりＮＯＴ論理を構成する請求項１９記載の量子論理デバイスの論理回路駆動方式。
  21. 請求項１０〜１６の量子論理デバイスにおけるＡＮＤ回路、ＯＲ回路またはＮＯＴ回路を任意に組み合わせて構成した組み合わせ論理回路を含む量子論理デバイスによる論理回路。
  22. 請求項１１の量子論理デバイスを除く請求項１０〜１６の量子論理デバイスを請求項１９の差動モードで駆動した場合におけるＡＮＤ回路、ＯＲ回路、または、請求項２０の論理回路駆動方式により実現するＮＯＴ論理、を任意に組み合わせて構成した組み合わせ論理回路を含む量子論理デバイスによる論理回路。
  23. 請求項２１の組み合わせ論理回路または請求項２２の組み合わせ論理回路と、請求項１０の量子論理デバイスにおけるラッチ回路と、をカスケードに接続した回路を含む請求項２１または２２記載の量子論理デバイスによる論理回路。
  24. 請求項２３の論理回路において請求項１０のラッチ回路を複数含む場合に、前記複数のラッチ回路の各々に独立した請求項１７の第１クロック信号および第２クロック信号を与える請求項１７または１８記載の量子論理デバイスの論理回路駆動方式。
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