CN115374947B - 量子点胞自动机电路与其运作方法 - Google Patents
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- G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
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Abstract
本创作所提供的实体量子点胞自动机电路设计实现了量子点胞自动机量子计算，使得以逻辑门为主的高阶电路设计能够很容易地对应到实体量子点胞自动机的简化的低阶实体电路结构。本创作公开了一种量子点胞自动机电路，其特征在于，包含：第一层，包含沿着第一轴展开的多条电极，该多条电极皆平行于第二轴，该第二轴与该第一轴垂直；以及第二层，包含多个量子点，该多个量子点的每一个量子点的位置都相应于该多条电极当中的一条电极。
Description
技术领域
本创作属于量子计算领域，涉及量子元胞自动机（QCA，Quantum dot CellularAutomata）的电路设计。
背景技术
随着传统互补式金属氧化物半导体（CMOS）工艺的不断发展、芯片集成度的不断提高和器件物理尺寸的不断缩小。在此基础上，纳米技术不断兴起，如DNA逻辑、自旋波器件、量子元胞自动机（Quantum dot Cellular Automata，QCA）或量子点胞自动机等，QCA具有高集成度、低功耗等特点，被认为是替代CMOS工艺的技术之一。
QCA是量子计算中的一种实现方法，可以实现CMOS技术中广为使用的逻辑（二进制）电路，简单描述如下：在量子可逆电路的领域中， QCA是近年被迅速发展的技术。简而言之，量子计算是利用量子叠加态（superposition）与量子纠缠（entanglement）的特性来实现电路的状态（state）转换，而QCA则是利用量子隧穿（tunneling）与电子的库伦斥力（Coulomb repulsion force）来极化（polarize）每个量子点，以达到电路状态（state）转换。
为了实现QCA量子计算，亟需一种实体QCA电路设计，使得以逻辑门为主的高阶电路设计能够很容易地对应到实体QCA的简化的低阶实体电路结构。藉此，还可以利用电子自动设计工具（EDA tool）实现QCA量子计算的集成电路设计。
发明内容
藉由有序的时脉电路电场设计，以及相应于有序的时脉电路的量子点电路设计，本创作所提供的实体QCA电路设计实现了QCA量子计算，使得以逻辑门为主的高阶电路设计能够很容易地对应到实体QCA的简化的低阶实体电路结构。藉此，还可以利用电子自动设计工具（EDA tool）实现QCA量子计算的集成电路设计。
为了实现上述目的，本创作采用了如下技术方案：
根据本创作的实施例，提供一种量子点胞自动机（QCA）电路，其特征在于，包含：第一层，包含沿着第一轴展开的多条电极，该多条电极皆平行于第二轴，该第二轴与该第一轴垂直；以及第二层，包含多个量子点，该多个量子点的每一个量子点的位置都相应于该多条电极当中的一条电极。
较佳地，为了让时脉电路容易安排，特别是在分子尺度的电路当中，该多个量子点当中的任两个相邻量子点是沿着该第一轴或该第二轴的方向排列。
较佳地，为了让每一条电极的电场涵盖到一个时脉信号区域所对应的量子点，该多条电极的每一条电极在该第一轴的长度皆相应于该多个量子点的每一个量子点在该第一轴的长度，该多条电极的每一条电极在该第一轴的间隙长度皆相应于该多个量子点的每一个量子点在该第一轴的间隙长度。
较佳地，为了提供具有相位差的四个时脉信号到第一层的各电极，所述的量子点胞自动机电路还包含：分别透过连接电路连接到该多条电极的四条时脉电路，该四条时脉电路用于传递同一频率的各具四分之一周期长度的相位差的四个时脉信号，其中该多条电极的每一条电极与其相邻电极所传递的时脉信号相差四分之一个周期长度，其中该四个时脉信号分别至少包含两个周期长度的信号。
较佳地，为了同步各个时脉信号，该四条时脉电路的第一时脉电路连接到时脉信号源，该四条时脉电路的第二时脉电路藉由延迟四分之一周期长度的延迟电路连接到该时脉信号源，该四条时脉电路的第三时脉电路藉由延迟二分之一周期长度的延迟电路连接到该时脉信号源，该四条时脉电路的第四时脉电路藉由延迟四分之三周期长度的延迟电路连接到该时脉信号源。
较佳地，为了同步各个时脉信号，该四条时脉电路的第一时脉电路连接到时脉信号源，该四条时脉电路的第二时脉电路藉由延迟四分之一周期长度的延迟电路连接到该时脉信号源，该四条时脉电路的第三时脉电路藉由延迟四分之一周期长度的延迟电路连接到该第二时脉电路，该四条时脉电路的第四时脉电路藉由延迟四分之一周期长度的延迟电路连接到该第三时脉电路。
较佳地，为了屏蔽时脉电路对于量子点的影响，该四条时脉电路与该第二层位于该第一层的两侧。
较佳地，为了将时脉信号提供给每个量子点，该多条电极当中的每一条电极相应于该多个量子点当中的至少一个量子点。
较佳地，为了实现NAND门的多数决门，该多个量子点当中更包含：相应于该多条电极当中的第i条电极的第一量子点；相应于该多条电极当中的第i+1条电极的依该第二轴方向排列的第二量子点、第三量子点与第四量子点；以及相应于该多条电极当中的第i+2条电极的第五量子点，其中该第一量子点、第三量子点与该第五量子点的位置的连线平行于该第一轴，其中i为正整数。
较佳地，为了实现NAND门的非门，该多个量子点当中更包含：相应于该多条电极当中的第j条电极的第六量子点与第七量子点，其中该第六量子点与该第七量子点之间相隔了一个量子点的空间；以及相应于该多条电极当中的第j+1条电极的第八量子点，其中该第八量子点位于该第六量子点与该第七量子点的对角位置，其中j为正整数，j大于i+2。
较佳地，为了令量子点的数量尽量减少，该第一量子点、第三量子点、该第五量子点与该第八量子点的位置的连线平行于该第一轴。
较佳地，为了令非门的两条状态传播路径当中的至少一条正常工作的路径能够传递其状态，该多个量子点当中更包含：相应于该多条电极当中的第j-1条电极的依该第二轴方向排列的第九量子点、第十量子点与第十一量子点，其中该第九量子点与该第六量子点的位置的连线平行于该第一轴，其中该第十一量子点与该第七量子点的位置的连线平行于该第一轴。
较佳地，为了实现NAND门的非门，该多个量子点当中更包含：相应于该多条电极当中的第j条电极的第六量子点；以及相应于该多条电极当中的第j+1条电极的第七量子点与第八量子点，其中该第七量子点与该第八量子点之间相隔了一个量子点的空间，其中该第六量子点位于该第七量子点与该第八量子点的对角位置，其中j为正整数，j大于i+2。
较佳地，为了令量子点的数量尽量减少，该第一量子点、第三量子点、该第五量子点与该第六量子点的位置的连线平行于该第一轴。
较佳地，为了令非门的两条状态传播路径当中的至少一条正常工作的路径能够传递其状态，该多个量子点当中更包含：相应于该多条电极当中的第j+2条电极的依该第二轴方向排列的第九量子点、第十量子点与第十一量子点，其中该第七量子点与该第九量子点的位置的连线平行于该第一轴，其中该第八量子点与该第十一量子点的位置的连线平行于该第一轴。
较佳地，为了实现NAND门的AND门功能，该第一量子点、第二量子点与第三量子点的其中之一个量子点的状态固定地相应于逻辑状态0。
较佳地，为了实现NAND门的非门，该第五量子点与该第六量子点的状态相应于相同的逻辑状态，该第五量子点与该第八量子点的状态分别相应于不同的逻辑状态。
根据本创作的实施例，提供一种量子点胞自动机电路的运作方法，其特征在于，包含：提供如前所述的量子点胞自动机电路；以及分别提供同一频率的各具四分之一周期长度的相位差的四个时脉信号至该多条电极，其中该多条电极的每一条电极与其相邻电极所传递的时脉信号相差四分之一个周期长度。
较佳地，为了实现NAND门，该四个时脉信号分别至少包含两个周期长度的信号。
较佳地，为了同步各个时脉信号，该四个时脉信号的第一时脉信号由时脉信号源提供，该四个时脉信号的第二时脉信号藉由连接到该时脉信号源的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第三时脉信号藉由连接到该时脉信号源的延迟二分之一周期长度的延迟电路提供，该四个时脉信号的第四时脉信号藉由连接到该时脉信号源的延迟四分之三周期长度的延迟电路提供。
较佳地，为了同步各个时脉信号，该四个时脉信号的第一时脉信号由时脉信号源提供，该四个时脉信号的第二时脉信号藉由连接到该第一时脉信号的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第三时脉信号藉由连接到该第二时脉信号的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第四时脉信号藉由连接到该第三时脉信号的延迟四分之一周期长度的延迟电路提供。
本创作所具有的优点包含了：
（1） 借用CMOS半导体工艺的制造方法，将clock时脉电场导入涵盖整个电路的金属层上，此金属层的信号输入就是时脉信号产生器以及其他3个相位延迟电路。此金属层的制造方法与目前CMOS半导体工艺类似或相同。可以减少QCA电路的制造成本，增加良率。
（2） 整个QCA电路上，4种相位时脉信号依照相位变化有序排列，没有复杂的交错，避免不同时脉信号互相干扰。
（3） 逻辑门电路在设计上，信号传递方向必须与时脉信号电场传递方向一致。逻辑门必须迁就时脉信号电场的设计，而不是时脉信号电场的设计迁就逻辑门的设计。此NAND门的功能运作，完全遵守时脉信号相位传递的方向。如果是由时脉信号来迁就逻辑门电路，不但实际上没有必要，并且实际上问题很多（比如布线困难，干扰）。
（4） CMOS逻辑电路已经随着摩尔定律迈进先进工艺。基本上摩尔定律就是追求PPA（performance， power， area），也就是更快，更省电，更小。但是QCA电路目前诉求不是PPA（QCA是量子等级的运作，速度远远快于CMOS。 QCA电路是采用库伦斥力，理论上不耗电。QCA电路大小是分子等级，面积不是问题），而是稳定性与可实现性， 特别是时脉信号分配分布系统的稳定性与可实现性。所以电路迁就时脉信号电场的设计就是基于这种考虑。
（5） NAND gate是所有逻辑门的基础：或门（OR gate），非或门 （NOR gate）， 非门（NOT gate），与门 （AND gate）等等都可以用NAND gate 拼出来。所以完成NAND等于完成所有gates。
附图说明
图1为两个具有不同逻辑状态的量子点的示意图。
图2为传递逻辑状态的QCA电路设计的示意图。
图3为根据本申请某一实施例的实现多数决逻辑门的QCA电路设计300的示意图。
图4A至图4E各为根据本创作的实施例的实现NAND逻辑门的QCA电路设计400的示意图。
图5为根据本创作实施例的同一频率的四个时脉信号的示意图。
图6为根据本创作实施例的QCA电路600的立体示意图。
图7为本创作实施例的QCA电路700的俯视图。
图8为根据本创作实施例的QCA电路800的侧视图。
图9为根据本创作实施例的量子点胞自动机电路的运作方法的流程示意图。
具体实施方式
下面将结合本创作实施例中的附图，对本创作实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本创作一部分实施例，而不是全部的实施例。基于本创作中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本创作所保护的范围。
本创作之说明书和权利要求以及图式中的术语“第一”“第二”“第三”等（如果存在）系用于区别类似之对象，而不必用于描述特定的顺序或先后次序。应当理解，该等描述之对象在适当情况下可以互换。在本创作之描述中，“复数个”之含义是两个或两个以上，除非另有明确具体地限定。此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排它的包含。图式中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现该等功能实体，或在一个或复数个硬件电路或集成电路中实现该等功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现该等功能实体。
在本创作之描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示之方位或位置关系为基于附图所示之方位或位置关系，仅是为了便于描述本创作和简化描述，而不是指示或暗示所指之装置或组件必须具有特定之方位、以特定之方位构造和操作，是故不能理解为对本创作之限制。
在本创作之描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，亦可以系可拆卸连接，或一体地连接；可以系机械连接，亦可以系电连接或可以相互通讯；可以系直接相连，亦可以藉由中间媒介间接相连，可以系两个组件内部之连通或两个组件之相互作用关系。对于本领域之普通技术人员而言，可以根据具体情况理解前述术语在本创作中之具体含义。
为使本创作之目的、特征和优点能够更加明显易懂，下面结合图式和具体实施方式对本创作作进一步详细之说明。
请参考图1所示，其为两个具有不同逻辑状态的量子点的示意图。量子点110-0表示逻辑状态0，量子元110-1表示逻辑状态1。每一个量子点可以表示一个量子比特（Qubit）。在使用悬空键（dangling bond）对来实现量子比特时，每个量子元可以包含一对悬空键（dangling bond）。每个悬空键可以包含两个分子，例如硅化氢（H-Si）分子。将两个硅化氢分子移除一个氢原子时，就会形成一个悬空键。自由电子会在一对悬空键当中移动，造成量子比特的极性。例如，在硅表面摆放一对悬空键的四个硅化氢（H-Si）分子，就可以形成一个量子比特。在实作上述的悬空键对时，两个悬空键之间的距离大约只有两纳米。因此，QCA属于纳米技术。
如上所述，量子点内的极性会因为量子隧穿与库伦斥力而受到影响。因此，相邻的量子点的极性会倾向相同。当外加于量子点的电场随着时脉信号而变化时，随着时脉信号的波前（相位）前进，其传播方向的量子点的状态就会随之改变。换句话说，当时脉信号的传播方向是x轴方向或第一轴方向，相应于同一相位的y轴或第二轴方向的所有量子点的状态会随先前的量子点状态而变化。
请参考图2所示，其为传递逻辑状态的QCA电路设计的示意图。在图2当中，时脉信号的传播方向为x轴或第一轴，从左到右传播。图2包含了两条QCA电路210-0与210-1，上下两方的QCA电路210-0与210-1各自包含了四个量子点。当电场随着时脉信号而变化时，量子点的状态会相应于左侧的量子点的状态而改变。上方的QCA电路210-0的输入量子点的状态为逻辑状态0时，右方的量子点也会逐一变换成逻辑状态0。同样地，下方的QCA电路210-1的输入量子点的状态为逻辑状态1时，右方的量子点也会逐一变换成逻辑状态1。因此，上方QCA电路210-0的输出量子点的状态会和输入量子点的状态相同，下方QCA电路210-1的输出量子点的状态也会和输入量子点的状态相同。若以A表示输入状态，B表示输出状态，则B=A。
本领域普通技术人员可以理解到，反与逻辑门（NAND gate）可以用于组成其他的布尔（Boolean）逻辑门，例如或门（OR gate）、非或门（NOR gate）、非门（NOT gate）、与门（AND gate）等。当能够以QCA电路实现NAND逻辑门时，就等于可以利用QCA电路实现所有的逻辑门。因此，本创作提供一种用于实现NAND逻辑门的QCA电路设计，其可以用于实现所有的逻辑门设计，即可以实现所有的逻辑QCA电路设计。
NAND逻辑门具有两个输入和一个输出。当两个输入当中至少有一个输入是逻辑状态0时，则输出是逻辑状态1；当两个输入都为逻辑状态1时，则输出是逻辑状态0。
根据本创作所提供的实施例，NAND逻辑门的QCA电路是由两个部分依序组成的，第一个部分是多数决门（majority gate），第二个部分是非门，用于倒反多数决门的输出状态。请参考图3所示，其为根据本申请某一实施例的实现多数决逻辑门的QCA电路设计300的示意图。
在图3所示的QCA电路设计300当中，包含了五个量子点110a~110e，构成一个十字。量子点110d的上方、左方与下方分别为量子点110a、110b与110c。当随着时脉信号变化的电场从左到右进行变化时，量子点110d的状态会与邻近三个量子点110a、110b与110c的三个状态当中的多数逻辑状态相同。
如图3所示，量子点110a的状态是逻辑状态0，量子点110b与110c的状态是逻辑状态1。由于三个相邻的量子点当中，有两个是逻辑状态1，有一个是逻辑状态0，因此占多数的是逻辑状态1。量子点110d的状态就会是占多数的逻辑状态1。相反地，如果当三个相邻的量子点当中，有两个是逻辑状态0，有一个是逻辑状态1，因此占多数的是逻辑状态0。量子点110d的状态就会是占多数的逻辑状态0。若三个相邻的量子点的状态都一致时，则量子点110d的状态也同样是和三个相邻的量子点的状态一致。接着，当时脉信号致活量子点e时，其状态会和相邻的量子点d相同。
如前所述，NAND门是由一个AND门与一个NOT门依序组成。想要让图3所述的多数决门实现AND门，可以让量子点110d的三个相邻量子点当中有两个是输入，剩下来的一个相邻量子点设定是逻辑状态0。因此，只有当两个输入的量子点都是逻辑状态1时，输出的量子点110e才会是逻辑状态1。当两个输入的两个量子点当中至少有一个是逻辑状态0时，输出的量子点110e就会是逻辑状态0。
请参考图4A至图4E所示，其各为根据本创作的实施例的实现NAND逻辑门的QCA电路设计400的示意图。在这些QCA电路设计400当中，包含多个时脉信号的涵盖区，每一个涵盖区的时脉信号相差四分之一个周期。举例来说，时脉D较时脉C延迟四分之一个周期；时脉C较时脉B延迟四分之一个周期；时脉B较时脉A延迟四分之一个周期。
在一个范例当中，可以将来源的时脉信号作为时脉A。接着，利用四分之一周期的第一延迟电路，将时脉A延迟为时脉B；再利用四分之一周期的第二延迟电路，将时脉B延迟为时脉C；以及再利用四分之一周期的第三延迟电路，将时脉C延迟为时脉D。
在另一个范例当中，可以将来源的时脉信号作为时脉A。接着，利用四分之一周期的第一延迟电路，将时脉A延迟为时脉B；再利用二分之一周期的第二延迟电路，将时脉A延迟为时脉C；以及再利用四分之三周期的第三延迟电路，将时脉A延迟为时脉D。
在图4A所示的实施例当中，可以包含八个时脉信号区。在第一个时脉信号区当中，包含输入1的量子点、输入2的量子点以及固定为逻辑状态0的量子点。这三个量子点经由传播用的量子点，在第三个时脉信号区形成一个多数决门。由于三个输入当中包含一个固定为逻辑状态0的量子点，也就是利用多数决门实现了与门。
接着，多数决门的输出分成了两股传输电路。在第七个时脉信号区的单一个量子点分别位于上述两股传输电路的量子点的对角位置。因此，这个量子点的状态会和多数决门的输出状态是相反的，也就是实现了非门。QCA电路设计400就实现了NAND门。
图4A所示的实施例刚好在时脉信号的两个周期之内，实现了NAND门。由于这个逻辑门所耗时间恰好是时脉信号周期的整数倍，因此比较容易安排设计。然而，本领域普通技术人员可以理解到，本创作所提供的QCA电路设计未必需要以时脉信号周期的整数倍进行运作。
在图4B所示的实施例当中，QCA电路后方的NOT门设计与图4A所示的NOT门电路设计不同。在第六个时脉信号区包含了两个量子点，其分别位于原本传递量子点的对角位置。因此，这两个量子点的状态会和多数决门的输出状态是相反的，也就是实现了非门。在第七个时脉信号区包含了三个量子点，其用于将上述两个量子点的状态进行合并，输出到第八个时脉信号区的输出量子点。
从图4A与图4B所示的实施例当中，本领域普通技术人员可以理解到，将两个相邻时脉信号区的两个量子点放在对角位置时，其逻辑状态在传递时就会反过来。因此，只要是非门的设计，就会包含设置在对角位置的两个量子点。
然而，为了要增加状态传递成功的机率，图4A的实施例是利用两个量子点对一个量子点进行状态的传递。当有一个传递路径失效时，还有另一个路径可以确保传递成功。图4B的实施例是利用一个量子点对两个量子点进行状态的传递，然后再将两个量子点的状态合并在一路。同样地，当有一个传递路径失效时，还有另一个路径可以确保传递成功。
和图4A所示的实施例相比，图4C所示的实施例将输入2与固定为逻辑状态0的量子点位置调换。由于电路后方接的是多数决门，所以并不会影响到输出的逻辑结果。
和图4A所示的实施例相比，图4D所示的实施例将逻辑状态0的量子点位置调到最上方。由于电路后方接的是多数决门，所以并不会影响到输出的逻辑结果。
和图4D所示的实施例相比，图4E所示的实施例在电路的头尾增加了两个时脉信号区与其相应的量子点。本领域普通技术人员可以理解到，本创作所提供的实现NAND门的QCA电路设计400可以任意地调整传递电路的长短，以便适应其他电路的设计。
请参考图5所示，其为根据本创作实施例的同一频率的四个时脉信号的示意图。这四个时脉信号510至540可以分别为图4A至图4E所示实施例的时脉A、时脉B、时脉C与时脉D信号，每一个时脉信号与其他的时脉信号的相位相差了四分之一个周期或其倍数。为了保持这四个时脉信号510至540具有同步的相位差，可以使用单一时脉信号来源与多个延迟电路来分别产生这四个时脉信号。
在一个范例当中，可以将来源的时脉信号作为时脉信号510。接着，利用四分之一周期的第一延迟电路，将时脉信号510延迟为时脉信号520；再利用四分之一周期的第二延迟电路，将时脉信号520延迟为时脉信号530；以及再利用四分之一周期的第三延迟电路，将时脉信号530延迟为时脉信号540。
在另一个范例当中，可以将来源的时脉信号作为时脉信号510。接着，利用四分之一周期的第一延迟电路，将时脉信号510延迟为时脉信号520；再利用二分之一周期的第二延迟电路，将时脉信号510延迟为时脉信号530；以及再利用四分之三周期的第三延迟电路，将时脉信号510延迟为时脉信号540。
图5所示实施例的时脉信号的长度各自包含两个周期，可以适用于图4A至图4D所示的实施例，因为这些的NAND门的QCA电路长度涵盖了八个时脉信号区域，而每个时脉信号区域相应于四分之一个时脉信号周期。本领域普通技术人员可以理解到，当QCA电路长度有所变化时，相应的时脉信号的长度有所变化。例如当NAND门的QCA电路长度涵盖了12个时脉信号区域时，每个时脉信号的长度可以各自包含三个周期，依此类推。图5所示的四个时脉信号510至540可以应用于产生影响QCA电路的电场。以便让QCA电路的量子点的状态沿着时脉信号的传播方向推进。
请参考图6所示，其为根据本创作实施例的QCA电路600的立体示意图。图6所示的QCA电路包含上下相迭的两层，第一层610包含沿着第一轴方向排列的多个电极，各电极之间留有缝隙。第二层620包含了多个量子点排列而成的电路，例如图3至图4E所示的量子点。
从左至右的一个电极排列循环中分别包含电极610A、610B、610C与610D，其分别连接到图5实施例所述的时脉信号510、520、530与540。第一层610的每一个电极涵盖了第二层620的一个时脉信号区域。图6所示的多个电极彼此平行于第二轴，第二轴与第一轴可以是彼此垂直的。
尽管图6所示的各电极在第二轴方向的长度是相等的，但本创作并不限定其第二轴方向比然是一样的。图6所示的各电极在第一轴方向的长度是相等的，这是因为量子点与量子点之间的距离是相等的。各电极之间的缝隙可以相应于量子点之间的距离。
第一层610的电极可以是金属电极。一个量子点是由一个悬空键对所组成。在前述的实施例当中，一个悬空键对可以包含四个H-Si分子所组成的矩形。因此，每一个电极在第一轴方向的长度，可以是两个H-Si分子的长度。本创作的特色之一在于，让连接各个时脉信号的电极沿着第一轴平行排列。在几个分子长度的尺度之下，如果让组成QCA电路的各个量子点所需的时脉信号的电场沿着第一轴方向以及第二轴方向交错地乱序地排列，这样的QCA电路不但难以设计其时脉信号的电路，而且时脉信号之间也会彼此干扰，导致QCA电路的计算错误率大增。
请参考图7所示，其为本创作实施例的QCA电路700的俯视图，其视角是从图6的第一层610方向往第二层620的方向俯视。因此可以看到，第一层610的各电极沿着第一轴方向展开，彼此平行于第二轴。第二轴和第一轴可以是彼此垂直的。
在QCA电路700的旁边，可以包含时脉信号分配电路。在图7所示的实施例当中，可以包含四条时脉电路710A至710D。如图7所示，时脉电路710A至710D可以分别接收时脉信号510至540。相邻的时脉电路之间的时脉信号依序相差四分之一个周期的相位差。这四条时脉电路710A至710D可以透过四条连接电路分别连接到上述的电极610A至610D。
尽管在图7所示的实施例当中，时脉电路710A最靠近各个电极，但在另一个实施例当中，也可以让时脉电路710D最靠近各个电极。类似地，尽管在图7所示的实施例当中，时脉电路710A的连接电路最短，但在另一个实施例当中，也可以让时脉电路710D的连接电路最短。相类地，尽管在图7所示的实施例当中，各个时脉电路是依照710A至710D的顺序排列，但在另一个实施例当中，可以不依照上述的顺序来排列。
请参考图8所示，其为根据本创作实施例的QCA电路800的侧视图，其视角是从图7的右边往左边的方向。如图8所示，四条时脉电路710A至710D和QCA电路的第一层610属于不同层，时脉电路所属的电路层和QCA电路的第二层620分别位于第一层610的上下两侧。时脉电路的连接电路可以将时脉信号连接到各电极。
尽管图7和图8所示的实施例当中，四条时脉电路710A至710D位于QCA电路的旁边，但在其他的实施例当中，时脉电路710A至710D可以位于第一层610之上。如此一来，可以让连接电路的垂直长度均等。此外，在其他的实施例当中，四条时脉信号未必属于同一层，也可以属于两层或更多层。本创作不限制QCA电路的时脉电路的安排，只要第一层610的各电极可以分别接收不同的时脉信号。
请参考图9所示，其为根据本创作实施例的量子点胞自动机电路的运作方法的流程示意图。该量子点胞自动机电路的运作方法900可以自步骤910开始。
步骤910：提供如前述实施例所示的各种量子点胞自动机电路。
步骤920：分别提供同一频率的各具四分之一周期长度的相位差的四个时脉信号至该量子点胞自动机电路的多条电极。该多条电极的每一条电极与其相邻电极所传递的时脉信号相差四分之一个周期长度。
较佳地，为了实现NAND门，该四个时脉信号分别至少包含两个周期长度的信号。
在某一范例中，上述的步骤920可以包含：该四个时脉信号的第一时脉信号由时脉信号源提供，该四个时脉信号的第二时脉信号藉由连接到该时脉信号源的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第三时脉信号藉由连接到该时脉信号源的延迟二分之一周期长度的延迟电路提供，该四个时脉信号的第四时脉信号藉由连接到该时脉信号源的延迟四分之三周期长度的延迟电路提供。
在另一范例中，上述的步骤920可以包含：该四个时脉信号的第一时脉信号由时脉信号源提供，该四个时脉信号的第二时脉信号藉由连接到该第一时脉信号的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第三时脉信号藉由连接到该第二时脉信号的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第四时脉信号藉由连接到该第三时脉信号的延迟四分之一周期长度的延迟电路提供。
根据本创作的实施例，提供一种量子点胞自动机（QCA）电路，其特征在于，包含：第一层，包含沿着第一轴展开的多条电极，该多条电极皆平行于第二轴，该第二轴与该第一轴垂直；以及第二层，包含多个量子点，该多个量子点的每一个量子点的位置都相应于该多条电极当中的一条电极。
较佳地，为了让时脉电路容易安排，特别是在分子尺度的电路当中，该多个量子点当中的任两个相邻量子点是沿着该第一轴或该第二轴的方向排列。
较佳地，为了让每一条电极的电场涵盖到一个时脉信号区域所对应的量子点，该多条电极的每一条电极在该第一轴的长度皆相应于该多个量子点的每一个量子点在该第一轴的长度，该多条电极的每一条电极在该第一轴的间隙长度皆相应于该多个量子点的每一个量子点在该第一轴的间隙长度。
较佳地，为了提供具有相位差的四个时脉信号到第一层的各电极，所述的量子点胞自动机电路还包含：分别透过连接电路连接到该多条电极的四条时脉电路，该四条时脉电路用于传递同一频率的各具四分之一周期长度的相位差的四个时脉信号，其中该多条电极的每一条电极与其相邻电极所传递的时脉信号相差四分之一个周期长度，其中该四个时脉信号分别至少包含两个周期长度的信号。
较佳地，为了同步各个时脉信号，该四条时脉电路的第一时脉电路连接到时脉信号源，该四条时脉电路的第二时脉电路藉由延迟四分之一周期长度的延迟电路连接到该时脉信号源，该四条时脉电路的第三时脉电路藉由延迟二分之一周期长度的延迟电路连接到该时脉信号源，该四条时脉电路的第四时脉电路藉由延迟四分之三周期长度的延迟电路连接到该时脉信号源。
较佳地，为了同步各个时脉信号，该四条时脉电路的第一时脉电路连接到时脉信号源，该四条时脉电路的第二时脉电路藉由延迟四分之一周期长度的延迟电路连接到该时脉信号源，该四条时脉电路的第三时脉电路藉由延迟四分之一周期长度的延迟电路连接到该第二时脉电路，该四条时脉电路的第四时脉电路藉由延迟四分之一周期长度的延迟电路连接到该第三时脉电路。
较佳地，为了屏蔽时脉电路对于量子点的影响，该四条时脉电路与该第二层位于该第一层的两侧。
较佳地，为了将时脉信号提供给每个量子点，该多条电极当中的每一条电极相应于该多个量子点当中的至少一个量子点。
较佳地，为了实现NAND门的多数决门，该多个量子点当中更包含：相应于该多条电极当中的第i条电极的第一量子点；相应于该多条电极当中的第i+1条电极的依该第二轴方向排列的第二量子点、第三量子点与第四量子点；以及相应于该多条电极当中的第i+2条电极的第五量子点，其中该第一量子点、第三量子点与该第五量子点的位置的连线平行于该第一轴，其中i为正整数。
较佳地，为了实现NAND门的非门，该多个量子点当中更包含：相应于该多条电极当中的第j条电极的第六量子点与第七量子点，其中该第六量子点与该第七量子点之间相隔了一个量子点的空间；以及相应于该多条电极当中的第j+1条电极的第八量子点，其中该第八量子点位于该第六量子点与该第七量子点的对角位置，其中j为正整数，j大于i+2。
较佳地，为了令量子点的数量尽量减少，该第一量子点、第三量子点、该第五量子点与该第八量子点的位置的连线平行于该第一轴。
较佳地，为了令非门的两条状态传播路径当中的至少一条正常工作的路径能够传递其状态，该多个量子点当中更包含：相应于该多条电极当中的第j-1条电极的依该第二轴方向排列的第九量子点、第十量子点与第十一量子点，其中该第九量子点与该第六量子点的位置的连线平行于该第一轴，其中该第十一量子点与该第七量子点的位置的连线平行于该第一轴。
较佳地，为了实现NAND门的非门，该多个量子点当中更包含：相应于该多条电极当中的第j条电极的第六量子点；以及相应于该多条电极当中的第j+1条电极的第七量子点与第八量子点，其中该第七量子点与该第八量子点之间相隔了一个量子点的空间，其中该第六量子点位于该第七量子点与该第八量子点的对角位置，其中j为正整数，j大于i+2。
较佳地，为了令量子点的数量尽量减少，该第一量子点、第三量子点、该第五量子点与该第六量子点的位置的连线平行于该第一轴。
较佳地，为了令非门的两条状态传播路径当中的至少一条正常工作的路径能够传递其状态，该多个量子点当中更包含：相应于该多条电极当中的第j+2条电极的依该第二轴方向排列的第九量子点、第十量子点与第十一量子点，其中该第七量子点与该第九量子点的位置的连线平行于该第一轴，其中该第八量子点与该第十一量子点的位置的连线平行于该第一轴。
较佳地，为了实现NAND门的AND门功能，该第一量子点、第二量子点与第三量子点的其中之一个量子点的状态固定地相应于逻辑状态0。
较佳地，为了实现NAND门的非门，该第五量子点与该第六量子点的状态相应于相同的逻辑状态，该第五量子点与该第八量子点的状态分别相应于不同的逻辑状态。
根据本创作的实施例，提供一种量子点胞自动机电路的运作方法，其特征在于，包含：提供如前所述的量子点胞自动机电路；以及分别提供同一频率的各具四分之一周期长度的相位差的四个时脉信号至该多条电极，其中该多条电极的每一条电极与其相邻电极所传递的时脉信号相差四分之一个周期长度。
较佳地，为了实现NAND门，该四个时脉信号分别至少包含两个周期长度的信号。
较佳地，为了同步各个时脉信号，该四个时脉信号的第一时脉信号由时脉信号源提供，该四个时脉信号的第二时脉信号藉由连接到该时脉信号源的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第三时脉信号藉由连接到该时脉信号源的延迟二分之一周期长度的延迟电路提供，该四个时脉信号的第四时脉信号藉由连接到该时脉信号源的延迟四分之三周期长度的延迟电路提供。
较佳地，为了同步各个时脉信号，该四个时脉信号的第一时脉信号由时脉信号源提供，该四个时脉信号的第二时脉信号藉由连接到该第一时脉信号的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第三时脉信号藉由连接到该第二时脉信号的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第四时脉信号藉由连接到该第三时脉信号的延迟四分之一周期长度的延迟电路提供。
藉由有序的时脉电路电场设计，以及相应于有序的时脉电路的量子点电路设计，本创作所提供的实体QCA电路设计实现了QCA量子计算，使得以逻辑门为主的高阶电路设计能够很容易地对应到实体QCA的简化的低阶实体电路结构。藉此，还可以利用电子自动设计工具（EDA tool）实现QCA量子计算的集成电路设计。本创作所具有的优点包含了：
（1） 借用CMOS半导体工艺的制造方法，将clock时脉电场导入涵盖整个电路的金属层上，此金属层的信号输入就是时脉信号产生器以及其他3个相位延迟电路。此金属层的制造方法与目前CMOS半导体工艺类似或相同。可以减少QCA电路的制造成本，增加良率。
（2） 整个QCA电路上，4种相位时脉信号依照相位变化有序排列，没有复杂的交错，避免不同时脉信号互相干扰。
（3） 逻辑门电路在设计上，信号传递方向必须与时脉信号电场传递方向一致。逻辑门必须迁就时脉信号电场的设计，而不是时脉信号电场的设计迁就逻辑门的设计。此NAND门的功能运作，完全遵守时脉信号相位传递的方向。如果是由时脉信号来迁就逻辑门电路，不但实际上没有必要，并且实际上问题很多（比如布线困难，干扰）。
（4） CMOS逻辑电路已经随着摩尔定律迈进先进工艺。基本上摩尔定律就是追求PPA（performance， power， area），也就是更快，更省电，更小。但是QCA电路目前诉求不是PPA（QCA是量子等级的运作，速度远远快于CMOS。 QCA电路是采用库伦斥力，理论上不耗电。QCA电路大小是分子等级，面积不是问题），而是稳定性与可实现性， 特别是时脉信号分配分布系统的稳定性与可实现性。所以电路迁就时脉信号电场的设计就是基于这种考虑。
（5） NAND gate是所有逻辑门的基础：或门（OR gate），非或门 （NOR gate）， 非门（NOT gate），与门 （AND gate）等等都可以用NAND gate 拼出来。所以完成NAND等于完成所有gates。
以上所述，仅为本创作较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本创作的技术方案及其发明构思加以等同替换或改变，都应涵盖在本创作的保护范围之内。
Claims (18)
1.一种量子点胞自动机电路，其特征在于，包含：
第一层，包含沿着第一轴展开的多条电极，该多条电极皆平行于第二轴，该第二轴与该第一轴垂直；
第二层，包含多个量子点，该多个量子点的每一个量子点的位置都相应于该多条电极当中的一条电极；以及
分别透过连接电路连接到该多条电极的四条时脉电路，该四条时脉电路用于传递同一频率的各具四分之一周期长度的相位差的四个时脉信号，其中该多条电极的每一条电极与其相邻电极所传递的时脉信号相差四分之一个周期长度，其中该四个时脉信号分别至少包含两个周期长度的信号，
其中所述多个量子点当中更包含：
相应于该多条电极当中的第i条电极的第一量子点；
相应于该多条电极当中的第i+1条电极的依该第二轴方向排列的第二量子点、第三量子点与第四量子点；以及
相应于该多条电极当中的第i+2条电极的第五量子点，其中该第一量子点、第三量子点与该第五量子点的位置的连线平行于该第一轴，
其中i为正整数。
2.如权利要求1所述的量子点胞自动机电路，其特征在于，所述多条电极的每一条电极在该第一轴的长度皆相应于该多个量子点的每一个量子点在该第一轴的长度，该多条电极的每一条电极在该第一轴的间隙长度皆相应于该多个量子点的每一个量子点在该第一轴的间隙长度。
3.如权利要求1所述的量子点胞自动机电路，其特征在于，所述四条时脉电路的第一时脉电路连接到时脉信号源，该四条时脉电路的第二时脉电路藉由延迟四分之一周期长度的延迟电路连接到该时脉信号源，该四条时脉电路的第三时脉电路藉由延迟二分之一周期长度的延迟电路连接到该时脉信号源，该四条时脉电路的第四时脉电路藉由延迟四分之三周期长度的延迟电路连接到该时脉信号源。
4.如权利要求1所述的量子点胞自动机电路，其特征在于，所述四条时脉电路的第一时脉电路连接到时脉信号源，该四条时脉电路的第二时脉电路藉由延迟四分之一周期长度的延迟电路连接到该时脉信号源，该四条时脉电路的第三时脉电路藉由延迟四分之一周期长度的延迟电路连接到该第二时脉电路，该四条时脉电路的第四时脉电路藉由延迟四分之一周期长度的延迟电路连接到该第三时脉电路。
5.如权利要求1所述的量子点胞自动机电路，其特征在于，所述四条时脉电路与该第二层位于该第一层的两侧。
6.如权利要求1所述的量子点胞自动机电路，其特征在于，所述多条电极当中的每一条电极相应于该多个量子点当中的至少一个量子点。
7.如权利要求1所述的量子点胞自动机电路，其特征在于，所述多个量子点当中更包含：
相应于该多条电极当中的第j条电极的第六量子点与第七量子点，其中该第六量子点与该第七量子点之间相隔了一个量子点的空间；以及
相应于该多条电极当中的第j+1条电极的第八量子点，其中该第八量子点位于该第六量子点与该第七量子点的对角位置，
其中j为正整数，j大于i+2。
8.如权利要求7所述的量子点胞自动机电路，其特征在于，所述第一量子点、第三量子点、该第五量子点与该第八量子点的位置的连线平行于该第一轴。
9.如权利要求7所述的量子点胞自动机电路，其特征在于，所述多个量子点当中更包含：
相应于该多条电极当中的第j-1条电极的依该第二轴方向排列的第九量子点、第十量子点与第十一量子点，
其中该第九量子点与该第六量子点的位置的连线平行于该第一轴，
其中该第十一量子点与该第七量子点的位置的连线平行于该第一轴。
10.如权利要求1所述的量子点胞自动机电路，其特征在于，所述多个量子点当中更包含：
相应于该多条电极当中的第j条电极的第六量子点；以及
相应于该多条电极当中的第j+1条电极的第七量子点与第八量子点，其中该第七量子点与该第八量子点之间相隔了一个量子点的空间，
其中该第六量子点位于该第七量子点与该第八量子点的对角位置，
其中j为正整数，j大于i+2。
11.如权利要求10所述的量子点胞自动机电路，其特征在于，所述第一量子点、第三量子点、该第五量子点与该第六量子点的位置的连线平行于该第一轴。
12.如权利要求10所述的量子点胞自动机电路，其特征在于，所述多个量子点当中更包含：
相应于该多条电极当中的第j+2条电极的依该第二轴方向排列的第九量子点、第十量子点与第十一量子点，
其中该第七量子点与该第九量子点的位置的连线平行于该第一轴，
其中该第八量子点与该第十一量子点的位置的连线平行于该第一轴。
13.如权利要求1所述的量子点胞自动机电路，其特征在于，所述第一量子点、第二量子点与第三量子点的其中之一个量子点的状态固定地相应于逻辑状态0。
14.如权利要求7或10所述的量子点胞自动机电路，其特征在于，所述第五量子点与该第六量子点的状态相应于相同的逻辑状态，该第五量子点与该第八量子点的状态分别相应于不同的逻辑状态。
15.一种量子点胞自动机电路的运作方法，其特征在于，包含：
提供如权利要求1-2与5-13其中之一所述的量子点胞自动机电路；以及
分别提供同一频率的各具四分之一周期长度的相位差的四个时脉信号至所述的量子点胞自动机电路的该四条时脉电路。
16.如权利要求15所述的量子点胞自动机电路的运作方法，其特征在于，该四个时脉信号分别至少包含两个周期长度的信号。
17.如权利要求15所述的量子点胞自动机电路的运作方法，其特征在于，该四个时脉信号的第一时脉信号由时脉信号源提供，该四个时脉信号的第二时脉信号藉由连接到该时脉信号源的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第三时脉信号藉由连接到该时脉信号源的延迟二分之一周期长度的延迟电路提供，该四个时脉信号的第四时脉信号藉由连接到该时脉信号源的延迟四分之三周期长度的延迟电路提供。
18.如权利要求15所述的量子点胞自动机电路的运作方法，其特征在于，所述四个时脉信号的第一时脉信号由时脉信号源提供，该四个时脉信号的第二时脉信号藉由连接到该第一时脉信号的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第三时脉信号藉由连接到该第二时脉信号的延迟四分之一周期长度的延迟电路提供，该四个时脉信号的第四时脉信号藉由连接到该第三时脉信号的延迟四分之一周期长度的延迟电路提供。
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Families Citing this family (1)
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|---|---|---|---|---|
| CN115940934B (zh) * | 2023-03-09 | 2023-08-25 | 上海芯联芯智能科技有限公司 | 一种qca电路及qca电路中信号线交叉的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1950944A (zh) * | 2004-05-31 | 2007-04-18 | 国际商业机器公司 | 量子器件、量子逻辑器件、量子逻辑器件的驱动方法和由量子逻辑器件得到的逻辑电路 |
| CN109522671A (zh) * | 2018-11-30 | 2019-03-26 | 合肥工业大学 | 用于纳米量子元胞自动机电路的二维时钟结构及其设计方法 |
| CN109639267A (zh) * | 2018-11-26 | 2019-04-16 | 宁波大学 | 一种异或-多数逻辑图中的反相器数量优化方法 |
| CN211789023U (zh) * | 2020-03-09 | 2020-10-27 | 中国科学技术大学 | 一种量子芯片立体结构 |
| CN114492818A (zh) * | 2022-02-15 | 2022-05-13 | 中国科学技术大学 | 二维可扩展量子点结构及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101065845A (zh) * | 2004-06-04 | 2007-10-31 | 可编程物公司 | 包含作为可编程掺杂剂的量子点的层状复合薄膜 |
| KR100757328B1 (ko) * | 2006-10-04 | 2007-09-11 | 삼성전자주식회사 | 단전자 트랜지스터 및 그 제조 방법 |
| WO2009153669A2 (en) * | 2008-06-17 | 2009-12-23 | National Research Council Of Canada | Atomistic quantum dots |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1950944A (zh) * | 2004-05-31 | 2007-04-18 | 国际商业机器公司 | 量子器件、量子逻辑器件、量子逻辑器件的驱动方法和由量子逻辑器件得到的逻辑电路 |
| CN109639267A (zh) * | 2018-11-26 | 2019-04-16 | 宁波大学 | 一种异或-多数逻辑图中的反相器数量优化方法 |
| CN109522671A (zh) * | 2018-11-30 | 2019-03-26 | 合肥工业大学 | 用于纳米量子元胞自动机电路的二维时钟结构及其设计方法 |
| CN211789023U (zh) * | 2020-03-09 | 2020-10-27 | 中国科学技术大学 | 一种量子芯片立体结构 |
| CN114492818A (zh) * | 2022-02-15 | 2022-05-13 | 中国科学技术大学 | 二维可扩展量子点结构及其制备方法 |
Non-Patent Citations (2)
| Title |
|---|
| Configurable memory designs in quantum-dot cellular automata;Mrinal Goswami 等;《SpringerLink》;20210505;全文 * |
| 基于量子元胞自动机的逻辑电路;何红波等;《固体电子学研究与进展》;20010930(第03期);全文 * |
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| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
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Denomination of invention: Quantum Dot Cellular Automata Circuit and Its Operating Methods Effective date of registration: 20231113 Granted publication date: 20221220 Pledgee: Agricultural Bank of China Limited Shanghai Chuansha Branch Pledgor: Shanghai xinlianxin Intelligent Technology Co.,Ltd. Registration number: Y2023310000729 |