CN1950944A - 量子器件、量子逻辑器件、量子逻辑器件的驱动方法和由量子逻辑器件得到的逻辑电路 - Google Patents

量子器件、量子逻辑器件、量子逻辑器件的驱动方法和由量子逻辑器件得到的逻辑电路 Download PDF

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Abstract

本发明的课题是提供一种可实现从微细化和功耗的观点可达到凌驾于现在的CMOS技术的性能且与使用了现有的时序电路的经典计算机的安装不矛盾的方式的逻辑电路的技术。解决方法是具备：在z方向上封闭了载流子的xy平面中具有二维电子气的第1传导构件(101a、101b)和第2传导构件(102a、102b)；生成给予对第1传导构件(101a、101b)的影响的电场的第3传导构件(103a、103b)；容易流过第1传导构件(101a、101b)与第2传导构件(102a、102b)之间的隧道电流的绝缘构件(104)；以及难以流过第1传导构件(101a、101b)与第3传导构件(103a、103b)之间的隧道电流的绝缘构件(105)，利用由对第3传导构件(103a、103b)给予的电位产生的电场对第1传导构件(101a、101b)的子能带给予影响。

Description

量子器件、量子逻辑器件、量子逻辑器件的驱动方法 和由量子逻辑器件得到的逻辑电路
技术领域
本发明涉及量子器件、量子逻辑器件、量子逻辑器件的驱动方法和逻辑电路。特别是涉及适用于即使在现在主流的硅MOSFET中在原理上不可能的微细化区域中也能以低功耗稳定地动作且能以与使用了现有的时序电路的经典计算机的安装不矛盾的方式构成互补逻辑电路的量子器件中的有效技术。
背景技术
主要利用由CMOS(互补金属氧化物半导体)技术得到的CMOSFET(CMOS场效应晶体管)作为现在的计算机等的信息处理装置的逻辑元件是众所周知的。此外，受到对信息处理装置的高性能化等的要求而正在集中精力地进行CMOSFET的微细化也是众所周知的。众所周知，CMOS技术以在半导体衬底上形成绝缘体、半导体、导电体的各种薄膜、使用光刻对这些薄膜进行刻蚀加工或在半导体衬底等中进行杂质导入、互相堆叠进行了这些刻蚀加工或杂质导入的构件、区域以形成规定元件的平面技术为基础。在由利用了平面技术的单纯的平板栅电极构成FET的情况下，由刻蚀加工的加工精度决定左右FET性能的栅长，该加工精度规定FET的微细化极限。现在为了推进微细化极限，正在推进薄膜形成技术、光刻技术、刻蚀技术等的各种工艺技术的高级化，或根据对现有工艺技术有利的材料开发等的观点推进研究。
但是，在由这些CMOS技术得到的平板栅电极的FET中，可看到在2016年左右的时候达到技术的极限。即，如果MOSFET的微细化得到进展，则因缩短栅长而产生的各种不理想的效应(短沟道效应等)变得显著。作为代表性的效应，已知有截止电流的增加、因热电子的产生引起的控制性的下降。截止电流的增加与功耗的增加相联系，如果考虑存在动作频率(时钟频率)增加的趋势，则功耗的增加可认为是重大的问题。
为了超过这样的技术上的极限，可考虑两条途径。第一，是以现在的CMOS技术为基础、逐步地扩展技术上的极限的途径。第二，是面对必定到来的纳米、分子器件的时代，探求基于以将原子、分子级的物理现象为对象的纳米物理为背景的新的动作原理的逻辑器件的途径。
作为分类为第一条途径的技术，有根据研究将碳纳米管应用于FET的沟道或使用高电介质膜来代替栅氧化膜等的材料工程学的观点的试验。此外，在CMOSFET的栅结构中，研究了将栅电极(沟道)的形状作成鳍状的FinFET或将沟道上的栅电极作成多个(2条)的多(双)栅FET等。
第二条途径是原理上的研究，不可能在一夜间取得显著的进步。踏实的研究努力的积累是必要的，从目前的情况看，并未得到能充分地满足的成果。关于纳米、分子器件的现状，例如，在非专利文献1中进行了记载。如QCA(量子元胞自动机)那样，与新的方式平行地，以纳米、分子器件这样的新的元件技术的出现为背景，过去研究过的2端子元件作为可应用于逻辑电路的元件，再次集中了人们的注意。例如，在非专利文献2中记载了使用了通常的二极管的逻辑电路的构成方式且利用了作为NDR(负微分电阻)元件的江崎二极管的逻辑电路的构成方式。再者，在非专利文献3中记载了根据与BDD(BinaryDecision Diagram二元判定图)的安装的关联进行了研究的Y-开关。
非专利文献1：R.Compano，L.Molenkamp，D.J.Paul，TechnologyRoadmap for nanoelectronics，European Commission ISTProgramme：Future and Emerging Technologies，MicroelectronicsAdvanced Research Initiative，http://nanoworld.org/NanoLibrary/nanoroad.pdf
非专利文献2：R.H.Mathews，J.P.Sage，T.C.L.Gerhard Sollner，S.D.Calawa，C.-L.Chen，L.J.Mahoney，P.A.Maki，and K.M.MolvarProc.IEEE，vol.87，no.4，pp.596-605，April 1999.
非专利文献3：T.Palm and L.Thylen，“Designing logicfunctionsusing an electron waveguide Y-branch switch，”J.Appl.Phys.vol.79，pp.8076，May 1996.
从历史上看，如果考察经历了机械式继电器、真空管、双极型半导体、CMOS半导体的变迁的逻辑器件的发展过程，则该器件利用的物理上的原理也重叠了由电磁感应产生的机械的运动的利用(机械式继电器)、自由空间内的电子的行为的利用(真空管)、半导体能带内的载流子的行为的利用(双极型半导体)、二维电子气的利用(CMOS半导体)的变迁。即，在以某个原理为基础的技术的末期，尝试根据材料工程学等的现有方式的改善，但在开发了基于新的动作原理的技术的情况下，对于现有技术的器件代之以由该新的技术得到的器件。在此，作为将现有技术置换为新的技术的主要的条件，可举出集成度和功耗。即，从历史上看，在将现有技术置换为新技术时，急剧地改善了集成度和功耗。
即使在现在的CMOS技术中，也正在从上述那样的技术上的观点、特别是从集成度和功耗的观点指出其极限。如上所述，有两条途径作为用于超过这样的极限的途径。本发明人选择利用第二条途径解决的道路。虽然第一条途径是在短期内有效的技术，但根据上述的历史的考察，迟早要求基于新的原理的器件，这是必然的，这是由于唯有基于这样的新的原理的器件才能预期大的技术上的突破。
但是，在根据第二条途径的解决中，作为CMOS技术之后到来的后CMOS技术，并未看到特定的新技术。只是越来越看到以纳米物理为背景的新技术的方向性，必须创造出能代替CMOS技术的全新的技术。
对新的技术要求的技术上的要素是什么。在根据上述的历史的趋势的推测中，预期新技术的重要的指标是集成度和功耗的改善。新技术必须在集成度和功耗方面与CMOS技术相比具有明确的优越性。另一方面，如果考虑现在的计算机的包含庞大的软件的基本设施，则必须有全新的计算方式的技术、例如量子计算机那样的技术是不理想的。这是由于，在采用全新的计算方式的技术中，不能有效地利用现有的基本设施，除了技术上的障碍外，可预期商业上的障碍也太大。于是，在新技术中，能利用现有的基本设施的主要条件、例如与使用了现有的时序电路的经典计算机的安装不矛盾的方式是较为理想的。
作为以纳米物理为背景的逻辑器件，在现有技术的部分中叙述的NDR元件或Y-开关是一种解答。即，利用单势垒中的隧道效应的二极管(例如江崎二极管)或利用经二重势垒间的共振隧道效应的二极管(例如共振隧道二极管)是具有NDR性的2端子纳米器件的代表例，如果利用该NDR性，则根据差动时钟的动作方式的采用和多数决逻辑的采用，可进行规定的逻辑动作。此外，上述的Y-开关是利用量子干涉效应的开关器件，可利用其开关性构成逻辑电路。因为都是纳米器件，故可预期能较大地扩展微细化的极限。
但是，在使用了现有技术的NDR元件的逻辑电路中，用电阻元件或感应元件分离了输入和输出，在输入增益与输入输出分离之间存在折衷的关系。即，存在如果打算得到大的输入增益则不能分离输入输出、如果打算分离输入输出则不能得到大的输入增益的问题。此外，在现有技术的NDR元件中，使用多数决逻辑构成逻辑电路。在采用多数决逻辑的逻辑电路中，已指出不能忽略各元件间的I-V特性的偏差对逻辑动作的影响等的缺陷，必须采取提高工艺精度等的对策。
另一方面，用与BDD的安装的关系研究了Y-开关，不一定适合于在现在的信息处理装置中应用的时序电路的安装。此外，在Y-开关中不使用门电路的情况下，不能取得输入输出的增益，在附加门电路的结构中，制造技术变得复杂，是不理想的。
再有，使用通常的二极管的逻辑电路是不以纳米物理为背景的技术，但即使假定达到了微细化，也存在不良情况。即，连接多级基于通常的二极管的基本逻辑电路可实现任意的组合逻辑电路，但如果进行多级连接，则流过静态电流，从功耗的观点来看，是不理想的。由于为了阻止静态电流而存在电路的结构变得复杂的问题，故不适合于逻辑电路的结构。
此外，由于QCA的元件的阻抗高，故难以取得电流增益，存在不能有效地进行附随于元件的安装的寄生电容的充放电的问题。
发明内容
本发明的目的在于提供一种可实现从微细化和功耗的观点可达到凌驾于现在的CMOS技术的性能且与使用了现有的时序电路的经典计算机的安装不矛盾的方式的逻辑电路的技术。此外，其目的在于提供在不使用多数决逻辑的情况下实现这样的逻辑电路的技术。再者，其目的在于提供在这样的逻辑电路中不产生输入输出分离与增益的折衷关系、即可进行输入输出分离且可取得输入增益的技术。
在依次说明本说明书所公开的发明之前，进行本发明所利用的物理现象的说明。本来应定量地考察物理现象，但考虑到理解的容易性而停留于定性的说明。此外，关于说明，停留于在发明的理解中被认为是必要的范围内。
本发明利用在实空间的特定的位置上封闭了电子或空穴(载流子)时呈现的量子效应。例如，利用量子阱(QW)实现载流子的封闭。再有，在此说明在一维方向上封闭载流子的QW，但即使在二维方向上封闭的量子细线(QL)或在三维方向上封闭的量子点(QD)中，同样的考察也成立。此外，在以下的说明中，以载流子为电子来进行说明。
如众所周知的那样，通过利用半导体等的异质结将电势构成为阱型来形成QW。如果QW的宽度充分地小，则将QW内的电子封闭在宽度方向(定为z方向)上，使电子能量量子化而成为离散的能量。在此，将量子化的电子能量的能级定为E1。再有，也存在高次的能级E2、E3、...(E1＜E2＜E3＜...)，但为了使说明简单起见，以下只对E1进行说明。
在z方向上封闭了电子，但由于在与z方向垂直的x方向和y方向上存在自由度，故反映电子自由度，QW内的电子成为二维电子气(2DEG)。2DEG的能量构成以E1和费密能级Ef为边缘的子能带(E1＜Ef)。Ef反映2DEG的电子密度。在图1中表示该状态。图1是孤立的QW的能带图。在图1中，纵轴是电子能量，横轴是z方向的距离。用Φe1表示与E1对应的状态函数。如众所周知的那样，Φe1的下部的一部分穿越异质结界面，渗出到QW的外侧。
在此，考虑在充分地接近的位置上形成了2个QW(QW1，QW2)的情况。由于各QW的Φe1(Φe11，Φe12)的一部分如上所述渗出到QW的外侧，故如果QW1与QW2充分地接近，则产生与2原子分子的情况类似的状况，产生Φe11与Φe12共振耦合的耦合量子阱的状况。在Φe11与Φe12耦合的状态下，E1分裂为二个能级Es和Eas。Es与对称耦合状态相对应，Eas与反对称耦合状态相对应。图2是表示了耦合量子阱的状态的能带图。纵轴是电子能量，横轴是z方向的距离。用Φes和Φeas表示了与Es和Eas对应的各状态函数。这样，在2个QW形成了耦合量子阱的状态下，在QW1与QW2之间利用Φes与Φeas的相位差流过隧道电流。因为各QW的子能带具有共同的电子能级Es和Eas，故耦合量子阱内的2DEG具有Es和Eas作为2个低电势侧边缘，具有Ef作为共同的高电势侧边缘。但是，这样的子能带的耦合限于各QW的子能带的能级大体一致的情况。在利用外部电极等对QW1和QW2施加了电位差的情况下，各QW的子能带能级中产生偏移，耦合状态破坏。在耦合状态破坏的状态下，QW1与QW2大体是绝缘的状态，在两QW间不流过起因于波动函数的相位差的隧道电流。
在上段已说明的那样的系统中，子能带间的耦合状态因QW1与QW2之间的电位差而变化，在其电流电压特性(I-V特性)中可预期呈现良好的NDR特性。在图3中表示所期待的QW1与QW2之间的I-V特性。在图3的I-V特性中，随着电位差的绝对值变大，呈现3个区域。即，是与子能带间产生了共振耦合的状态对应的正微分电阻区域(A区域)、与没有共振耦合状态或共振耦合状态正在消失、但利用渗出到异质结界面的外侧的Φe11和Φe12的下部的重叠流过隧道电流的状态对应的负微分电阻区域(B区域)和与共振耦合消失、此外因渗出到异质结界面的外侧的Φe11和Φe12的下部的重叠产生的通常的隧道电流也只是少量地流过的状态对应的绝缘区域(C区域)。再有，由于存在由上述的考察中忽略的高次的能级(E2、E3、...)形成共振耦合的可能性，故根据设计条件，也存在起因于该高次能级的隧道电流流过的概率。
本申请的发明基于上述的物理上的见解。以下，说明本申请发明的构成。
作为在本说明书中公开的发明之一的量子器件在定义了任意的第1方向的实空间中具有：至少在上述第1方向上封闭载流子的第1量子结构区域和第2量子结构区域；在上述第1量子结构区域与上述第2量子结构区域之间的隧道势垒区域；从平行于与上述第1方向正交的平面的方向且不打乱上述第1量子结构区域的上述第1方向上的量子封闭状态的方向对上述第1量子结构区域注入载流子的第1电极区域；从平行于与上述第1方向正交的平面的方向且不打乱上述第2量子结构区域的上述第1方向上的量子封闭状态的方向对上述第2量子结构区域注入载流子的第2电极区域；载流子传导区域；以及在上述第1量子结构区域与上述载流子传导区域之间配置的绝缘区域。
在这样的量子器件中，用第1量子结构区域、第2量子结构区域和隧道势垒区域构成上述的耦合量子阱的系统。而且，在第1量子结构区域与第2量子结构区域之间的I-V特性中可看到上述那样的良好的NDR特性。但是，由于为了呈现上述那样的I-V特性以实现上述系统、即实现z方向上的量子封闭状态为前提，故有必要对第1量子结构区域和第2量子结构区域注入载流子使得不打乱z方向上的量子封闭状态。因此，在本发明的量子器件中，具有沿与第1方向垂直的平面对第1量子结构区域或第2量子结构区域注入载流子的第1电极区域或第2电极区域。只要沿与z方向垂直的平面注入载流子(电子)，z方向上的量子封闭状态就不变化。于是，如果在第1电极区域与第2电极区域之间施加电压，则在该电极区域间流过的电流显示出上述那样的I-V特性，可将该I-V特性中的NDR特性利用于逻辑电路的逻辑状态的生成。
再有，在上述量子器件中，使用与第1方向「正交」的平面或与该平面「平行」的方向这样的用语确定了第1电极区域或第2电极区域的空间上的配置。在此，「正交」或「平行」的用语不应在严格的意义上来理解，只要「不打乱第1方向上的量子封闭状态」，则容许偏离严格的意义上的「正交」或「平行」。应在这样的意义上理解「正交」或「平行」，这一点对于后面说明的量子逻辑器件等其它的发明也是同样的。此外，在此可根据在该I-V特性中是否实现了上述那样的NDR特性来判断是否是「不打乱第1方向上的量子封闭状态」的状态。这是由于，既然根据上述那样的第1量子结构区域和第2量子结构区域的量子化(载流子封闭)那样的物理模型呈现上述的NDR特性，故如果实现了NDR特性，则可以说是未打乱第1方向上的量子封闭状态。即，根据是否呈现NDR特性，可判断是否从不打乱第1方向上的量子封闭状态的「方向」吸入了载流子，只要呈现上述那样的NDR特性，则可解释为从「不打乱量子封闭状态的方向」注入了载流子。
但是，如果按照上述物理上的见解，则规定子能带的能带结构的是Es(或E1)，根据在子能带中填充的电子密度来决定2DEG的费密能级Ef。而且，如果利用外部静电场使一方的量子结构区域(在此假定第1量子结构区域)的能带的电位变化，则可使第1量子结构区域的子能带的电位(2DEG的低电势侧边缘)变化。另一方面，根据2DEG的费密能级Ef与填充子能带的载流子的最大能级一致这一点，利用决定第1量子结构区域的电位的第1电极区域或两量子结构区域处于共振耦合状态的情况的第2量子结构区域的电位(第2电极区域的电压)可控制第1量子结构区域的费密能级Ef。即，利用对第1量子结构区域施加的静电场可独立地控制第1量子结构区域的子能带边缘，利用第1电极区域或处于共振耦合状态的情况的第2电极区域可独立地控制第1量子结构区域的费密能级。在本发明的量子器件中，具备载流子传导区域以用于第1量子结构区域的子能带边缘的控制。载流子传导区域经绝缘区域产生对第1量子结构区域施加的静电场。
上述那样的子能带边缘与费密能级的独立控制性可用由第1量子结构区域本身具有的电容Cq分离的2个节点电位来决定第1量子结构区域的电位那样的假想节点分离的概念进行模型化。图4是对本发明的量子器件进行了模型化的等效电路。VR是第1量子结构区域与第2量子结构区域之间的电阻模型。用具有NDR特性的电阻对VR进行模型化。Cq1和Cq2分别表示第1量子结构区域和第2量子结构区域具有的其本身的静电电容。Ctb是隧道势垒区域的静电电容。Cox是绝缘区域的静电电容。如图示那样，利用第1量子结构区域本身的量子静电电容Cq1假想地分离第1量子结构区域的子能带边缘Es1和费密能级Ef1。此外，利用第1量子结构区域本身的量子静电电容Cq2假想地分离第2量子结构区域的子能带边缘Es2和费密能级Ef2。在第1量子结构区域和第2量子结构区域因Es1与Es2一致而处于共振耦合状态的情况下，VR是导通状态，只要是平衡状态，Ef1与Ef2就一致。通过附加载流子传导区域那样的第3端子，可使本来是2端子元件的NDR元件(VR)起到晶体管那样的3端子元件的功能。由此，可避免作为NDR元件的问题的输入增益与输入输出分离的折衷关系的问题。此外，因为根据第1量子结构区域与第2量子结构区域的子能带的电位关系来呈现第1电极区域与第2电极区域之间的I-V特性，故可以说能利用对载流子传导区域施加的电压使第1电极区域与第2电极区域之间的I-V特性变化。
再有，如果将本发明的量子器件如上所述作为3端子器件来掌握，则产生对上述的载流子传导区域、即第1量子结构区域的子能带给予影响的静电场那样的半导体或导电体相当于晶体管的栅，第1量子结构区域和第2量子结构区域相当于晶体管的源和漏。而且，相当于晶体管的沟道的本发明的量子器件的结构从载流子通过该处的载流子控制区域这样的类推来看，可认为是隧道势垒区域。在一般的量子器件、例如江崎二极管或共振隧道二极管中，不存在空间上的量子化、或有必要对沟道进行量子化。但是，在本申请的量子器件中，有必要对源、漏进行量子化，故在这一点上与现有的量子器件不同。
在上述量子器件中，第1量子结构区域和第2量子结构区域至少在第1方向(z方向)上封闭载流子是主要的条件，在其它的方向上也可封闭载流子。在单一方向(一维)上封闭载流子的情况下，如在上述中已说明的那样第1量子结构区域和第2量子结构区域构成量子阱(QW)，如果能在二维方向上封闭，则第1量子结构区域和第2量子结构区域构成量子细线(QL)，如果能在三维方向上封闭，则构成量子点(QD)。即使是用量子细线或量子点构成了第1量子结构区域、第2量子结构区域的情况，只要沿与第1方向(z方向)垂直的平面注入载流子，则在z方向上的量子封闭状态中没有变化。
在上述量子器件中，可假定以对载流子传导区域施加的电位所生成的电场对第1量子结构区域的静电位所产生的影响比对第2量子结构区域的静电位所产生的影响更大的位置或形状配置载流子传导区域。只要能产生对第1量子结构区域的子能带给予影响的电场，用怎样的位置或形状配置载流子传导区域是任意的。但是，在同时也对第2量子结构区域给予影响的情况下，规定了必须用对第1量子结构区域给予比第2量子结构区域大的影响的位置或形状配置载流子传导区域。在此，所谓「影响」，当然是对各量子结构区域的子能带的影响。
在上述量子器件中，可利用载流子传导区域生成的电场控制封闭到第1量子结构区域的载流子所生成的第1量子结构区域的子能带能级，利用对第1电极区域供给的电位或在第1量子结构区域和第2量子结构区域处于共振耦合状态时对第2电极区域供给的电位来控制第1量子结构区域的载流子的费密能级。着眼于本发明的量子器件具有的假想节点分离的功能来掌握发明。
在上述量子器件中，根据第1量子结构区域与第2量子结构区域的电位差，可假定具有：第1量子结构区域和第2量子结构区域的各能级的状态函数产生共振耦合、利用由该共振耦合产生的隧道效应所实现的第1量子结构区域与第2量子结构区域之间的正微分电阻状态；虽然没有共振耦合或耦合正在消失、但利用从隧道势垒区域渗出的各能级的状态函数的重叠所实现的第1量子结构区域与第2量子结构区域之间的负微分电阻状态；以及因不产生共振耦合及状态函数的重叠或者可忽略该重叠而产生的第1量子结构区域与第2量子结构区域之间的绝缘状态。将上述的量子器件的I-V特性区分为3个区域这一点着眼于生成各区域的物理上的机理来掌握本发明。此外，如果在实际的I-V特性中掌握该I-V特性中的3个区域，则如下所述。即，是一种在第1电极区域与第2电极区域之间的电流电压特性中，具有随着第1电极区域与第2电极区域之间的电压差的绝对值的变大，电压与电流之间正相关的正微分电阻区域、电压与电流之间负相关的负微分电阻区域以及即使电压绝对值增加也不流过电流或流过的电流小于等于电流峰值的10％的绝缘区域的各区域的量子器件。在此，之所以将流过的电流小于等于电流峰值的10％的状态也包含在绝缘区域中，是因为如果在本申请中公开的逻辑电路和逻辑电路驱动方式中使用本申请的量子器件，则从功能上看可将流过的电流小于等于电流峰值的10％的区域看作与绝缘区域是同等的。
再有，在上述量子器件中，在与第1方向垂直的平面上可形成多个第2量子结构区域。此外，也可在与第1方向垂直的一个平面上形成多个第1量子结构区域，在与第1方向垂直的另一个平面上形成多个第2量子结构区域。再者，可形成有多个载流子传导区域，可对多个载流子传导区域分别施加不同的电位。如果设置多个这些第1量子结构区域、第2量子结构区域或载流子传导区域，则可构成各种量子逻辑器件。
按照上述的量子器件，可容易地超过在现在的CMOS技术中成为极限的微细化区域。现在最先进的CMOSFET的栅长约为90nm，在已指出了因微细化导致的问题的状况下，本发明的量子器件中的与沟道相当部分的长度(隧道势垒的z方向长度)在一般的材料(GaAs或AlGaAs等)中是几nm。可容易地理解能谋求大于等于1个数量级的微细化。另外，在本发明的量子器件中，也不存在CMOSFET中特有的栅电压的阈值。于是，可相当好地进行电路驱动电压的按比例缩小，可相当好地预期因驱动电压的低电压化导致的功耗的减少效应。
其次，公开两种量子逻辑器件作为在本说明书中公开的发明。第一种量子逻辑器件用与上述的量子器件同样的构件来构成，但在具有一对(两个)第2量子结构区域这一点上其构件结构不同。此外，与一对第2量子结构区域相对应，具有一对(两个)第2电极区域。而且，该第一种量子逻辑器件利用由这些构件构成的量子器件，通过将载流子传导区域定为输入、将第1电极区域定为输出、将第2电极区域的一方定为1状态(高电压状态)、另一方定为0状态(低电压状态)来构成锁存电路。或者，利用同样的构件结构的量子器件，通过将一对第2电极区域定为输入、将第1电极区域定为输出、将载流子传导区域定为1状态(高电压状态)来构成OR逻辑电路。或者，利用同样的构件结构的量子器件，通过将一对第2电极区域定为输入、将第1电极区域定为输出、将载流子传导区域定为0状态(低电压状态)来构成AND逻辑电路。
第二种量子逻辑器件用与上述的量子器件同样的构件来构成，但在具有一对(两个)载流子传导区域这一点上其构件结构不同。而且，该第二种量子逻辑器件利用两个用这些构件构成的量子器件，如果将两个量子器件中的一方定为第1器件，将另一方定为第2器件，则通过将第1器件的一方的载流子传导区域和第2器件的一方的载流子传导区域定为输入、将第1器件的第1电极区域和第2器件的第1电极区域定为输出、将第1器件的另一方的载流子传导区域和第1器件的第2电极区域定为1状态(高电压状态)、将第2器件的另一方的载流子传导区域和第2器件的第2电极区域定为0状态(低电压状态)来构成NOT逻辑电路。
如果使用这些第一或第二种量子逻辑器件，则如上所述通过适当地构成输入或输出，可实现在时序电路的构成中必要的锁存电路、成为所有的组合逻辑电路的基本的作为基本逻辑电路的AND电路、OR电路、NOT电路。因而，可利用量子器件构成与使用了现有的时序电路的经典计算机的安装不矛盾的方式的逻辑电路。后面详细地说明实现各电路功能的量子逻辑器件的动作。
再有，在上述第一或第二种量子逻辑器件中，关于构成器件的各构件的特征与上述的量子器件具有的特征是同样的。
在上述第一或第二种量子逻辑器件的驱动中，可采用与第1时钟信号同步地对载流子传导区域施加信号、与从第1时钟信号起延迟了规定相位的第2时钟信号同步地对第2电极区域施加信号的多相时钟模式下的逻辑电路驱动方式。通过利用多相时钟模式来驱动电路，实现在对第2电极区域施加信号即进行第1量子结构区域的费密能级控制之前对载流子传导区域施加信号即进行第1量子结构区域的子能带控制，可使逻辑动作变得稳定，可增大输出信号对于输入信号的增益。
在上述第一或第二种量子逻辑器件的驱动中，可采用在对第2电极区域施加信号后到下一次对载流子传导区域施加信号为止的期间内设置使第1量子结构区域、第2量子结构区域和载流子传导区域的电位均衡的均衡期间的逻辑电路驱动方式。通过设置均衡期间，可谋求动作的高速化、稳定化。再有，即使设置均衡期间，也没有在该均衡期间中产生漏电流等的不良情况。在上述量子器件的绝缘区域中的电流大时，可使待机状态下的漏电流为0。
在任意地组合上述第一种量子逻辑器件构成的逻辑电路的驱动中，可采用利用输入输入信号及其倒相输入信号、输出输出信号及其倒相输出信号的差动模式驱动逻辑电路的逻辑电路驱动方式。通过采用差动模式，可排除交扰噪声等的电路扰乱要素，此外，可简单地安装NOT逻辑。再有，可通过倒相差动模式中的输入信号并进行输出来构成NOT逻辑。
如果组合上述第一或第二种量子逻辑器件中的AND电路、OR电路或NOT电路，则可构成任意的组合逻辑电路，这些组合逻辑电路也可作为本申请的发明之一来掌握。
如果用上述的差动模式来驱动上述的第一种量子逻辑器件，则利用任意的AND电路、OR电路或由差动模式下的逻辑电路驱动方式实现的NOT逻辑的安装可构成任意的组合逻辑电路，这些组合逻辑电路也可作为本申请的发明之一来掌握。
可级联地连接上述的组合逻辑电路与上述的第一种量子逻辑器件中的锁存电路。在组合逻辑电路中，将从前级电路的输出供给的电荷供给下级电路的输入，可有效地实现电荷再循环。在本发明的锁存电路中，由于将输入放大到电源电压，故如果未从前级供给充分的电荷，则从级联地连接的锁存电路供给必要的最低限度的电荷。由此，可谋求减少功耗。再有，在包含这样的锁存电路的电路中包含多个锁存电路的情况下，对多个锁存电路分别供给独立的第1时钟信号和第2时钟信号，可容易地构成时序电路。
按照本发明，可实现从微细化和功耗的观点可达到凌驾于现在的CMOS技术的性能且与使用了现有的时序电路的经典计算机的安装不矛盾的方式的逻辑电路。此外，提供在不使用多数决逻辑的情况下实现这样的逻辑电路且在这样的逻辑电路中不产生输入输出分离与增益的折衷关系、即可进行输入输出分离且可取得输入增益的技术。
附图说明
图1是孤立的QW的能带图。
图2是表示了耦合量子阱的状态的能带图。
图3是表示了对耦合量子阱间的预期的I-V特性的曲线图。
图4是对本发明的量子器件进行了模型化的等效电路。
图5是表示了作为本发明的一实施形态的量子逻辑器件的一例的斜视图。
图6是表示了图5中的A-A线剖面的剖面图。
图7是表示了图5中的B-B线剖面的剖面图。
图8示意性地表示了一个量子逻辑器件。
图9是表示图8的量子逻辑器件的等效电路的电路图。
图10用于说明图8的量子逻辑器件的动作，(a)是时序图，(b)是能带图，(c)是I-V特性图。
图11是图8的量子逻辑器件显示的真值表图。
图12是表示了在与图8的量子逻辑器件同样的量子逻辑器件中作成了另一个输入输出结构的情况的器件示意图和真值表。
图13是表示了在与图8的量子逻辑器件同样的量子逻辑器件中作成了又一个输入输出结构的情况的器件示意图和真值表。
图14是互补地构成的逻辑电路中的AND逻辑的安装的一例。
图15表示了将作为本发明的一个实施形态的量子逻辑器件应用于互补的电路结构的情况的逻辑电路的一例。
图16示意性地表示了其它的量子逻辑器件的一例。
符号的说明
101，101a，101b...第1传导构件，102，102a，102b...第2传导构件，103，103a，103b...第3传导构件，104，105，106...绝缘构件。
具体实施方式
以下根据附图详细地说明本发明的实施形态。图5是表示作为本发明的一实施形态的量子逻辑器件的一例的斜视图。图6是表示图5中的A-A线剖面的剖面图，图7是表示图5中的B-B线剖面的剖面图。
本实施形态的量子逻辑器件包含：第1传导构件101a和第1传导构件101b；第2传导构件102a和第2传导构件102b；以及第3传导构件103a和第3传导构件103b。在图5中表示的量子逻辑器件中具有两个量子逻辑器件，但详细的情况在后面叙述。在第1传导构件101a和101b与第2传导构件102a和102b之间形成了绝缘构件104，在第1传导构件101a和101b与第3传导构件103a和103b之间形成了绝缘构件105。再有，至少在xy平面内作为一体形成各个绝缘构件104和绝缘构件105，但为了容易看图起见，在图5的斜视图中，只图示了被夹在第1传导构件101a和101b与第2传导构件102a和102b之间的部分和被夹在第1传导构件101a和101b与第3传导构件103a和103b之间的部分。此外，虽然在图5中未图示，但在第2传导构件102a和102b的+z侧形成了绝缘构件106，虽然在图5～7中未图示，但在第3传导构件103a和103b的-z侧也形成了绝缘构件。再者，在各传导构件101a、101b、102a、102b、103a、103b上连接了将载流子(电子)取出到器件外部的取出电极(未图示)。
各传导构件101a、101b、102a、102b、103a、103b是形成为直线状的构件，用图示的那样的空间配置来配置。即，将第1传导构件101a和101b分别形成为在x方向上延伸的直线状，在xy平面中并排地配置。将第2传导构件102a和102b分别形成为在y方向上延伸的直线状，在与配置了第1传导构件101a和101b的平面相比位于+z方向上的xy平面中并排地配置。即，如果从z方向看，则第1传导构件101a和101b与第2传导构件102a和102b正交。将第3传导构件103a和103b分别形成为在x方向上延伸的直线状，在与配置了第1传导构件101a和101b的平面相比位于-z方向上的xy平面中并排地且以沿第1传导构件101a和101b的方式配置。
第1传导构件101a和101b的z方向的厚度例如约为几nm，用第1传导构件101a(第1传导构件101b)、绝缘构件104和绝缘构件105构成z方向的量子阱(QW)。换言之，在第1传导构件101a和101b中，在z方向上封闭载流子(电子)实现量子化。再有，第1传导构件101a和101b在x方向和y方向上没有必要实现量子化，在x方向和y方向上不封闭载流子。于是，第1传导构件101a和101b内的电子成为在xy平面中扩展的二维电子气(2DEG)。再有，关于第1传导构件101a和101b的材料，只要构成上述量子阱，就不作特别限定。
第2传导构件102a和102b的z方向的厚度与第1传导构件的情况同样，例如约为几nm。用第2传导构件102a(第2传导构件102b)、绝缘构件104和在+z方向上配置的绝缘构件106(在图5中未图示)构成z方向的量子阱(QW)。与第1传导构件的情况同样，在第2传导构件102a和102b中，在z方向上封闭载流子(电子)实现量子化。此外，同样地第2传导构件102a和102b在x方向和y方向上没有必要实现量子化，在x方向和y方向上不封闭载流子。第2传导构件102a和102b内的电子成为在xy平面中扩展的二维电子气(2DEG)。再有，关于第2传导构件102a和102b的材料，只要构成上述量子阱，就不作特别限定。
第3传导构件103a和103b在xyz的任一方向上都没有必要进行量子化，具有产生对第1传导构件101a和101b分别给予影响的静电场的功能。第3传导构件103a和103b的材料不作特别限定。
绝缘构件104是在第1传导构件101a和101b与第2传导构件102a和102b之间形成的绝缘膜，将其膜厚形成得薄，以便容易流过隧道电流。作为膜厚，可例示几nm或小于等于几nm。绝缘构件104的材料只要是能形成上述的量子阱的材料、能形成得薄到流过隧道电流的程度的材料，就不作特别限定。
绝缘构件105是在第1传导构件101a和101b与第3传导构件103a和103b之间形成的绝缘膜，使其膜厚比绝缘构件104厚，或者，使用隧道势垒高的材料来形成，以便难以流过隧道电流。作为膜厚，可例示几nm至几十nm。绝缘构件105的材料只要是能形成上述的量子阱、具有良好的绝缘特性的材料，就不作特别限定。
通过用上述那样的空间配置来配置上述各构件，构成在用于利用上述构件中的一部分的构件解决上述课题的方法中已说明的量子器件。例如，用第1传导构件101a、第2传导构件102a、第3传导构件103a、绝缘构件104和绝缘构件105构成一种上述量子器件。如果使各构件与上述量子器件相对应，则第1传导构件101a是上述量子器件中的第1量子结构区域和第1电极区域，第2传导构件102a是上述量子器件中的第2量子结构区域和第2电极区域，第3传导构件103a是上述量子器件中的载流子传导区域，绝缘构件104的一部分是上述量子器件中的隧道势垒区域，绝缘构件105的一部分是上述量子器件中的绝缘区域。如上所述，如果从z方向看第1传导构件101a和第2传导构件102a，则两者交叉，用该交叉的从z方向看的重叠部分形成上述量子器件的耦合量子阱。于是，如果将第1传导构件101a和第2传导构件102a分成从z方向看的重叠部分(重复部分)和未重叠的部分(非重复部分)，则第1传导构件101a的重复部分与上述量子器件的第1量子结构区域相对应，第1传导构件101a的非重复部分与上述量子器件的第1电极区域相对应。同样，第2传导构件102a的重复部分与上述量子器件的第2量子结构区域相对应，第2传导构件102a的非重复部分与上述量子器件的第2电极区域相对应。第1传导构件101a和第2传导构件102a的非重复部分从与z方向正交的xy平面对重复部分注入载流子，不打乱重复部分的量子封闭状态。再有，与上述同样地用各构件的组合构成三种其它的量子器件。即，用第1传导构件101a、第2传导构件102b、第3传导构件103a、绝缘构件104和绝缘构件105或用第1传导构件101b、第2传导构件102a、第3传导构件103b、绝缘构件104和绝缘构件105或用第1传导构件101b、第2传导构件102b、第3传导构件103b、绝缘构件104和绝缘构件105构成其它的量子器件。
如上所述，在图5中表示的量子逻辑器件中，包含4个上述量子器件。其中，用沿x方向的2个量子器件构成一个量子逻辑器件。即，在图5中表示的量子逻辑器件中包含2个量子逻辑器件。
图8示意性地表示了一种量子逻辑器件。用在图7的剖面图中表示的各构件构成图8的量子逻辑器件。但是，在图5的量子逻辑器件中包含的各量子器件是分别等效的，没有在其符号中附以「a」、「b」的添加字来区别第1传导构件101a等的各构件的必然性。于是，除了特别提及的情况外，对具有相同的功能的构件使用共同的符号，省略根据「a」、「b」等的添加字的构件的区别。在图8的示意图中使用了共同的构件编号。标记为在第1传导构件101与第2传导构件102之间插入了负微分电阻元件NDR，与上述量子器件具有的I-V特性相对应。此外，作为输入输出，表示了输入IN、输出OUT、输入Φ、倒相输入 Φ。再有，为了区别输入Φ和 Φ的第2传导构件102，将输入Φ的第2传导构件定为102b。此外，为了区别2个NDR，将第2传导构件102b与第1传导构件101之间的NDR定为NDRb。
图8的量子逻辑器件是并联连接了2个上述量子器件的器件。即，并联连接了各量子器件的第1量子结构区域与载流子传导区域。于是，如果用等效电路表示图8的量子逻辑器件，则如图9中所示。图9是表示图8的量子逻辑器件的等效电路的电路图。用经绝缘构件105的来自第3传导区域的静电场控制第1传导构件101(第1量子结构区域)的子能带，将第1传导构件101的费密能级控制成经NDR或NDRb与2个第2传导区域(第2量子结构区域)的某个电位(或两者的电位)一致。在此，输出OUT的电位与第1传导构件101的费密能级一致。即，如果以Φ和 Φ在激活状态下是互补的信号为前提，则由于NDR或NDRb的某一方是ON(正微分电阻状态)，另一方成为OFF(负微分电阻状态或绝缘状态)，故OUT与Φ或 Φ中的某个信号电位一致。而且，根据IN的信号电压来决定成为何种状态(OUT与Φ一致的状态或OUT与 Φ一致的状态)。
使用图10详细地说明上述的动作。图10用于说明图8的量子逻辑器件的动作，(a)是时序图，(b)是能带图，(c)是I-V特性图。在图10(a)中，在纵轴上表示时钟、输入和输出的各信号的电压，横轴是时间。在图8的量子逻辑器件中，与在图10(a)的最上段中表示的第1时钟CLK同步地输入输入信号IN。IN例如是在均衡状态(中立状态)下为0.5V、在施加状态(激活状态)下为0V或1V的信号。
此外，在该量子逻辑器件中，与图10(a)的第2段中表示的第2时钟CLKD同步地输入Φ、 Φ。第2时钟CLKD是比第1时钟CLK延迟了规定相位的时钟信号。作为规定相位，可例示约2π/8～2π/3，只要能确保正常的动作，则不作特别限制。在这样的多相时钟方式中，由于在对Φ或 Φ的电压施加之前对从与第1时钟CLK同步地动作的电路生成的IN施加电压，故能确保可靠的动作。虽然用与通常的同步电路之间的比较和关联表示了CLK、CLKD，但在本申请的方式中，不一定是必要的构成要素。
Φ是在均衡状态(中立状态)下为0.5V、在施加状态下为1V的信号。 Φ是在均衡状态(中立状态)下为0.5V、在施加状态下为0V的信号。再有，上述中例示的0V、0.5V、1V的电压始终是例示，也可定为更小的电压振幅或更大的电压振幅。使均衡状态的电压为0.5V也仅仅是例示。均衡状态的电压只要是信号振幅之间的电压即可。
在上述时序图中表示了施加信号时的第1传导构件101、第2传导构件102和第2传导构件102b的电势的是图10(b)的能带图。在图10(b)中，表示了与图10(a)中的时序图中的t1～t5的各时间对应的5个能带图。各能带图中的左侧的QW与连接到Φ上的第2传导构件102相对应，中间的QW与连接到OUT上的第1传导构件101相对应，右侧的QW与连接到 Φ上的第2传导构件102b相对应。此外，在各能带图的各QW中表示了2DEG，2DEG的下端与子能带能级相对应，上端与费密能级相对应。
此外，图10(c)是表示了t1～t5的各时间(即该图(b)的各电势状态)中的I-V特性的曲线图。在该图(c)的各I-V特性曲线图中表示了2个IV曲线，用实线表示的曲线是第2传导构件102b与第1传导构件101之间(即 Φ与OUT之间)的I-V特性，用虚线表示的曲线是第2传导构件102与第1传导构件101之间(即Φ与OUT之间)的I-V特性。点线和虚线的各曲线的交点是第1传导构件101的动作点。
如果参照时间t1中的能带图，则第2传导构件102、第1传导构件101和第2传导构件102b的各区域的电势被均衡(均匀化)，各区域的子能带一致。于是，2个NDR(NDR和NDRb)都是ON，Φ与 Φ之间是导通状态(与t1对应的I-V特性图)。在该状态下，即使假定在Φ、 Φ或OUT的某个端子间施加电压，也容易地流过电流，在使电压正常化的方向上起作用。但是，由于Φ和 Φ都被均衡化为0.5V，故不流过电流，OUT是0.5V。
如果参照IN被施加了0V的时刻t2中的能带图，则利用来自第3传导构件103的电场降低第1传导构件101的电势。由此，将第1传导构件101的子能带能级拉向低电势一侧。在这样的状态下，使第2传导构件102、102b和第1传导构件101的子能带有一些偏移。反映这一点，在对应的I-V特性图中IV曲线的峰值有一些变小。再有，在该状态下，由于NDR和NDRb还是ON，故各传导区域的费密能级一致。
在时刻t3中，一旦对Φ和 Φ施加电压，则如对应的能带图中所示，在第2传导构件102与第2传导构件102b之间产生起因于电压Vin的电势差。此时，虽然第1传导构件101的子能带与第2传导构件102b的子能带在一致的方向上起作用，但第1传导构件101的子能带与第2传导构件102的子能带在不一致扩大的方向上起作用。其结果，如对应的I-V特性图中所示，第1传导构件101与第2传导构件102b间的IV曲线(实线)的峰值增加(移动到容易流过电流的方向)，第1传导构件101与第2传导构件102间的IV曲线(虚线)的峰值减少(移动到难以流过电流的方向)。
一旦产生上段那样的IV曲线的非对称性，则第1传导构件101内的载流子在第2传导构件102b( Φ)的方向上容易移动，相反，第1传导构件101内的载流子在第2传导构件102(Φ)的方向上难以移动。由于起因于这样的IV曲线的非对称性的载流子移动的缘故，进一步放大IV曲线的非对称性，如果达到时间t4的阶段，则如对应的I-V特性图中所示，第1传导构件101与第2传导构件102间的IV曲线(虚线)的动作点进入负微分电阻区域。其结果，NDR急剧地转移到OFF状态。同时，第1传导构件101内的载流子和第2传导构件102b的载流子被正常化，使子能带一致，NDRb在ON状态下稳定(时刻t5的对应的能带图和I-V特性图)。于是，第1传导构件101的电位(费密能级)因第2传导构件102b的电压变得稳定，输出与 Φ的输入电压相等的0V作为OUT。在该稳定的状态下，即使出现时刻t6的使IN信号复位那样的外部扰乱因素，也能迅速地从 Φ供给必要的载流子，稳定的状态不会被破坏。
因为对IN施加的电压定为与上述相反的1V，故时刻t7～t12中的动作与调换了关于第2传导构件102和第2传导构件102b的说明的情况相同。如果根据上述的动作考察对上述量子逻辑器件的各输入施加各状态的电压的情况，则可知在图8那样的输入输出结构的量子逻辑器件中进行图11中表示的真值表那样的动作。即，可知图8的输入输出结构的量子逻辑器件起到锁存电路的功能。
图12是表示在与图8的量子逻辑器件同样的量子逻辑器件中作成了另一个输入输出结构的情况的器件示意图和真值表。输入ORIN代替图8的IN，输入IN1代替Φ，输入IN2代替 Φ。ORIN是比Φ早、例如与时钟CLK同步地施加的「1V」的信号。再有，可变更「1V」这一点与上述是同样的。在图12的器件中，如真值表中所示，可得到OR逻辑。根据上述说明可明白该输入输出结构中的量子逻辑器件的动作。
图13是表示在与图8的量子逻辑器件同样的量子逻辑器件中作成了又一个输入输出结构的情况的器件示意图和真值表。输入ANDIN代替图8的IN，输入IN1代替Φ，输入IN2代替 Φ。ANDIN是比Φ早、例如与时钟CLK同步地施加的「0V」的信号。再有，可变更「0V」这一点与上述是同样的。在图13的器件中，如真值表中所示，可得到AND逻辑。根据上述说明可明白该输入输出结构中的量子逻辑器件的动作。
在本实施形态的量子逻辑器件中，如上所述，变更其输入输出结构可构成锁存、AND、OR的各逻辑电路。此外，在图5中表示的量子逻辑器件中，包含了2个可构成这样的锁存、AND、OR的各逻辑电路的量子逻辑器件。如果构成为使这2个量子逻辑器件互补地进行差动动作，则可容易地安装NOT逻辑。即，如图14中所示，通过交叉输入IN及其倒相信号 IN使之成为输出OUT和 OUT，可简单地安装。
如果这样用差动模式构成电路，则利用由上述的量子逻辑器件得到的AND、OR的各逻辑电路和由互补的电路结构得到的NOT逻辑的安装，可得到能实现任意的逻辑电路的结构的基本逻辑电路。由此，利用上述基本逻辑电路的组合逻辑电路可构成任意的逻辑。再者，如果应用由上述的量子逻辑器件得到的锁存电路，则可安装任意的时序电路。即，可实现与使用了现有的时序电路的经典计算机的安装不矛盾的方式。
图15表示了将本实施形态的量子逻辑器件应用于差动模式中的电路结构的情况的逻辑电路的一例。图15的电路是用于得到OUT＝NOT(IN1)AND IN2的逻辑的电路。在图中可明白，在AND、OR、NOT的各逻辑电路中，可将作为输入供给的电荷利用于输出。即，在用本实施形态的量子逻辑器件构成AND、OR、NOT的各逻辑电路的情况下，可将所输入的电荷在下一级的逻辑电路中再利用(电荷再循环)以削减功耗。只要能得到充分的能量作为输入，可在多级中利用电荷再循环。在对电路供给能量的情况下，可使用锁存电路。
再有，通过将本实施形态的量子逻辑器件作成差动模式中的电路结构，可增加对于来自共用线的噪声等扰乱要素的稳定性，此外，也具有如上所述NOT电路的安装变得极为容易这样的优点。但是，不一定需要作成差动模式电路结构。在该情况下，必须有另外实现NOT逻辑的器件，但作为这样的量子逻辑器件，可例示图16的器件和电路结构。图16的量子逻辑器件将第3传导区域分成二个区域1103a和103b，使用2个该量子逻辑器件实现了NOT逻辑电路。输入输出的连接和结构如图示那样。在对输入IN输入了「0」的情况下，上侧的器件的NDR成为ON，作为输出，呈现「1」。相反，在对输入IN输入了「1」的情况下，下侧的器件的NDR成为ON，作为输出，呈现「0」。如果使用实现这样的NOT电路的量子逻辑器件，则没有必要用差动模式构成逻辑电路，具有信号条数变为一半的优点。
为了制造本实施形态的量子逻辑器件，可利用现有的薄膜形成方法、光刻和刻蚀方法。适当地组合这些现有的薄膜形成、加工方法，可制造该量子逻辑器件。在该量子逻辑器件中要求最微细的形成、加工技术的制造工艺是成为第1传导构件的薄膜的形成工艺、成为绝缘构件104的薄膜的形成工艺和成为第2传导构件的薄膜的形成工艺。即使是现在的最先进的工艺技术，几nm的膜形成、微细加工，特别在光刻和刻蚀的各工艺中存在困难。但是，对于薄膜形成来说，如果使用分子线外延或MO-CVD法，则可比较容易地形成几nm数量级的薄膜，使用这些薄膜形成方法，可进行该量子逻辑器件的制造。
以上，根据实施形态具体地说明了本发明。但是，本发明不限于上述的实施形态，在不脱离本申请发明的要旨的范围内，可作各种变更。
例如，在上述实施形态中，作为实现量子化的量子结构区域，例示了生成2DEG的量子阱(QW)。但是，本申请的发明的量子结构区域在一个方向(在实施形态中是z方向)上实现量子化是必要的条件，也可在x方向或x方向和y方向上也实现量子化。
产业上利用的可能性
本申请是关于能以与经典计算机的安装不矛盾的方式安装的量子逻辑器件、逻辑电路的发明，是在计算机等的信息处理产业中可利用的发明。

Claims (24)

1.一种量子器件，其特征在于，在定义了任意的第1方向的实空间中具有：
至少在上述第1方向上封闭载流子的第1量子结构区域和第2量子结构区域；
在上述第1量子结构区域与上述第2量子结构区域之间的隧道势垒区域；
从平行于与上述第1方向正交的平面的方向且不打乱上述第1量子结构区域的上述第1方向上的量子封闭状态的方向对上述第1量子结构区域注入载流子的第1电极区域；
从平行于与上述第1方向正交的平面的方向且不打乱上述第2量子结构区域的上述第1方向上的量子封闭状态的方向对上述第2量子结构区域注入载流子的第2电极区域；
载流子传导区域；以及
在上述第1量子结构区域与上述载流子传导区域之间配置的绝缘区域。
2.如权利要求1中所述的量子器件，其特征在于：
上述第1量子结构区域和上述第2量子结构区域是至少在上述第1方向上封闭载流子的量子阱、量子细线或量子点。
3.如权利要求1中所述的量子器件，其特征在于：
以对上述载流子传导区域施加的电位所生成的电场对上述第1量子结构区域的静电位所产生的影响比对上述第2量子结构区域的静电位所产生的影响更大的位置或形状配置上述载流子传导区域。
4.如权利要求1中所述的量子器件，其特征在于：
利用上述载流子传导区域生成的上述电场控制封闭到上述第1量子结构区域的上述载流子所生成的上述第1量子结构区域的子能带能级，
利用对上述第1电极区域供给的电位或在上述第1量子结构区域和上述第2量子结构区域处于共振耦合状态时对上述第2电极区域供给的电位来控制上述第1量子结构区域的上述载流子的费密能级。
5.如权利要求1中所述的量子器件，其特征在于，根据上述第1量子结构区域与上述第2量子结构区域的电位差，具有：
上述第1量子结构区域和上述第2量子结构区域的各能级的状态函数产生共振耦合，利用由上述共振耦合产生的隧道效应所实现的上述第1量子结构区域与上述第2量子结构区域之间的正微分电阻状态；
虽然没有上述共振耦合或耦合正在消失，但利用从上述隧道势垒区域渗出的上述各能级的状态函数的重叠所实现的上述第1量子结构区域与上述第2量子结构区域之间的负微分电阻状态；以及
因不产生上述共振耦合及上述状态函数的重叠或者可忽略该重叠而产生的上述第1量子结构区域与上述第2量子结构区域之间的绝缘状态。
6.如权利要求1中所述的量子器件，其特征在于：
在上述第1电极区域与上述第2电极区域之间的电流电压特性中，具有随着上述第1电极区域与上述第2电极区域之间的电压差的绝对值的变大，电压与电流之间正相关的正微分电阻区域、电压与电流之间负相关的负微分电阻区域以及即使电压绝对值增加也不流过电流或流过的电流小于等于电流峰值的10％的绝缘区域的各区域。
7.如权利要求1～6的任一项中所述的量子器件，其特征在于：
在与上述第1方向垂直的平面上形成了多个上述第2量子结构区域。
8.如权利要求1～6的任一项中所述的量子器件，其特征在于：
在与上述第1方向垂直的一个平面上形成了多个上述第1量子结构区域，在与上述第1方向垂直的另一个平面上形成了多个上述第2量子结构区域。
9.如权利要求1～6的任一项中所述的量子器件，其特征在于：
形成有多个上述载流子传导区域，对多个上述载流子传导区域分别施加不同的电位。
10.一种利用了量子器件的量子逻辑器件，其特征在于，所述量子器件在定义了任意的第1方向的实空间中具有：至少在上述第1方向上封闭载流子的第1量子结构区域和一对第2量子结构区域、在上述第1量子结构区域与上述一对第2量子结构区域之间的隧道势垒区域、从平行于与上述第1方向正交的平面的方向且不打乱上述第1量子结构区域的上述第1方向上的量子封闭状态的方向对上述第1量子结构区域注入载流子的第1电极区域、从平行于与上述第1方向正交的平面的方向且不打乱上述第2量子结构区域的上述第1方向上的量子封闭状态的方向对上述一对第2量子结构区域分别注入载流子的一对第2电极区域、载流子传导区域以及在上述第1量子结构区域与上述载流子传导区域之间配置的绝缘区域，
通过将上述载流子传导区域定为输入、将上述第1电极区域定为输出、将上述第2电极区域的一方定为1状态(高电压状态)、另一方定为0状态(低电压状态)来构成锁存电路，
通过将上述一对第2电极区域定为输入、将上述第1电极区域定为输出、将上述载流子传导区域定为1状态(高电压状态)来构成OR逻辑电路，
通过将上述一对第2电极区域定为输入、将上述第1电极区域定为输出、将上述载流子传导区域定为0状态(低电压状态)来构成AND逻辑电路。
11.一种利用了量子器件的量子逻辑器件，其特征在于，所述量子器件在定义了任意的第1方向的实空间中具有：至少在上述第1方向上封闭载流子的第1量子结构区域和第2量子结构区域、在上述第1量子结构区域与上述第2量子结构区域之间的隧道势垒区域、从平行于与上述第1方向正交的平面的方向且不打乱上述第1量子结构区域的上述第1方向上的量子封闭状态的方向对上述第1量子结构区域注入载流子的第1电极区域、从平行于与上述第1方向正交的平面的方向且不打乱上述第2量子结构区域的上述第1方向上的量子封闭状态的方向对上述第2量子结构区域分别注入载流子的第2电极区域、一对载流子传导区域以及在上述第1量子结构区域与上述一对载流子传导区域之间配置的绝缘区域，
在利用2个上述量子器件、将上述2个量子器件中的一方定为第1器件、将另一方定为第2器件的情况下，
通过将上述第1器件的一方的上述载流子传导区域和上述第2器件的一方的上述载流子传导区域定为输入、将上述第1器件的上述第1电极区域和上述第2器件的上述第1电极区域定为输出、将上述第1器件的另一方的上述载流子传导区域和上述第1器件的上述第2电极区域定为1状态(高电压状态)、将上述第2器件的另一方的上述载流子传导区域和上述第2器件的上述第2电极区域定为0状态(低电压状态)来构成NOT逻辑电路。
12.如权利要求10或11中所述的量子逻辑器件，其特征在于：
上述第1量子结构区域和上述第2量子结构区域是至少在上述第1方向上封闭载流子的量子阱、量子细线或量子点。
13.如权利要求10或11中所述的量子逻辑器件，其特征在于：
以对上述载流子传导区域施加的电位所生成的电场对上述第1量子结构区域的静电位所产生的影响比对上述第2量子结构区域的静电位所产生的影响更大的位置或形状配置上述载流子传导区域。
14.如权利要求10或11中所述的量子逻辑器件，其特征在于：
利用上述载流子传导区域生成的上述电场控制封闭到上述第1量子结构区域的上述载流子所生成的上述第1量子结构区域的子能带能级，
利用对上述第1电极区域供给的电位或在上述第1量子结构区域和上述第2量子结构区域处于共振耦合状态时对上述第2电极区域供给的电位来控制上述第1量子结构区域的上述载流子的费密能级。
15.如权利要求10或11中所述的量子逻辑器件，其特征在于，根据上述第1量子结构区域与上述第2量子结构区域的电位差，具有：
上述第1量子结构区域和上述第2量子结构区域的各能级的状态函数产生共振耦合，利用由上述共振耦合产生的隧道效应所实现的上述第1量子结构区域与上述第2量子结构区域之间的正微分电阻状态；
虽然没有上述共振耦合或耦合正在消失，但利用从上述隧道势垒区域渗出的上述各能级的状态函数的重叠所实现的上述第1量子结构区域与上述第2量子结构区域之间的负微分电阻状态；以及
因不产生上述共振耦合及上述状态函数的重叠或者可忽略该重叠而产生的上述第1量子结构区域与上述第2量子结构区域之间的绝缘状态。
16.如权利要求10或11中所述的量子逻辑器件，其特征在于：
在上述第1电极区域与上述第2电极区域之间的电流电压特性中，具有随着上述第1电极区域与上述第2电极区域之间的电压差的绝对值的变大，电压与电流之间正相关的正微分电阻区域、电压与电流之间负相关的负微分电阻区域以及即使电压绝对值增加也不流过电流或流过的电流小于等于电流峰值的10％的绝缘区域的各区域。
17.一种量子逻辑器件的逻辑电路驱动方式，其特征在于：
在权利要求10～16的量子逻辑器件的驱动中，与第1时钟信号同步地对上述载流子传导区域施加信号，与从上述时钟信号起延迟了规定相位的第2时钟信号同步地对上述第2电极区域施加信号。
18.如权利要求17中所述的量子逻辑器件的逻辑电路驱动方式，其特征在于：
在对上述第2电极区域施加信号后到下一次对上述载流子传导区域施加信号为止的期间内，具有使上述第1量子结构区域、上述第2量子结构区域和上述载流子传导区域的电位均衡的均衡期间。
19.如权利要求17中所述的量子逻辑器件的逻辑电路驱动方式，其特征在于：
在任意地组合除权利要求11的量子逻辑器件外的权利要求10～16的量子逻辑器件构成的逻辑电路中，用输入输入信号及其倒相输入信号、输出输出信号及其倒相输出信号的差动模式驱动上述逻辑电路。
20.如权利要求19中所述的量子逻辑器件的逻辑电路驱动方式，其特征在于：
通过倒相上述差动模式中的输入信号并进行输出来构成NOT逻辑。
21.一种由量子逻辑器件得到的逻辑电路，其特征在于：
包含任意地组合权利要求10～16的量子逻辑器件中的AND电路、OR电路或NOT电路构成的组合逻辑电路。
22.一种由量子逻辑器件得到的逻辑电路，其特征在于：
包含任意地组合用权利要求19的差动模式驱动了除权利要求11的量子逻辑器件外的权利要求10～16的量子逻辑器件的情况下的AND电路、OR电路或利用权利要求20的逻辑电路驱动方式实现的NOT逻辑所构成的组合逻辑电路。
23.如权利要求21或22中所述的由量子逻辑器件得到的逻辑电路，其特征在于：
包含级联地连接了权利要求21的组合逻辑电路或权利要求22的组合逻辑电路和权利要求10的量子逻辑器件中的锁存电路的电路。
24.如权利要求17或18中所述的量子逻辑器件的逻辑电路驱动方式，其特征在于：
在权利要求23的逻辑电路中包含多个权利要求10的锁存电路的情况下，对上述多个锁存电路分别供给独立的权利要求17的第1时钟信号和第2时钟信号。
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