JPH0778962A

JPH0778962A - 量子多機能トランジスタおよびその製造方法

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Publication number: JPH0778962A
Application number: JP6183016A
Authority: JP
Inventors: Herbert Goronkin; ハーバート・ゴロンキン; Saied Nikoo Tehrani; サイード・ニコー・テーラニ; Jun Shen; ジュン・シェン; Xiaodong T Zhu; シアオドン・セオドア・ズー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1993-07-26
Filing date: 1994-07-13
Publication date: 1995-03-20
Also published as: US5414274A

Abstract

(57)【要約】【目的】構造が簡単な量子多機能トランジスタおよび
その製造方法を提供する。【構成】半導体材料の複数の導電層（２５，３５）
と、それらの間に挟持されたトンネル・バリア層（３
０）とを含む量子多機能トランジスタ。前記導電層は各
々、個別エネルギ・レベルを形成するように非常に薄く
形成され、この中の個別エネルギ・レベルが、平衡状態
において前記トンネル・バリア層を横切って整合されな
いように、前記材料を選択する。前記導電層の一方の一
部（２５’，３５’）にゲート（４５）を結合し、そこ
に印加される電圧に応答して、前記導電層内の個別エネ
ルギ・レベルを前記トンネル・バリア層（３０）を介し
て整合させる。これにより、多数キャリアの電流がトラ
ンジスタを流れることになる。前記ゲートに印加する電
圧を高くすると、小数キャリア電流が前記トランジスタ
を流れる結果となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は超薄膜半導体材料を用
い、サイズ量子化効果(size quantization effect)によ
って離散的なエネルギ・レベルを形成する量子素子、よ
り具体的には量子トランジスタに関するものである。

【０００２】

【従来の技術】種々の半導体材料を超薄膜形状に形成す
ることによって、当該材料内のエネルギ・レベルを離散
的なエネルギ・レベルに制限可能であることは既に以前
より公知である。異なる材料の数層の超薄膜を積層する
関係で付着形成することにより、発光ダイオードや感光
ダイオードのような素子を形成することができる。この
ような構造の一例が、１９９２年１月７日に発行された
米国特許第５，０７９，６０１号(Optoelectronic Devi
ces Based on Intraband Transitions in Combinations
of Type I and Type II Tunnel Junctions)に開示され
ている。

【０００３】数層の異なる半導体材料の超薄膜を３端子
素子即ち半導体に形成する試みが、何回かなされてい
る。このような試みの１つが、「Resonant-Tunneling H
ot Electron Transistor」と題する論文（著者 N. Yoko
yama et al.、Solid-State Electronics, Vol/.31, No.
3/4, pp. 577-582, 1988, イギリスにて発行）に開示
されている。この開示された素子では、材料層が縦方向
に積層される関係で形成され、底面上にコレクタ、上面
上にエミッタ、そしてそれらの間にベースが位置付けら
れて構成されている。これは、世界中で製造されている
公知の垂直半導体トランジスタと同様のものである。垂
直配置のため、ベース、エミッタおよびコレクタの接続
部および端子を設けるのは困難である。動作に多少の相
違があり、この熱電子トランジスタは垂直方向には非常
に薄いものの、製造上の困難さに対する改善やチップ面
積(real estate)の節約はほとんど得られていない。

【０００４】新しいトランジスタを生産する第２の試み
が、「Realization of a three-terminal resonant tun
neling device: The bipolar quantum resonant tunnel
ingtransistor」と題する論文（著者 M. A. Reed et a
l.、Appl. Phys, Lett., 54(11), pp 1034 - 1036, １
９８９年３月１３日）に開示されている。この構造で
は、量子井戸が複数の超薄膜材料層によって形成され、
この量子井戸をトランジスタのベースとしてバイアスす
るものである。この構造は、製造工程(scenario)におい
て実現するのは非常に難しく、上述のトランジスタと全
く同様なものである。

【０００５】

【発明が解決しようとする課題】本発明の目的は、新規
で改良された量子多機能トランジスタを提供することで
ある。

【０００６】本発明の他の目的は、構造が簡単な新規で
改良された量子多機能トランジスタを提供することであ
る。

【０００７】本発明の更に他の目的は、支持基板の片側
の表面上に全ての接続部を有し、チップに必要な面積を
少なくした、実質的に水平トランジスタである、新規で
改良された量子多機能トランジスタを提供することであ
る。

【０００８】また、新規で改良された量子多機能トラン
ジスタの製造方法を提供することも本発明の目的であ
る。

【０００９】

【課題を解決するための手段】上述の問題およびその他
の問題の解決、ならびに上記目的およびその他の目的の
実現は、複数の半導体物質の導電層を支持する表面を有
する基板を含む、量子多機能トランジスタによって可能
となる。前記導電層の間には少なくとも１層のトンネル
・バリア層が挟持されており、各導電層は離散的なエネ
ルギ・レベルを形成するような厚さを有する。また、前
記複数の導電層は、その中の各離散エネルギ・レベルが
平衡状態において前記トンネル・バリア層を横切って整
合されないように選択される。前記複数の導電層は、基
板表面と平行な電流チャンネルを規定するように形成さ
れ、前記電流チャンネルの一部が重なり合ってゲート領
域を規定する。前記ゲート領域内の複数の電流チャンネ
ル部分の少なくとも一方には、外部ゲート端子が結合さ
れ、該外部ゲート端子に印加される電圧に応答して、前
記トンネル・バリア層を横切って前記複数の導電層内の
離散エネルギ・レベルを整合する。

【００１０】上述の問題およびその他の問題の実質的な
解決、ならびに上述の目的およびその他の目的の現実
は、第１バリア層を設けるステップと、半導体材料の第
１導電層を形成し、この第１導電層の少なくとも一部を
前記第１バリア層の上に重ね合わせるステップとから成
る、量子多機能トランジスタの製造方法によって達成さ
れる。前記第１導電層は、所定のバンドギャップと、所
定の伝導帯エネルギ・レベルとを有し、離散的なエネル
ギ・レベルを含むような厚さの半導体材料によって形成
される。次のステップは、前記第１導電層上に、半導体
材料のトンネル・バリア層を形成することである。トン
ネル・バリア層は、半導体材料で形成されており、その
バンドギャップは前記第１導電層の所定バンドギャップ
より広く、キャリアがそこを通り抜ける(tunnel)ことが
できる厚さを有する。前記第１導電層の一部を改造し
て、電流チャンネルをその中に規定すると共に隔離す
る。半導体材料の第２導電層を前記トンネル・バリア層
上に形成する。この第２導電層は半導体材料で形成さ
れ、所定のバンドギャップと、前記第２導電層の半導体
材料の所定の伝導帯エネルギ・レベルよりも高い価電子
帯エネルギ・レベルとを有し、離散的なエネルギ・レベ
ルを含むような厚さとなっている。前記第１導電層およ
び第２導電層の選択は、その中の各離散エネルギ・レベ
ルが、平衡状態においてトンネル・バリア層を横切って
整合されないように行われる。第２バリア層が、前記第
２導電層に重なり合う関係で形成される。前記第２バリ
ア層の一部を改造し、その中に電流チャンネルを規定す
ると共に隔離し、更にその中の電流チャンネルの一部の
みが前記第１導電層内に規定された電流チャンネルの上
に重なり合うようにする。前記第２バリア層内の電流チ
ャンネル上に、前記第２導電層内の電流チャンネルの一
部に重なり合うように、外部ゲート端子が形成される。
前記第２バリア層は、前記外部ゲート端子に印加される
電圧が、前記第２バリア層を通って前記第２導電層内の
電流チャンネルの一部と結合できるような厚さに形成さ
れる。

【００１１】

【実施例】具体的に図１および図２を参照すると、本発
明を具現化したトランジスタ２０の断面図と、エネルギ
・レベル図が、それぞれ示されている。トランジスタ２
０は、上面２３を有する支持基板２２上に形成される。
半導体材料の第１導電層２５が、基板２２の表面２３上
に配置される。第１導電層２５は非常に薄く作られ、こ
うすることによって、量子サイズ効果によってその中に
離散的なエネルギ・レベルを形成する。例えば、第１導
電層２５は、厚さ約１００オングストローム未満のＩｎ
Ａｓ層である。第１導電層２５のバンドギャップおよび
エネルギ・レベルが、図２において２７で示されてい
る。当技術分野ではよく理解されているように、図２の
上側の線Ｅcは伝導帯の下端を表し、一方下側の線Ｅvは
価電子帯の上端を表し、それらの間の間隔はバンドギャ
ップを表す。更に、第１導電層２５の伝導帯内の少なく
とも１つの離散エネルギ・レベルが、基底状態Ｅn0で示
されている。

【００１２】ここで注意すべきことは、基板２２は、キ
ャリアの基板２２への移動即ちトンネリングに対するバ
ッファまたはバリアを形成するように、選択されるとい
うことである。基板２２は、一般的に、層２５を形成す
る材料のバンドギャップよりも広いバンドギャップの材
料で形成されている。または、その上面上にそのような
材料の層を有している。基板２２の全体または一部を形
成するのに用いられる典型的な材料は、ＡｌＡｓ，Ａｌ
Ｓｂ，ＡｌＧａＳｂ等である。基板２２に対するバンド
ギャップおよびエネルギ・レベルが、図２において２９
で示されている。図２において他の層の厚さに対して、
基板２２の厚さは無制限であることに注意されたい。

【００１３】２５”で示されている第１導電層２５の一
部をエッチングで除去するか、損傷を与えるか、或るい
はドーピングによって、この部分２５”を比較的不良な
弱い導電体とする。第１導電層２５の残りの部分は比較
的良好な導電体であり、２５’で示されている電流路を
規定する。本特定実施例では、これはトランジスタ２０
のソース端子である。図２では、電流路２５’のバンド
ギャップおよびエネルギ・レベルのみが２７で表されて
いる。

【００１４】半導体材料のトンネル・バリア層３０が第
１導電層２５上に形成される。トンネル・バリア層３０
は、第１導電層２５の所定バンドギャップよりも広いバ
ンドギャップを有し、絶縁体のように作用すると共に、
トンネル・バリア層３０は非常に薄く、キャリアがトン
ネルできるようになっている。本特定実施例では、トン
ネル・バリア層３０は、ＡｌＡｓ，ＡｌＳｂ等で形成さ
れ、約５０オングストローム未満、好ましくは１５オン
グストロームないし２５オングストロームの範囲の厚さ
を有する。トンネル・バリア層３０のバンドギャップお
よびエネルギ・レベルが、図２の３２で示されている。

【００１５】半導体材料の第２導電層３５が、トンネル
・バリア層３０上に重なり合う関係で配置され、トンネ
ル・バリア層３０を第１および第２導電層２５，３５間
に挟持する。第２導電層３５は非常に薄く作られ、こう
することにより量子サイズ効果によってその中に離散エ
ネルギ・レベルを形成する。第２導電層３５のバンドギ
ャップおよびエネルギ・レベルが、図２の３７で示され
ている。第２導電層３５の価電子帯内の少なくとも１つ
の離散エネルギ・レベルが、基底状態Ｅp0によって表さ
れている。第２導電層３５のバンドギャップは、トンネ
ル・バリア層３０のバンドギャップより狭く、第１およ
び第２導電層２５，３５の選択は、平衡状態においてそ
の中の離散エネルギ・レベル（Ｅn0，Ｅp0）がトンネル
・バリア層３０を横切って整合されないように行われる
（図２に示されている）。本特定実施例では、第２導電
層３５は厚さ約１００オングストローム未満、好ましく
は５０−７０オングストロームのＧａＳｂ層である。

【００１６】３５”で示されている第２導電層３５の一
部をエッチングで除去するか、損傷を加えるか、あるい
はドーピングを行なうことによって、この部分３５”を
比較的不良な弱い導電層とする。第２導電層３５の残り
の部分は、比較的良好な導体であり、３５’で示されて
いる電流路を規定する。本特定実施例では、これはトラ
ンジスタ２０のドレイン端子である。電流路３５’のバ
ンドギャップおよびエネルギ・レベルのみが、図２の３
７で示されている。電流路３５’は、その内側端部に近
い部分が導電路２５’の内側端部に近い部分と重なる、
即ち覆い被さるように位置付けられる。電流路２５’，
３５’の重複部分は、ゲート領域すなわち範囲４０を規
定する（図４では全体的に破線で輪郭が示されてい
る）。

【００１７】半導体材料の最終バリア層４２が、第２導
電層３５上に形成される。外部ゲート端子４５が、バリ
ア層４２上にゲート領域４０に重なり合う関係に配置さ
れる。バリア層４２は、第２導電層３５の所定のバンド
ギャップよりも広いバンドギャップを有しているので、
絶縁体として作用し、キャリアがそこを通り抜けてゲー
ト端子４５に達するのを防止する。更に、バリア層４２
の厚さは、電流路３５’からゲート端子４５を電気的に
絶縁すると共に、ゲート端子４５に印加される電位すな
わちゲート電圧が電流路３５’に結合可能とするのに十
分でなければならない。本特定実施例では、バリア層４
２は、ＡｌＡｓ，ＡｌＳｂ等で形成され、その厚さは約
２００オングストロームである。バリア層４２のバンド
ギャップおよびエネルギ・レベルが、図２に４４で示さ
れている。

【００１８】図３も参照して図１および図２のトランジ
スタの動作を説明する。小さな固定ドレイン・バイアス
Ｖdに対して、ゼロ電圧がゲート端子４５に印加される
と、離散エネルギ・レベルＥn0，Ｅp0が不整合状態(mis
align)となり、電流路２５’，３５’には殆ど電流（ｉ
d）が流れない。この状況は、図３のｉd曲線上の点４７
によって示されている。Ｖg＜０で、｜Ｖg｜が更に上昇
すると、図３の曲線４８から４９に示されているよう
に、Ｅp0がＥn0と整合し、ｉd電流が電流路２５’，３
５’を流れる。言い換えれば、２つのチャンネルは物理
的に分離されているが、トンネリングを可能にする適切
なゲート・バイアスを印加することによって、電気的に
接続することができるのである。曲線５１から５２に示
されているように、｜Ｖg｜が上昇するに連れ、離散エ
ネルギ・レベルＥn0，Ｅp0の整合がくずれ、電流路２
５’，３５’に流れるｉd電流が減少する。ｉd電流の不
連続性およびその後の上昇は、Ｅn0とＥp0との共鳴(res
onance)を除去し、その後漏れ電流が発生したことの結
果である。ここに示す特定実施例では、Ｅn0とＥp0とが
整合状態にある場合、ＩｎＡｓの伝導帯からＧａＳｂの
価電子帯内の空量子状態(empty quantized state)に電
子が流れる。電子はソースによって連続的に供給され、
ドレインによって収集される。

【００１９】電流チャンネル２５’は、本実施例ではＩ
ｎＡｓであるが、ソースとして用いられている。その理
由は、電子移動度(electron mobility)が３３，０００
ｃｍ²／Ｖ−ｓと高く、ソース抵抗Ｒsが低いからであ
る。図４を参照して、トランジスタ２０の幅をｚとする
と、Ｒ_s＝Ｌ_s／（ｑｎμ_nｚｔ_s）ここで、ｎ＝ｎｓ／ｔｓである。ドレイン抵抗は、次の
ように表される。

【００２０】Ｒ_d＝Ｌ_d／（ｑμ_pｐ_sｚｔ_d）ここで、ｐsおよびｎsは、それぞれホールおよび電子濃
度、ｔsおよびｔdはそれぞれソースおよびドレイン・チ
ャンネルの厚さである。例えば、ｐ_s＝ｎ_s＝１．２ｘｌ
０¹²ｃｍ^-2, μ_n＝２０，０００，μ_p＝５００，Ｌs＝
Ｌd＝１μmの場合、ｚ＝５μｍに対して、Ｒs＝５２Ω
およびＲd＝２０８０Ωとなる。本特定実施例では、Ｒs
値は受け入れ可能であるがＲd値が大きいので、電流が
低下する結果となろう。しかしながら、自己整合処理(s
elfalign)を用いてＬdを０．１μｍに減少させれば、Ｒ
dは２０８Ωに低下し、電流は増加する。

【００２１】寄生係数を制限すると、層３５’を形成す
るＧａＳｂの移動度が低下することになる。材料を逆に
して、ＧａＳｂをドレインの変わりにソースに用いる
と、電流の流れはよくなるが素子を動作させるのに必要
な電圧が高すぎてしまうことを、示すことができる。こ
れらの問題の双方は、ＧａＳｂのドーピングを増加する
ことによって、かなり軽減可能であることがわかってい
る。先の計算ではＰ_sを１．２ｘ１０¹²と仮定した。し
かし、ＧａＳｂゲートチャンネルを１０¹³または１０¹⁴
ｃｍ^-2までドーピングすれば、結果はかなりよくなる。
ソースとしてのＧａＳｂ（層２５’）に対して、Ｒsは
１０¹³ｃｍ^-2では２０Ωに、１０¹⁴ｃｍ^-2では２Ωに近
付く（自己整合ゲート構造に属する)。Ｒs＝２０Ωに対
して、トランスコンダクタンスの損失は１８％、一方Ｒ
s＝２Ωでは、ｇm’＝ｇm／（１＋ｇmＲs）を用いて、
損失は２．２％となる。

【００２２】図５−図９を参照すると、図１のトランジ
スタに類似したトランジスタを製造する具体的な方法が
示されている。適切な基板８０が設けられる。これはバ
ッファとして作用するか、或るいはその表面上にバリア
層が形成される。厚さ約２００オングストローム未満の
ＩｎＡｓ層８２を基板８０表面上に成長させる。図５に
示すように、厚さ約１００オングストローム未満のＡｌ
ＡｓまたはＡｌＳｂのトンネル・バリア層８４を、層８
２表面上に成長させる。図６に示すように、酸素を注入
して層８２，８４の外側領域８５に損傷を加え、および
／またはドーピングを行い、層８２内にドレイン電流チ
ャンネルを規定すると共に隔離する。図７に示すよう
に、厚さ約２００オングストローム未満のＧａＳｂ層８
７を層８４表面上に成長させ、更に絶縁層８９を層８７
表面上に成長させる。絶縁層８９はＡｌＡｓまたはＡｌ
Ｓｂで形成され、約２００オングストロームの厚さを有
する。図８に示すように、層８９をエッチングしてソー
ス電流チャンネルを規定すると共に隔離する。更に、層
８４，８９をエッチングし、層８２，８７それぞれの表
面領域に外部電流端子を配置できるようにする。図９に
示すように、メタライズされたソースおよびドレイン電
流端子９１，９２を、それぞれ層８７，９２の露出され
た表面上に付着する。メタライズされたゲート端子９５
を、ゲート領域に重なり合う関係で、層８９の表面上に
形成する。ゲート領域は、層８７，８２の重なり合った
領域によって規定される。

【００２３】図１０，図１１は、図１に示したトランジ
スタに類似するトランジスタ９９を製造する他の方法に
おける、２つのステップを示すものである。具体的に図
１０を参照すると、適切な基板１００が設けられる。こ
れはバッファとして作用するか、或るいはその表面上に
バリア層が形成される。約２００オングストローム未満
の厚さのＧａＳｂ層１０２を、基板１００の表面上に成
長させる。厚さ約１００オングストローム未満のＡｌＡ
ｓまたはＡｌＳｂのトンネル・バリア１０５を、層１０
２の表面上に成長させる。厚さ約２００オングストロー
ム未満のＩｎＡｓ層１０７をトンネル・バリア１０５の
表面上に成長させると共に、バリア層１１０を層１０７
の表面上に成長させる。次に、図１０に示すように、厚
さ約１００オングストローム未満のＧａＳｂ層１１２を
成長させ、バッファまたはバリア層１１０を閉塞する。

【００２４】図１１を参照すると、層１１２の上面上で
パターニングまたは付着および選択エッチングを行うこ
とによって、ゲート金属１１４を規定する。次に、層１
１２，１１０を選択的にエッチングし、層１０７におい
て停止させ、ゲート金属１１４をマスクとして用いるこ
とによって、ドレイン領域を規定する。次に、ゲート金
属１１４をエッチングし、ソース部分１１５をゲート部
分から電気的に分離する。ゲート部分は図１１では１１
４で示されている。次に、メタライズされたドレイン端
子を、別個のステップにおいて層１０７の露出された表
面上に付着する。代わりに、図１１に示すように、メタ
ライズされたソースおよびドレイン端子１１５，１１６
を、別個のメタライゼーション・ステップまたは複数の
ステップによって、配置してもよい。図１１では、層１
０７，１０２をそれぞれ領域１０７’，１０７”および
１０２’，１０２”に分割し、端子１１４，１１５，１
１６上の適切な電圧の効果を示すと共に、動作の説明を
わかりやすしてある。

【００２５】トランジスタ９９の動作の概要は以下のよ
うなものである。全体的にドレイン端子１１６の下にあ
る領域１０７”では、フェルミ・レベルがＩｎＡｓ（層
１０７）の伝導帯より約１３０ｍｅＶ上に決められ、結
果的に層１０２の領域１０２”に高いホール濃度が得ら
れる。ソース領域、全体的に端子１１５の下にある領域
および露出された表面領域では、フェルミ・レベルはＡ
ｌＳｂ伝導帯より約８５０ｍｅＶ低いＧａＳｂ／ＡｌＳ
ｂレベルに決められている。本実施例では、高濃度の電
子が領域１０７’に存在する。トランジスタ９９では、
電子が端子１１５から注入され、領域１０７’内を横方
向に移動し、ここで電子はゲート端子１１４の下にある
領域１０２”内にトンネリングする。トンネリング電流
は、それぞれゲートおよびドレイン端子１１４，１１６
に印加される電圧の組合せによって制御される。次に電
子はドレイン端子１１６によって収集される。トランジ
スタ９９は、下側に形成された層における電荷密度を制
御するように決められたフェルミ・レベルを用いること
によって、量子機能素子を実現する。

【００２６】以上のように、本質的に水平形のトランジ
スタであり、全ての接続を支持基板の一方の表面上にま
とめたため比較的構造が簡単な、新規で改良された量子
多機能トランジスタが開示された。用いた例のソースお
よびドレインは、具体的な位置に示しかつ説明したが、
ソースおよびドレインが逆の方が望ましければ、そうし
てもよいことは理解できよう。更に、本質的に水平形の
トランジスタが開示され、外部接点が全て基板の同一側
にあるので、このトランジスタは狭いチップ面積です
み、一緒に用いる回路において扱いが簡単になる。ま
た、新しい構造の量子多機能トランジスタのための、新
規で改良された製造方法も開示された。

【図面の簡単な説明】

【図１】本発明を具現化した量子多機能トランジスタの
断面図。

【図２】図１のトランジスタのエネルギ・レベル図。

【図３】図１のトランジスタにおける、ゲート電圧に対
するドレイン電流を表す図。

【図４】図１のトランジスタを相対的な寸法で示した簡
略断面図。

【図５】図１のトランジスタの一連の製造工程において
実行される１ステップを示す断面図。

【図６】図１のトランジスタの一連の製造工程において
実行される１ステップを示す断面図。

【図７】図１のトランジスタの一連の製造工程において
実行される１ステップを示す断面図。

【図８】図１のトランジスタの一連の製造工程において
実行される１ステップを示す断面図。

【図９】図１のトランジスタの一連の製造工程において
実行される１ステップを示す断面図。

【図１０】図１のトランジスタに類似するトランジスタ
を製造する他の方法における２つのステップの一方を示
す図。

【図１１】図１のトランジスタに類似するトランジスタ
を製造する他の方法における２つのステップの他方を示
す図。

【符号の説明】

２０トランジスタ２２支持基板２５第１導電層２５’、３５’ 電流路３０トンネル・バリア層３５第２導電層４２最終バリア層４５ゲート層

───────────────────────────────────────────────────── フロントページの続き (72)発明者サイード・ニコー・テーラニアメリカ合衆国アリゾナ州スコッツデール、イ−スト・サン・アルフレド・ドライブ8602 (72)発明者ジュン・シェンアメリカ合衆国アリゾナ州フェニックス、サウス25番・プレース14654 (72)発明者シアオドン・セオドア・ズーアメリカ合衆国アリゾナ州チャンドラー、ノース・コングレス・ドライブ1351

Claims

【特許請求の範囲】

【請求項１】表面（２３）を有する基板（２２）；およ
び前記基板の前記表面上に支持され、少なくとも１層の
トンネル・バリア層（３０）を間に挟持する複数の導電
層（２５，３５）であって、各々離散エネルギ・レベル
を形成するような厚さを有し、平衡状態においてその中
の離散エネルギ・レベルが前記トンネル・バリア層を横
切って整合しないように選択された前記複数の半導体材
料の導電層；から成り、前記複数の導電層は、前記基板
の前記表面と平行な電流チャンネル（２５’，３５’）
を規定するように形成され、前記電流チャンネルの一部
が重なり合っててゲート領域を形成し；前記複数の導電
層内の前記電流チャンネルの前記一部の少なくとも一方
には、外部ゲート端子（４５）が結合されており、該外
部ゲート端子に印加される電圧に応答して、前記トンネ
ル・バリア層を横切って前記複数の導電層内の離散エネ
ルギ・レベルを整合させることを特徴とする量子多機能
トランジスタ。
【請求項２】第１バリア層（２２）；所定のバンドギャ
ップと所定の伝導帯エネルギ・レベルとを有すると共
に、個別エネルギ・レベルを形成するような厚さを有
し、少なくともその一部（２５’）が前記第１バリア層
上に重なり合っている、半導体材料の第１導電層（２
５）；所定のバンドギャップおよび前記第１導電層の所
定の伝導帯エネルギ・レベルよりも高い価電子帯エネル
ギ・レベルを有すると共に、離散エネルギ・レベルを形
成するような厚さを有する、半導体材料の第２導電層
（３５）；前記第１バリア層上に重なり合う前記第１導
電層の一部（２５’）と前記第２導電層の一部（３
５’）との間に挟持され、前記第１および第２導電層の
所定のバンドギャップより広いバンドギャップと、キャ
リアが通り抜けられる厚さとを有する、前記トンネル・
バリア層（３０）；前記第２導電層の少なくとも前記一
部（３５’）に重なり合う関係で配置された第２バリア
層（４２）；および前記第２導電層の前記部分（３
５’）に重なり合う関係で前記第２バリア層上に配置さ
れると共に、前記第２バリア層を介して前記第２導電層
の前記部分に結合される外部ゲート端子（４５）；から
成り、前記半導体材料の第１導電層と、前記半導体材料の第２
導電層とは、それらの中の離散エネルギ・レベルが、平
衡状態において前記トンネル・バリア層を横切って整合
されないように選択されることを特徴とする量子多機能
トランジスタ。
【請求項３】量子多機能トランジスタを製造する方法で
あって：第１バリア層（２２）を設けるステップ；半導
体材料の第１導電層（２５）を形成するステップであっ
て、前記第１導電層の少なくとも一部（２５’）が前記
第１バリア層に重なり合うようにし、前記第１導電層を
所定のバンドギャップおよび所定の伝導帯エネルギ・レ
ベルを有する半導体材料で形成すると共に、離散エネル
ギ・レベルを含むような厚さで形成するステップ；前記
第１導電層の所定のバンドギャップよりも広いバンドギ
ャップを有する半導体材料で前記トンネル・バリア層を
形成すると共に、キャリアが通り抜けられる厚さに、半
導体材料のトンネル・バリア層（３０）を前記第１導電
層上に形成するステップ；前記半導体材料の第１導電層
の一部（２５”）を修正して、その中に電流チャンネル
（２５’）を規定しかつ隔離するステップ；所定のバン
ドギャップと、前記第１導電層の半導体物質の所定の伝
導帯エネルギ・レベルよりも高い価電子帯エネルギ・レ
ベルとを有する半導体材料を用いて、離散エネルギ・レ
ベルを含むような厚さに、前記半導体材料のトンネル・
バリア層上に半導体材料の第２導電層（３５）を形成す
ると共に、前記半導体材料の第１導電層と前記半導体材
料の第２導電層とを、その中の離散エネルギ・レベルが
平衡状態において前記トンネル・バリア層を横切って整
合されないように選択するステップ；前記第２導電層に
重なり合う関係で第２バリア層（４２）を形成するステ
ップ；前記半導体材料の第２導電層の一部（３５”）を
修正して、その中に電流チャンネル（３５’）を規定す
ると共に隔離し、前記第２導電層を更に修正して、その
中の前記電流チャンネル（３５’）の一部のみが、前記
第１導電層内に規定された前記電流チャンネル（２
５’）上に重なり合うように形成するステップ；および
前記第２導電層内の電流チャンネルの前記一部に重なり
合うように、前記第２バリア層内の電流チャンネルの前
記一部上に外部ゲート端子（４５）を形成し、前記外部
ゲート端子へ印加される電圧が、前記第２導電層の電流
チャンネルの前記一部に、前記第２バリア層を介して結
合可能とする厚さに、前記第２バリア層を形成するステ
ップ；から成ることを特徴とする方法。
【請求項４】量子多機能トランジスタの製造方法であっ
て：第１バリア層（１００）を設けるステップ；半導体
材料の第１導電層（１０２）を形成するステップであっ
て、前記第１導電層の少なくとも一部が前記第１バリア
層に重なり合うようにし、前記第１導電層を、所定のバ
ンドギャップおよび所定の伝導帯エネルギ・レベルを有
する半導体材料で形成すると共に、離散エネルギ・レベ
ルを含むような厚さに形成するステップ；トンネル・バ
リア層を、前記第１導電層の所定のバンドギャップより
も広いバンドギャップを有する半導体材料で形成すると
共に、キャリアがトンネリングできる程度の厚さに、前
記第１導電層上に半導体材料のトンネル・バリア層（１
０５）を形成するステップ；所定のバンドギャップと前
記第１導電層の半導体材料の所定の伝導帯エネルギ・レ
ベルとは異なる価電子帯エネルギ・レベルとを有する半
導体材料を用いて、離散エネルギ・レベルを含むような
厚さに、半導体材料の第２導電層（１０７）を前記半導
体材料のトンネル・バリア層上に形成すると共に、前記
半導体材料の第１導電層および前記半導体材料の第２導
電層を、平衡状態においてその中の離散エネルギ・レベ
ルが前記トンネル・バリア層を横切って整合されないよ
うに選択するステップ；前記第２導電層に重なり合う関
係で第２バリア層（１１０）を形成するステップ；前記
第２バリア層の一部を除去し、ドレイン領域（Ｄ）を規
定し隔離するステップ；および前記第２導電層内の電流
チャンネルの一部（１０７’）に重なり合うように、前
記第２バリア層上に外部ゲート端子（Ｇ）を形成すると
共に、前記外部ゲート端子に印加される電圧が前記第２
バリア層を介して前記第２導電層内の前記電流チャンネ
ルに結合可能とする厚さに、前記第２バリア層を形成す
るステップ；から成ることを特徴とする方法。