KR20010039681A - 하이-ｋ 유전체 장벽층을 이용한 전하 주입 트랜지스터 - Google Patents

하이-ｋ 유전체 장벽층을 이용한 전하 주입 트랜지스터 Download PDF

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KR20010039681A
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Abstract

본 발명은 산화물/하이(high)-k 유전체 장벽에 기초한 헤테로 접합 구조에 관한 것이다. 일례의 실시예에서, 실리콘층은 그 위에 실리콘 이산화물층을 가지며, 상기 산화물층위에 배치된 하이-k 유전체 물질을 갖는다. 그 후, 디바이스용의 게이트 금속로서 사용되는 금속층이 하이-k 유전체위에 배치된다. 실리콘 이산화물층은 비교적 높은 장벽 높이를 가지나, 비교적 작은 두께를 가지며, 하이-k 유전체에 관련하여, 장벽 높이차는 리얼 스페이스 변환을 촉진한다. 이러한 구조에서, 실리콘 이산화물층의 높은 장벽 높이는 이동도를 더 빠르게 하여 기판 전류를 더 크게 만든다. 하이-k 유전체인 비교적 두꺼운층에 의해, 누설 전류가 두드러지게 감소된다. 그러므로, 하이-k 유전체 물질/산화물 인터페이스는 누설을 방지하기에 필요한 장벽 두께를 제공하지만, 충분한 인가 전압으로 실리콘 이산화물을 통해 핫 전자들의 금속층으로의 터널링을 가능케 한다.

Description

하이-ｋ 유전체 장벽층을 이용한 전하 주입 트랜지스터{Charge injection transistor using high-k dielectric barrier layer}
본 발명은 가출원 번호 60/117286(발명자 건 번호 M.A.Abdelgadir et al 1-17)과, 1999.8.17일자 출원된 미국 출원 번호 09/376233호로부터 우선권을 주장한다.
본 발명은 리얼 스페이스 이동(RST) 전자 디바이스에 관한 것이다.
리얼 스페이스 이동(RST)은 좁은 반도체층과 병렬로 전계에 의해 가속된, 상기 반도체 층내의 캐리어가 고평균 에너지를 필요로하고 핫 캐리어가 되는 처리를 설명한다. 이들 캐리어는 에너지 장벽을 넘어서거나 에너지 장벽을 통해 인접층으로 터널링할 수 있다. 상이한 이동성을 갖는 병렬층간의 이러한 캐리어의 재분배는 네거티브 미분 저항(NDR)을 이끈다. NDR은 핫 채널로부터 쿨러(cooler) 채널로의 핫 캐리어의 리얼 스페이스 이동의 결과이며, 따라서 증가하는 전계에 대해 소스-드레인 전류를 감소시킨다. 갈륨 아세나이드와 헤테로 접합에 기초한 규소 게르마늄에서, 상대적으로 낮은 헤테로 접합 장벽은 채널내의 캐리어가 대표적인 FET 구조의 소스/드레인 전계에 의해 가속되게 한다. 이들 캐리어는 상기 장벽(터널링)을 통하거나 상기 장벽 위로 리얼 스페이스 이동을 허용하기에 충분히 높은 에너지로 가속될 수 있다. 이 효과는 리얼 스페이스 이동 다이오드와 네거티브 저항 전계 효과 트랜지스터(NERFET)로 알려진 3개 및 4개의 단말 디바이스를 포함하도록 각종 구조로 이용된다. NERFET에서, 헤테로 접합 전계 효과 트랜지스터의 채널내에서 가열된 전자는 게이트 또는 백 게이트 전극에 모인다(따라서 트랜스포트(transport)는 RST에 의해 상기 채널과 수직이다).
도 4는 대표적인 전하 주입 트랜지스터(CHINT)를 도시하고 있다. 기본적인 디바이스는 소스(401), 드레인(402), 컬렉터(403)이다. 도 4의 예시된 CHINT에서, 본 명세서에서 설명된 바와 유사한 방법으로 비록 Ⅲ-Ⅴ족 헤테로 구조체 CHINT의 기능일지라도, 컬렉터층은 SixGe1-x이고, 장벽은 Si이고, 채널은 SixGe1-x이다. 동작시에, 상기 디바이스의 소스로부터 드레인으로 병렬 트랜스포트된다. 인가된 전계(바이어스)가 충분히 증가될 때, 상부층(404)내의 캐리어는 드레인(402)에 거의 이르지 않게 하는 소스-드레인 전계에 의해 가열된다. 대신에, 그들은 장벽층(405)을 넘어 RST를 통해 컬렉터층(406)으로 주입된다. 또한 Si/Si-Ge 헤테로 접합은 고속 논리 및 발진기 응용을 위한 RST 기초한 디바이스에 이용하기 위해 조사된다. 실리콘/실리콘 게르마늄 헤데로 구조체는 전하 주입 디바이스의 표준 CMOS 논리 및 다른 디바이스로의 통합 가능성 때문에 실질적인 관심을 갖지만, 실리콘 게르마늄에 기초한 RST 디바이스에는 명백한 결점이 있다. 이러한 목적을 위해, 실리콘 게르마늄이 현행 CMOS 처리 시퀀스에 보다 용이하게 통합되지만, 실리콘 게르마늄으로 인한 제조 복잡성 문제는 여전히 남아있다. 더욱이, 실리콘과 실리콘 게르마늄간의 전위 장벽은 0.1eV 정도이고; 스트레인된 SixGe1-x채널과 Si 장벽간의 거의 모든 밴드 갭 불연속성이 가전자대로 흐르므로, SiGe내의 RST에 기초한 디바이스는 캐리어로서 핫 홀에 의지한다. 이는 홀의 이동도가 전자의 이동도보다 더 작아지므로 캐리어가 전자인 경우보다 더 바람직하지 못하다.
Ⅲ-Ⅴ 헤테로 구조체를 이용하여 제조된 전하 주입 트랜지스터는 GaAs/AlGaAs와 InGaAs/InAlAs 헤테로 구조체를 포함한다. Ⅲ-Ⅴ족 헤테로 구조체를 통해 달성되는 소정의 이득이 있지만, 그와 같은 구조체에는 결점이 있다. 갈륨 아세나이드 구조는 일반적으로 값비싸고, 제조 공정 및 필요로 하는 물질의 복잡성으로 인해 그들의 실리콘 상대물보다 일반적으로 제조가 더 곤란하고 더 비싸다. 더욱이, AlGaAs/GaAs와 InGaAs/InAlAs 헤테로 접합이 RST 기초한 디바이스를 형성하는데 사용될 수 있는 동안, 상기 두개 층간 전위 장벽은 각각 0.3eV와 0.5eV 정도이다. 또한, Si/Si/Ge와 Ⅲ-Ⅴ족 CHINT 디바이스의 상세는 Mastrapasqua 등에 의한, 1996.10.10 발행, IEEE Transactions on Electron Devices, Vol. 43, No. 10의 "Functional Devices Based on Real Space Transfer in Si/SiGe Structure", p1671-1677과, Mensz에 의한, 1990년 발행, Applied Physics Letter Vol. 57, "High Transconductance and Large Peak-to-Valley Ratio of Negative Differential Conductance in Three Terminal InGaAs/InAlAs Real-Space Transfer Devices"에 각각 발견될 수 있다. 이들 기사의 발표는 본 명세서에 참조로 특별히 첨부되어 있다.
따라서, 갈륨 아세나이드 기초한 디바이스에 있어서는 누설 전류가 문제가 된다. 그러므로, 갈륨 아세나이드와 실리콘 게르마늄 기초한 헤테로 접합 RST 디바이스의 적응성은 제조와 관련된 부수적인 문제와 이동도 문제와 누설 전류 문제로 인해 의심된다. 따라서, 필요한 것은 실리콘 MOS 처리 시퀀스로 용이하게 결합될 수 있는 한편 RST 기초한 디바이스의 성능을 개선할 수 있는 구조이다.
본 발명은 제2 장벽층의 전도대보다 0.5eV 이상 큰 전도대 에너지 레벨을 갖는 제1 장벽층을 갖는 전하 주입 트랜지스터에 관한 것이다. 제1 장벽층은 일반적으로 핫 캐리어의 포스터 터널링에 대해서 얇다. 제2 장벽층은 두꺼우며 누설 전류를 감소시킨다. 일례의 실시예에서는, 하이-k 유전체 물질은 제1 장벽층으로서 20Å 보다 작은 두께를 갖는 성장 실리콘 이산화물층을 갖는, 제2 장벽층으로서 사용된다. 하이-k 및 실리콘 이산화물 포스터 RST와 박막 실리콘 이산화물의 장벽 높이차는 채널에서의 빠른 이동도를 가져오는 양호한 품질의 인터페이스를 보증하여 보다 큰 RST 전류를 유도한다.
도 1은 일례의 실시예에서의 음의 미분 저항을 도시하는 예시된 전류-전압(I-V) 곡선을 나타내는 그래프.
도 2는 본 명세서의 일례의 실시예의 발명의 에너지 대역도.
도 3은 본 명세서의 발명에 기초한 일례의 전하 주입 트랜지스터의 단면도.
도 4는 갈륨 아세나이드 또는 실리콘 게르마늄에 기초하는 전하 주입 트랜지스터 구조의 종래기술의 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
301 : 기판층 303 : 하이-K 유전체층
본 발명은 첨부된 도면을 이용하여 해석할 때에 다음의 상세한 설명으로부터 가장 잘 이해된다. 반도체 산업에서의 통상적인 관례에 따르면, 각종 모양들은 반드시 일정한 비율로 하지는 않는다는 것을 강조한다. 사실상, 각종 모양들의 크기는 설명의 명쾌성을 위해 임의로 증가시키거나 감소시킬 수 있다.
본 발명은 도 3의 리뷰함으로써 가장 일반적으로 이해될 수 있다. 이하 상세히 설명하는 바와 같이, 일례의 실시예에 따르면, 기판층(301)은 드레인 접촉 영역(305)와 접지 소스(306)를 가진다. 본 일례의 실시예에에서는, 기판은 바람직하게 실리콘이며 산화성이 있다. SiO2의 성장층과 그 아래의 SiO2의 응력 자유층이 일반적으로 302로 도시되어 있다. 하이-K 유전체층(303), 일례의 탄탈 펜톡사이드가 그위에 배치된다. 컬렉터 접촉부(304)는 바람직하게 금속(예를들어, 텅스텐) 등의 도체나 다른 적절한 도체이다. 소스-드레인 전계는 저 전계 조건하에서 병렬 트랜스포트를 일으키고, 고 전계 조건하에서 채널에 수직한 캐리어 주입을 일으킨다. 이러한 목적을 위해, 병렬 전류는 ip로 표시되고, 반면 열전자로부터 발생되는 주입 전류와 SiO2장벽층을 통해 또는 그 위로의 전류의 주입은 ii로 표시된다. 위에서 간단히 설명한 실시예는 본 발명의 실례이며, 전하 주입 트랜지스터는 제2 장벽층의 전도대보다 0.5eV 이상 큰 전도대 에너지 레벨을 갖는 제1 장벽층을 갖는다. 제1 장벽층은 일반적으로 핫 캐리어의 포스터 터털링에 대해 얇다. 제2 장벽층은 비교적 두꺼우며 누설 전류를 감소한다.
상기 일례의 실시예의 전하 주입 트랜지스터의 물리적 특성은 도 2의 전도대 도면을 리뷰함으로써 이해된다. 상기 트랜지스터는 컬렉터 전류의 제어와, 드레인과 소스간의 열전압에 의한 드레인 전류의 감소에 바탕을 둔다. 도시된 실리콘 층(영역 IV)은 실리콘 이산화물의 장벽(영역 III)을 터널링하거나(예를 들어 201로 도시된 에너지를 갖는 것), 극복하는(예를 들어 에너지(203)를 갖는 것) 핫 캐리어를 갖는다. 이러한 실리콘 이산화물층은 비교적 얇고, 20Å(2.0nm) 정도 이하이다. 이들 전자는 컬렉터 접촉부(본 실시예에서는 영역 III과 일례의 금속)에서 궁극적으로 끝나기에 충분한 에너지를 지닌다. 그러나, 202에 도시된 에너지를 갖는 전자는 SiO2및 하이 k 층(영역 II) 통한 터널링의 매우 낮은 가능성을 가질 것이다. 그러므로, 누설 전류는 본 구조의 장점에 의해 감소될 수 있다.
이미터층내의 캐리어는 소스 드레인 전계에 의해 가열되어, 핫 캐리어의 대부분은 드레인에 도달하지 않지만, 강한 음의 미분 저항에서의 컬렉터층으로 주입된다. 도 2에 도시된 I-V 특성은 드레인 전류(ID), 대 각종 컬렉터 전압(VS) 그리고 소스 전위에 대한(접지 소스에 대한) 드레인 전압(VD)을 도시한다. 도 1 및 도 2의 리뷰를 통해 용이하게 올바르게 인식할 수 있는 바와 같이, 드레인에서의 바이어스 저납은 증가되고, (병렬 트랜스포트로부터의) 드레인 전류는 도 1의 B에 도시된 점에 대해 증가한다. 실리콘 이산화물의 장벽층을 건너는 주입 전류(도 2의 202, 203)가 캐리어 트랜스포트를 좌우함에 따라, 드레인 전류는 도 1의 포인트(C)에까지 급속히 감소하고, 밸리(valley)에 도달된다. I-V 특성은 전계 스크리닝(field screening)과 드레인-컬렉터 전계의 감소 때문이라고 믿어지는 곡선의 평평해진 영역사실상 점근선이다. 전계 스크리닝은 드레인 전류 포화를 가져오는, 드레인 영역에서 만들어진 공핍 영역의 결과로 이론화된다. 드레인 전류가 포화상태에 도달함에 따라, 기판에 "전환된"(주입된) 전하는 반드시 포화된다. 본 명세서에서의 본 발명의 전하 주입 트랜지스터는 영역 B와 C사이에서 동작하도록 만들어 질 수 있다. 피크 대 밸리비가 증가함에 따라, 이 디바이스는 스위치 또는 고주파 발진기로서 효과적으로 사용될 수 있다. 이들 두 예 이외의 본 발명의 다른 응용예는 분명히 가능하며, 본 명세서의 이점을 가진다면 종래기술에 숙련된 당업자에게 용이하게 분명해진다.
도 3의 일례의 실시예에 도시된 전하 주입 트랜지스터는 1997.12.22일자 Kizilyalli 등에 의해 출원된 미국 특허 출원 번호 08/995,435와 미국 특허 출원 번호 09/339895(Kizilyalli 39-36-72-90)에 개시된 기술에 의해 물질들로 제조된다. 이들 특허 출원 각각은 본 명세서에 참조용으로 특별히 기재되어 있으며, 그 제조 공정의 상세는 간결함을 위해 삭제한다. 기판(301)은 바람직하게 실리콘 등의 산화가능한 층이다. 이는 기판위의 실리콘의 에피택셜층상의 단결정 실리콘 기판일 수 있다. 실리콘 이산화물층이 그 위에 성장된다. 일례의 실시예의 성장된 산화물은 3-5Å 정도의 두께를 갖는 한편, 그 아래 성장된 응력 자유 산화물층은 3-8Å 정도의 두께를 갖는다. 성장된 응력 자유층은 제1 장벽층으로서 본 명세서에서 언급되고 302로 표시된다. 하이-k 유전체층(303)은 표준 기술에 의해 상기 층(302)위에 증착되고, Ta2O5,ZrO2, TiO2그리고 회티탄석 물질일 수 있다. 이 층은 (비록 1000Å 두께일 수 있을지라도) 30-100 정도의 두께를 가지며, 본 명세서에서 제2 장벽층으로 부른다. 소스 및 드레인은 n+도핑되고, 채널은 n-, p-또는 n 도핑되고, 디바이스는 바람직하게 강화 모드 디바이스이다. 소스, 드레인 및 터브(tub)는 종래기술에 잘 공지된 표준 기술에 의해 형성된다. 최종적으로, 본 발명의 트랜지스트를 달성하기 위해 다른 물질과 구조가 채용될 수 있다는 것이 관심을 갖게 한다. 이러한 목적을 위해, 본 발명의 기본 요건은 크기가 얇은 고전위 장벽 물질(제1 장벽층)과 RST를 가능케 하는 비교적 두꺼운 저전위 장벽 물질(제2 장벽층)간의 접합이다. CHINT 디바이스는 제1 및 제2 장벽층간의 전위차가 대략 0.5eV보다 큰 경우에 양호하게 기능한다. 따라서, 다른 물질들이 RST 및 그 결과의 CHINT를 가능케 할 것이다. 실리콘이 일례의 기판이지만, 다른 물질들이 기판으로서 채용될 수 있다는 사실을 생각할 수 있으며, 이 때 그위에 배치된 다른 물질은 위에서 설명한 특징을 갖는 제1 장벽층으로서 기능한다. 예를 들어, 기판은 III-V 화합물 반도체이거나 SiGe 기판일 수 있다.
Kizilyalli 등에 의한, 상기 기재된 미국 특허 출원(Kizilyalli 39-36-72-90)에 개시된 바와 같이, 하나의 중요한 고려사항은 결정 위상 변환 온도를 초과하는 온도로 하이-k 층을 노출하는 것을 피할 필요가 있다는 것이다. 간략히는, 누설 문제는 하이-k 층이 결정화되는 경우에 발생한다. 종래기술에 숙련된 당업자가 인식할 수 있는 바와 같이, 본 발명에서의 하이-k 층은 누설 전류를 피하는 것이 필요하다. 이러한 층이 결정화로 인해 누설되면, 유해한 영향을 가져온다. Kizilyalli 등에 의한 출원(Kizilyalli 39-36-72-90)에 설명된 기술에 의해, 위상 변환 온도는 디바이스의 제조중에 결정화를 피하기 위해 증가될 수 있다. Ta2O5가 하이-k 물질인 일례의 실시예에서는, 성장된 산화물층의 산화/고밀도화는 Ta2O5의 위상 변환 온도를 850℃ 정도로 높이는 결과를 가져온다. 더욱이, 이러한 950℃ 정도로 온도를 높이는 것은 참고문헌(Kizilyalli 39-36-72-90)에 개시된 바와 같은 도핑 또는 이식을 통해 달성될 수 있다.
상기한 일례의 실시예의 명세서로부터 알 수 있는 바와 같이, 하이-k 유전체/얇은 산화물층 인터페이스는 위에서 상세서 설명된 바와 같이, 갈륨 아세나이드 또는 실리콘 게르마늄에 기초한 공지의 전하 주입 트랜지스터와 비교하여 유리한 전하 주입 트랜지스터를 제공한다. 일례의 실시예는 참조용으로 기재된 상기 특허 출원에 개시된 바와 같이, 종래의 실리콘 처리 기술에 용이하게 적용될 수 있다. 이것은 다른 전하 주입 디바이스와 비교할 때 공정이 보다 덜 복잡해지게 하며, 특히 공지된 갈륨 아세나이드 기초한 디바이스와 비교할 때 물질의 단가를 줄이고, 처리 및 소정의 환경 이점을 가져온다.
상세히 설명된 본 발명은 본 명세서의 발명의 변형 및 이형이 종래기술에 숙련된 사람들의 영역내에 있다는 것이 명백해진다. 본 발명의 명세서는 리얼 스페이스 변환 디바이스에 사용하기 위한 산화물-하이-k 유전체 인터페이스의 기본 구조에 대해 분명한 변형례를 가능케 한다는 점에서, 그와 같은 것은 본 발명의 범위내에 있다고 간주된다.

Claims (23)

  1. 전자 디바이스에 있어서,
    기판상의 제1 장벽층과,
    상기 제1 장벽층상의 제2 장벽층으로서, 산화물인 상기 제2 장벽층과,
    상기 제2 장벽층상에 배치된 층을 포함하고,
    핫 캐리어들이 상기 제1 장벽층을 가로질러 상기 배치된 층에 주입되는 전자 디바이스.
  2. 제 1 항에 있어서,
    상기 제1 장벽층은 그 아래에 실리콘 이산화물의 응력 자유층을 갖는 실리콘 이산화물의 성장층을 더 포함하는 전자 디바이스.
  3. 제 1 항에 있어서,
    상기 기판은 산화 가능한 전자 디바이스.
  4. 제 1 항에 있어서,
    상기 제1 장벽층은 SiO2인 전자 디바이스.
  5. 제 1 항에 있어서,
    상기 제2 장벽층은 Ta2O5, ZrO2와 회티탄석 물질로 구성된 그룹중에서 선택되는 전자 디바이스.
  6. 전하 주입 트랜지스터(CHINT)에 있어서,
    소스와 드레인을 갖는 실리콘층과,
    상기 실리콘층상에 배치된 SiO2인 제1 장벽층과,
    상기 SiO2층상에 배치된 하이(high)-k 유전체 물질인 제2 장벽층과,
    상기 제2 장벽층인 하이-k층상에 배치된 컬렉터층을 포함하고,
    핫 캐리어가 상기 제1 장벽층을 가로질러 상기 컬렉터층에 주입되는 전하 주입 트랜지스터.
  7. 제 6 항에 있어서,
    상기 하이-k 유전체층은 Ta2O5, TiO2, ZrO2와 회티탄석 물질로 구성된 그룹중에서 선택되는 전자 디바이스.
  8. 제 6 항에 있어서,
    상기 SiO2인 제1 장벽층은 그 아래에 응력 자유 SiO2층을 갖는 성장 SiO2층을 더 포함하는 전하 주입 트랜지스터.
  9. 제 6 항에 있어서,
    상기 제2 장벽층은 그를 가로지르는 누설 전류를 실질적으로 제거하는 전하 주입 트랜지스터.
  10. 제 6 항에 있어서,
    하이-k 유전체 물질인 상기 제2 장벽층은 실질적으로 결정체가 아닌 전하 주입 트랜지스터.
  11. 제 1 항에 있어서,
    상기 하이-k층은 실질적으로 결정체가 아닌 전하 주입 트랜지스터.
  12. 제 8 항에 있어서,
    상기 성장 SiO2층은 3-8Å 정도의 두께를 가지며, 상기 응력 자유 SiO2층은 3-5Å 정도의 두께를 갖는 전하 주입 트랜지스터.
  13. 제 1 항에 있어서,
    상기 제1 장벽층은 6-20Å 정도의 두께를 갖는 전하 주입 트랜지스터.
  14. 제 3 항에 있어서,
    상기 산화 가능한 층은 에피택셜 실리콘인 전자 디바이스.
  15. 제 5 항에 있어서,
    상기 제2 장벽층은 30-1000Å 정도의 두께를 갖는 전자 디바이스.
  16. 제 1 항에 있어서,
    상기 제1 장벽층은 제1 장벽 높이를 가지고, 상기 제2 장벽층은 제2 장벽 높이를 가지며, 상기 제1 장벽 높이는 상기 제2 장벽 높이보다 더 큰 전자 디바이스.
  17. 제 1 항에 있어서,
    상기 제1 장벽층은 SiO2층이고, 그 아래 응력 자유 SiO2층을 갖는 성장 SiO2층을 더 포함하는 전자 디바이스.
  18. 전자 디바이스에 있어서,
    그위에 배치된 제1 장벽층을 갖는 기판과, 제1 에너지 레벨의 전도대를 갖는 상기 제1 장벽층과, 상기 제1 장벽층위에 배치된 제2 장벽층을 포함하며,
    상기 제2 장벽층은 제2 에너지 레벨의 전도대를 가지며,
    상기 제1 에너지 레벨은 상기 제2 에너지 레벨보다 0.5 eV 더 큰 전자 디바이스.
  19. 제 18 항에 있어서,
    상기 제1 장벽층은 제1 장벽 두께를 가지고, 상기 제2 장벽층은 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 더 큰 전자 디바이스.
  20. 제 19 항에 있어서,
    상기 제1 두께는 2nm 이하인 전자 디바이스.
  21. 제 18 항에 있어서,
    상기 제1 장벽층은 산화물인 전자 디바이스.
  22. 전자 디바이스에 있어서,
    그위에 배치된 제1 장벽층을 갖는 기판과, 제1 에너지 레벨의 전도대를 갖는 상기 제1 장벽층과, 상기 제1 장벽층위에 배치된 제2 장벽층을 포함하며,
    상기 제2 장벽층은 산화물이며, 제2 에너지 레벨을 갖는 전도대를 가지며,
    상기 제1 에너지 레벨은 상기 제2 에너지 레벨보다 0.5 eV 더 큰 전자 디바이스.
  23. 제 22 항에 있어서,
    상기 제1 장벽층은 제1 장벽 두께를 가지고, 상기 제2 장벽층은 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 더 큰 전자 디바이스.
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