KR102327417B1 - 전하 인터커넥트들 및 자기전기 노드들을 갖는 스핀 궤도 로직 - Google Patents

전하 인터커넥트들 및 자기전기 노드들을 갖는 스핀 궤도 로직 Download PDF

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Abstract

장치는 스핀 투 전하 변환 노드; 및 전하 투 스핀 변환 노드를 포함하고, 상기 스핀 투 전하 변환 노드에의 입력은 상기 전하 투 스핀 변환 노드에서 출력을 발생시킨다. 장치는 입력 노드 및 출력 노드를 포함하는 마그넷을 포함하고, 상기 입력 노드는 상기 마그넷 내에 자기 응답을 발생시키도록 동작가능한 캐패시터를 포함하고 상기 출력 노드는 적어도 하나의 스핀 투 전하 변환 재료를 포함한다. 방법은 제1 마그넷으로부터 스핀 전류를 주입하는 단계; 상기 스핀 전류를 제2 마그넷과의 자기전기 상호작용을 발생시키도록 동작가능한 전하 전류로 변환하는 단계; 및 상기 자기전기 상호작용에 응답하여 상기 제2 마그넷의 자화의 방향을 변화시키는 단계를 포함한다. 방법은 마그넷의 입력 노드로부터 스핀 전류를 주입하는 단계; 및 상기 스핀 전류를 상기 마그넷의 출력 노드에서 전하 전류로 변환하는 단계를 포함한다.

Description

전하 인터커넥트들 및 자기전기 노드들을 갖는 스핀 궤도 로직{SPIN-ORBIT LOGIC WITH CHARGE INTERCONNECTS AND MAGNETOELECTRIC NODES}
집적 회로 디바이스들
스핀트로닉 로직은 계산 변수로서 자화 또는 스핀의 물리적 변수를 이용하는 집적 회로 디바이스들의 부류를 설명한다. 이러한 변수들은 비휘발성, 즉 집적 회로에의 전력이 스위치 오프될 때 계산 상태를 유지할 수 있다. 비휘발성 로직은 설계자들이 에너지를 덜 들이고 계산을 보다 자주 가능하게 하는 비전력의 슬립 상태들에 프로세서를 놓게 함으로써 전력 및 계산 효율을 개선시킬 수 있다.
기존의 스핀트로닉 로직 옵션들은 일반적으로 전하를 스핀 변수들로 변환하고 그 반대로 변환하는 메커니즘들의 비효율성으로 인해 높은 에너지 및 비교적 긴 스위칭 시간 지연들을 겪게 된다. 특히, 이것은 높은 주울 열 소실을 발생시키는 큰 기입 전류들(비트 당 100마이크로암페어(㎂/비트) 정도), 및 전류가 "온"으로 있을 필요가 있는 느린 스위칭 시간(10나노초(㎱) 정도)을 야기한다.
도 1은 신호의 주입 및 검출을 위한 동작 메커니즘뿐만 아니라 자기전기 스위칭을 갖는 스핀 궤도 로직(SOL) 디바이스의 실시예의 상부 사시 측면도를 도시한다.
도 2는 로직 리피터 동작 시의 SOL 디바이스의 상부 사시 측면도를 도시한다.
도 3은 로직 인버터 동작 시의 SOL 디바이스의 상부 사시 측면도를 도시한다.
도 4는 SOL 디바이스의 CMOS 집적의 상부 레이아웃도를 도시한다.
도 5는 다수결 게이트 집적 SOL 디바이스의 상부 레이아웃도를 도시한다.
도 6은 CMOS 집적으로 SOL 디바이스들을 사용하는 2개의 캐스케이드된 상태 요소들의 상부 사시 측면도를 도시한다.
도 7a-7b는 반전 연산의 2개의 상이한 상태를 구체적으로 나타낸, 로직 함수를 갖는 스핀 궤도 로직 디바이스의 또 하나의 실시예를 도시한다.
도 8은 하나 이상의 실시예를 구현하는 인터포저이다.
도 9는 컴퓨팅 디바이스의 실시예를 도시한다.
한 실시예에서, '스핀 투 전하' 및 '전하 투 스핀'의 변환의 물리적 현상들을 조합하는 회로 장치 또는 디바이스가 설명된다. 스핀 투 전하 변환은 입력 마그넷으로부터 주입된 스핀 전류가 전하 전류를 발생시키고, 그 부호는 자화의 방향에 의해 결정되는 역 Rashba-Edelstein 효과 또는 역 스핀 홀 효과를 통해 달성된다. 전하 투 스핀 변환은 전하 전류가 출력 마그넷의 자화를 스위칭하게 하는 전압을 캐패시터 상에 발생시키는 직접 자기전기 효과 또는 재료들의 조합으로 예를 들어, 전압으로부터 스트레인으로의 변환 및 스트레인으로부터 자화로의 변환과 같은, 재료들에서의 2개의 변환들 또는 물리적 현상들의 캐스케이딩을 통한 자기전기 효과를 달성하는 하이브리드 또는 캐스케이드된 효과에 의해 달성된다. 예를 들어, 스핀 투 전하 디바이스 또는 전하 투 스핀 디바이스를 조합하거나 접속하는 장치는 자기전기 스위칭 및 감소된 스위칭 에너지(예를 들어, 1아토주울(aJ) 내지 10aJ)의 사용을 통해 고속 로직 연산(예를 들어, 100피코초(㎰) 정도)을 제공하는데 왜냐하면 전류가 비교적 짧은 시간(예를 들어, 3ps 정도) "온"일 필요가 있고 구동 공급 전압이 비교적 낮기 때문이다.
도 1은 스핀 궤도 디바이스의 실시예의 상부 사시 측면도를 도시한다. SOL 디바이스(100)는 전하 인터커넥트로서 작용하는 채널에 의해 접속된 2개의 나노마그넷을 포함한다. 디바이스(100)는 각각이 형태 X2YZ 또는 XYZ - 여기서 X, Y, Z는 Co, Fe, Ni, Al, Ge, Ga, Gd, Mn 등의 원소들일 수 있음 - 의 휴슬러(Huesler) 합금 군의 강마그넷들뿐만 아니라, Co, Fe, Ni, Gd 및 그들의 합금들과 같은 강자성 재료인 마그넷(110)(예를 들어, 나노마그넷) 및 마그넷(120)(예를 들어, 나노마그넷)을 포함한다. 마그넷(110)은 구리 재료와 같은 전기적 도전성 재료 또는 그패핀, 이황화몰리브덴(MoS2)과 같은 2D 도전 채널들의 채널(130)에 의해 마그넷(120)에 접속된다.
마그넷(110)은 스핀 투 전하 변환 노드를 정하는 스핀 궤도 효과 스택(140)에 접속된다. 스핀 궤도 효과 스택(140)은 한 실시예에서, 금속 계에서 스핀 궤도 효과를 나타내는 재료 또는 재료들인 스핀 궤도 결합 재료(1420)에 접속된 은(Ag), 알루미늄(Al), 금(Au) 또는 구리(Cu)와 같은 비자성 금속 재료(1410)를 포함한다. 스핀 궤도 결합 재료(1420)의 대표적인 재료는 원소 주기율표의 Ⅴ족의 원소 및 그들의 합금들(예를 들어, 비스무스, 비스무스-은 합금들) 또는 전통적인 인터커넥트 재료들(금속 재료(1410)와 스핀 궤도 결합 재료(1420)의 계면(계면(1425))(이것은 0.01나노미터(㎚) 내지 100㎚ 정도임(1㎚가 측정된 보고된 값에 가까움))에서 강하거나 높은 스핀 궤도 결합(SOC)을 발생시키는 높은 원자 중량 천이 원소들로 도핑된 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al)) 또는 탄탈륨(Ta), 텅스텐(W), 또는 백금(Pt)과 같은 높은 스핀 홀 효과(SHE) 계수(예를 들어, 0.01 내지 10 또는 그 이상(예를 들어, 0.1 내지 1) 정도)를 갖는 벌크 재료, 또는 루테늄(Lu), 하프늄(Hf), 로듐(Rh), 오스뮴(Os), 이리듐(Ir), 금(Au), 수은(Hg)과 같은 높은 원자 중량 천이 원소들이다. 도 1에 도시한 실시예에서, 비자성 재료(1410)가 그 사이에 계면을 두고 또는 그들 사이에 스핀 궤도 결합 재료(1420) 상에 배치(퇴적)된다. 한 실시예에서, 도 1에 도시된 비자성 금속 재료(1410)와 스핀 궤도 결합 재료(1420)의 계면(1425)은 전하 전류와 스핀 전류가 상관되는 고밀도 2차원 전자 가스이다. 한 실시예에서, 스핀 궤도 효과 스택(140)의 상부에(보여진 대로 상부에) 비자성 재료(예를 들어, 은 또는 구리) 스페이서와 같은 스페이서가 있을 수 있다.
마그넷(110)은 스핀 궤도 효과 스택(140) 내로 스핀 전류를 주입한다. 스핀 전류를 발생시키기 위한 에너지는 마그넷(110)에 접속된 전압 공급에 의해 제공된다. 스핀 전류의 자화의 방향은 마그넷(110)의 자화에 의해 결정된다.
스핀 투 전하 변환을 담당하는 스핀 궤도 메커니즘은 2차원 전자 가스 내의 Rashba 효과에 의해 설명된다. 2차원 전자 가스 내의 스핀 궤도 결합 전자들의 해밀토니안(Hamiltonian) (에너지)는
Figure 112017049554290-pct00001
이다.
도 1에 도시한 바와 같이, 평면 내(xy-평면 내) 자화의 방향을 갖는 스핀 분극된 전자들은 스핀 방향에 따라 유효 자계를 겪는다:
Figure 112017049554290-pct00002
이것은 스핀 전류에 비례하는 인터커넥트 내의 전하 전류의 발생을 야기한다. 스핀 궤도 상호작용 Ab/Bi 계면(역 Rashba-Edelstein 효과(IREE))은 수평 방향으로 전하 전류를 발생시킨다:
Figure 112017049554290-pct00003
대안적으로, Ta, W, 또는 Pt 내의 역 스핀 홀 효과(ISHE)는 수평 전하 전류를 발생시킨다:
Figure 112017049554290-pct00004
IREE와 ISHE 효과들 둘 다는 기존의 재료들 및 10㎚ 마그넷 폭에서 스핀 투 전하 전류 변환 효율을 약 0.1로 발생시킨다. 스케일된 나노마그넷들(5㎚ 폭) 및 Bi2Se3과 같은 SHE 재료에 대해, 스핀 투 전하 변환 효율은 1 내지 2.5일 수 있다.
구동 전하 전류로부터 자화 의존 전하 전류로의 순수한 변환은:
IREE에 대해
Figure 112017049554290-pct00005
그리고 ISHE에 대해
Figure 112017049554290-pct00006
에 의해 나타내질 수 있고, 여기서 P는 자화의 스핀 방향이다. 구동 전류 및 신호 전하 전류를 100마이크로암페어로 설정하고(Ic=Id=100㎂) ISHE 계면의 저항이 100옴인 것으로 평가하면(R=100Ω), 유도 전압은 VISHE=10㎷로 된다.
SOL 디바이스(100)의 스핀 투 전하 변환 노드에서 생성된(스핀 궤도 효과 스택(140)에서 생성된) 전하 전류는 인터커넥트(130)에 의해 이송된다. 예를 들어, 구리 재료의 인터커넥트(130)는 한 단부에서 스핀 궤도 효과 스택(140)에 그리고 또 하나의 단부에서 캐패시터(155)에 접속된다. 캐패시터(155)는 비스무스 페라이트(BFO), 크롬(Ⅲ) 산화물(Cr2O3) 또는 마그네슘 산화물(MgO)과 같은 자기전기 유전체 재료(150)에 의해 분리된 전기 도체들 또는 플레이트들로서 인터커넥트 및 마그넷(120)을 포함하는 디바이스의 출력 노드를 정한다. 한 실시예에서, 재료(150)를 위한 재료는 자기전기 효과를 직접 발생시키는 단일 재료이고, 또 하나의 실시예에서, 유전체 스택을 정하는 산화물들 및 합금들의 다중 층들과 같은 재료들의 조합이다. 재료들의 이러한 조합은 예를 들어, 재료들에서의 2개의 변환들 또는 물리적 현상들의 캐스케이딩(예를 들어, 전압으로부터 스트레인으로의 변환과 스트레인으로부터 자화로의 변환의 캐스케이딩)을 통해 자기전기 효과를 달성할 수 있다. 인터커넥트(130)에 의해 이송된 전하 전류는 마그넷(120)과 접촉하여 자기전기 유전체 재료(150)를 포함하는 캐패시터(155) 상에 전압을 발생시킨다. 전형적인 자기전기 재료들은 진성 다강체들 또는 합성 다강체 구조들이다. 전하가 자기전기 캐패시터 상에 누적함에 따라, 강한 자기전기 상호작용이 마그넷(120) 내의 자화의 스위칭을 야기한다. 마그넷(120) 내의 자화의 방향의 스위칭은 마그넷(120)을 스위치하기 위해 인가된 전압 하에서 표면 자화를 생성하는 BFO와 같은 유전체 재료에 대한 교환 바이어스들의 결과; 또는 Fe3Ga 또는 납-지르코늄-티타네이트(PZT)와 같은 강자성 재료 내의 자기저항 스트레스 이방성의 결과; 또는 MgO와 같은 유전체 재료에의 전압의 인가의 결과로서의 표면 이방성이다.
한 실시예에서, 자기전기 캐패시터(155)는 대표적으로 다음의 파라미터들을 갖는다:
두께 tME=5㎚, 유전 상수 ε=500, 면적 A=60㎚×20㎚이다. 다음에 캐패시턴스는
Figure 112017049554290-pct00007
로 주어진다.
자기전기 계수의 입증된 값들은 αME∼10/c이고, 여기서 빛의 속도는 c이다. 이것은 약 0.06 테슬라(T)의 마그넷(120)에 가해진 유효 자계로 변환하고 다음과 같다:
Figure 112017049554290-pct00008
이것은 마그넷(120) 내의 자화의 방향을 스위치하기에 충분한 강한 자계이다. 캐패시터(155) 상의 전하,
Figure 112017049554290-pct00009
이고, 캐패시터를 유도된 전압으로 완전히 충전하는 데 걸리는 시간은 (캐패시터가 충전함에 따라 감소된 전압 차를 고려하여) td = 10Q/Id∼ps이다. 구동 전압이 Vd =100㎷이면, 스위치하기 위한 에너지는
Figure 112017049554290-pct00010
이고, 이것은 CMOS 트랜지스터들의 스위칭 에너지와 비교할만하다.
자화를 스위치하는 데 걸리는 시간은 충전 시간보다 훨씬 길게 남고 자화 전진율에 의해 결정된다. 대표적인 미세자기 시뮬레이션들은 이 시간을 tsw∼100㎰로 예상한다.
도 1의 삽도들은 SOL 디바이스 상의 구동 또는 전하 전류의 효과를 도시한다. 이 실시예에서, 구동 또는 전하 전류는 마그넷(110)에 유입된다. 전하 전류는 마그넷(110)의 자화의 방향을 변화시킨다(입력 노드 삽도 참조). 스핀 전류는 또한 마그넷(110)의 자화의 방향에 의해 결정된 전하 전류의 부호를 갖는 횡단 전하 전류를 인터커넥트(130) 내에 생성하는 스핀 궤도 결합 재료(1420)에서 생성된다. 전하 전류는 캐패시터(155) 상에 전압을 발생시킨다. 이 전압은 이 예에서, 마그넷(110)의 자화의 방향과 일치하도록, 마그넷(120)의 자화의 방향의 스위칭을 야기할 것이다(출력 노드 삽도 참조).
SOL 디바이스(100)는 한 실시예에서, 마이크로프로세서 또는 다른 소자의 집적 회로 디바이스 또는 소자 내에 하나 이상의 회로를 정하는 많은 유사 디바이스들 중 하나로서 적합하다. 한 실시예에서, 마그넷들(110/120), 스핀 궤도 효과 스택(140), 인터커넥트(130) 및 캐패시터(155)의 재료들은 유입 또는 패터닝을 위한 통상적인 반도체 회로 처리 기술들에 따라 유입 및 패턴될 수 있다. 다음의 문단들에서 설명되는 디바이스들 및 로직 연산 레이아웃들/구조들이 또한 통상적인 반도체 처리 기술들에 따라 유입 및 패턴될 수 있다.
로직 리피터로서의 SOL 디바이스의 동작이 도 2에 도시된다. 로직 신호를 재발생시키기 위한 에너지는 주입기 동작 중에 전하 전류를 구동하는 전력 공급으로부터 유도된다. 도 2를 참조하면, 한 실시예에서, 로직 리피터 동작은 디바이스(200)의 마그넷(210)으로부터의 스핀 전류의 주입에 의해 이루어진다. 마그넷(210)(예를 들어, 주입기 나노마그넷)에 인가된 -Vdd 공급 전압에 대해, 나노마그넷과 동일한 방향의 자화의 방향을 갖는 스핀 전류가 스핀 궤도 효과 스택(240) 내로 주입된다. 스핀 궤도 효과는 채널(230) 내에 주입된 스핀 전류에 비례하는 전하 전류를 발생시킨다. 주입된 전하 전류는 마그넷(220) 상에 큰 유효 자계 및 입력 마그넷과 동일한 자화를 발생시키는 자기전기 스택(255)을 (상부 플레이트 상에 음으로) 충전한다.
로직 인버터로서의 SOL 디바이스의 동작이 도 3에 도시된다. 한 실시예에서, 도 3 내의 디바이스(300)의 로직 인버터 동작은 +Vdd 공급 전압을 갖는 입력 마그넷으로부터의 스핀 전류의 주입에 의해 이루어진다. 스핀 궤도 효과 스택(340) 내의 주입된 스핀 전류는 채널(330) 내에 전하 전류를 발생시킨다. 주입된 전하 전류는 검출기 없는 층 또는 마그넷(320) 상에 큰 유효 자계 및 입력 마그넷 상의 것과 반대인 자화를 발생시키는 전압의 반대 부호로 (상부 플레이트 상에 양으로) 자기전기 스택을 충전한다.
설명된 SOL 디바이스는 로직 캐스케이드가능성 및 일방향성 신호 전파(즉, 입력-출력 분리)를 제공한다. 로직의 일방향성 성질은 검출 경로에 대한 주입 경로의 임피던스의 큰 차이로 인해 보장된다. 주입기는 약 10 mOhm.micron2 정도의 면적 저항(RA) 제품들로 스핀 투 전하 변환을 하는 금속 스핀 밸브와 유사하다. 검출 경로는 500옴보다 큰 평가된 저항을 갖는 FM 캐패시터 플레이트의 저항과 직렬로 1 MOhm.micron2보다 상당히 큰 RA 제품들을 갖는 낮은 누설 캐패시턴스이다.
SOL 디바이스는 CMOS 구동 및 제어 트랜지스터들로 집적 밀도를 제공한다. 도 4는 전력 공급 및 클록킹을 위한 CMOS 구동기들이 있는 로직 인버터 단을 위한 통합 구조의 실시예를 도시한다. 도 4를 참조하면, 구조(400)는 게이트 전극(4105) 및 접합 영역(4107)(소스 영역)과 접합 영역(4108)(드레인 영역)을 포함하는 트랜지스터(410)를 포함한다. 게이트 전극(4205), 및 접합 영역(4207)과 접합 영역(4208)을 포함하는 트랜지스터(420)가 또한 도시된다. 금속 인터커넥트 라인(415)은 트랜지스터(410)의 접합 영역(4108)에 접속되고 금속 인터커넥트 라인(425)(인터커넥트 라인(415)과 동일한 레벨로 표시됨)은 접합 영역(4108) 및 접합 영역(4208)에 접속된다. 인터커넥트 라인(450) 및 인터커넥트 라인(460)(각각 인터커넥트 라인(415) 및 인터커넥트 라인(420)과 상이한 레벨로 표시됨)은 각각 전력 및 접지를 제공하기 위해, 접합 영역(4107) 및 접합 영역(4108)에 접속된다.
도 4는 구조(400) 내로의 스핀 궤도 로직(SOL) 디바이스의 결합을 도시한다. 도시된 바와 같이, 디바이스는 각각 2개의 랜딩 영역을 갖는 2개의 마그넷을 포함한다. 접합 영역(4108)은 한 단부에서 자기전기 재료(4109)에 그리고 반대 단부에서 (금속 계에서 스핀 궤도 효과를 나타내는 재료(IREE 또는 스핀 홀 효과 재료)를 포함하는) 스핀 궤도 효과 스택(4111)에 접속된 마그넷(4110)을 포함한다. 구조(400)는 또한 한 단부에서 자기전기 재료(4209)에 그리고 반대 단부에서 스핀 궤도 효과 스택(4211)에 접속된 마그넷(4210)을 포함한다. 인터커넥트 라인(415)은 (캐패시터를 형성하기 위해) 자기전기 재료(4109)에 접속되고 인터커넥트 라인(425)은 스핀 궤도 효과 스택(4111)에 및 자기전기 재료(4209)에 접속된다. 동작 시에, 인터커넥트 라인(415) 상에 유입된 전하 전류는 마그넷(4110)의 자화의 방향을 스위치하고 마그넷(4210)의 자화의 방향을 스위치하는 인터커넥트 라인(425) 내의 전하 전류로 변환되는 스핀 전류를 마그넷(4110) 내에 주입한다.
도 4 내의 예시는 특히 2개의 게이트의 캐스케이딩에서 SOL 디바이스의 캐스케이딩가능성을 입증한다. 도 4에 도시된 디바이스들의 집적 밀도는 인버터 연산이 예를 들어, 2.5PX2M0 내에서 달성될 수 있기 때문에 CMOS의 것을 초과한다. 한 실시예에서, 전력 트랜지스터는 동일한 클록 위상들에서 모든 디바이스들 간에 공유될 수 있기 때문에, 수직 집적화가 또한 로직 밀도를 증가시키기 위해 사용될 수 있다.
전하 중재된 다수결 게이트는 또한 스핀 궤도 결합 및 자기전기 스위칭을 사용하여 가능하다. 전하 중재된 다수결 게이트가 도 5에 도시된다. 도 5를 참조하면, 구조(500)는 입력들로서 트랜지스터(510), 트랜지스터(530) 및 트랜지스터(540) 및 출력으로서 트랜지스터(520)를 포함한다. 트랜지스터(510)는 게이트 전극(5105), 소스 영역(5107) 및 드레인 영역(5108)을 포함한다. 한 단부에서 자기전기 재료(5109)에 그리고 또 하나의 단부에서 스핀 궤도 효과 스택(5111)에 접속된 마그넷(5110)이 드레인 영역 내에 배치된다(그 위에 퇴적되거나 혹은 그에 접속된다). 트랜지스터(530)는 유사하게 소스 영역 및 드레인 영역을 포함하고 드레인 영역은 한 단부에서 자기전기 재료(5309)에 그리고 또 하나의 단부에서 스핀 궤도 효과 스택(5311)에 결합된 마그넷(5310)을 포함한다. 트랜지스터(540)는 유사하게 소스 영역 및 드레인 영역을 포함하고 드레인 영역은 한 단부에서 자기전기 재료(5409)에 그리고 또 하나의 단부에서 스핀 궤도 효과 스택(5411)에 결합된 마그넷(5410)을 포함한다. 마지막으로, 트랜지스터(520)는 게이트 전극(5205)과 소스 영역 및 드레인 영역을 포함하고 드레인 영역은 한 단부에서 스핀 궤도 효과 스택(5209)에 그리고 또 하나의 단부에서 자기전기 재료(5211)에 접속된 마그넷을 포함한다.
도 5는 각각 트랜지스터(510), 트랜지스터(530) 및 트랜지스터(540)의 자기전기 재료(5109), 자기전기 재료(5309) 및 자기전기 재료(5409) 각각에 접속된 인터커넥트 라인(515)(3개의 별도의 라인으로 도시함)을 도시한다. 인터커넥트 라인(525)은 트랜지스터(510)의 스핀 궤도 효과 스택(5111)에 그리고 스핀 궤도 효과 스택(5209)에 접속된 것으로 도시된다. 한 실시예에서, 인터커넥트 라인(515)과 인터커넥트 라인(525)은 동일한 레벨 상에 있다. 도 5는 인터커넥트 라인(515)에 수직이고, 한 실시예에서 인터커넥트 라인(515) 및 인터커넥트 라인(525)과 다른 레벨 상에 있는 인터커넥트 라인(575)을 또한 도시한다. 인터커넥트 라인(575)은 각각의 트랜지스터들(510, 530 및 540)의 스핀 궤도 효과 스택(5111, 5311 및 5411) 각각에 및 트랜지스터(520)의 유사한 스핀 궤도 효과 스택(5209)에 접속된다. 한 실시예에서, 전하 전류는 그것 아래의 마그넷의 정보를 갖는다(전하 전류는 로직 상태를 나타내는 마그넷 배향에 따라 전류 흐름의 방향을 가질 것이다). 도 5의 실시예에서, 트랜지스터(510, 530 및 540) 각각 내로의 전하 전류(Ich)는 트랜지스터(520)로의 입력을 나타내는 전하 전류(각각, Ich1, Ich2 및 Ich3)를 발생시킬 것이다. 로직 연산을 위해, Ich1, Ich2 및 Ich3 각각은 0 또는 1이고 트랜지스터(520)는 입력 트랜지스터들의 다수 출력을 수신할 것이다(Ich1, Ich2 및 Ich3 중에서 1보다 0이 많은지에 따라 0 또는 1).
도 5에 도시한 실시예에서, 3개의 입력 단은 공통 전력/클록 영역을 공유하므로 전력/클록 게이팅 트랜지스터는 다수결 게이트의 3개의 입력 간에 공유될 수 있다. 입력 단들은 또한 로직 밀도를 개선시키기 위해 수직으로 스택될 수 있다.
상태 요소들이 동기 및 비동기 (이벤트 구동) 컴퓨팅을 위한 클록된 로직 연산을 위해 사용된다. 표 1은 상태 요소 연산을 위한 대표적인 진리표를 나타낸다. 제어가 1이면, 출력은 제어(1)을 따르거나 제어(0)의 반전이다. 제어가 0이면, 출력은 제어에 응답하지 않지만 그것의 이전 상태를 홀드할 것이다.
Figure 112017049554290-pct00011
인터커넥트가 전하 기반인 스핀 궤도 로직의 성질은 CMOS 트랜지스터들을 사용하여 상태 머신을 생성하는 능력을 제공한다. CMOS 집적으로 SOL을 사용하는 상태 머신이 도 6에 도시된다. 도 6을 참조하면, 어셈블리(600)는 SOL 디바이스(610) 및 SOL 디바이스(620)를 포함한다. SOL 디바이스(610)는 이 실시예에서, 제어 로직이다. SOL 디바이스(610)는 마그넷(6105) 및 마그넷(6110)을 포함한다. 한 단부에서 마그넷(6105)의 표면 상에는 자기전기 재료(6107)가 그리고, 또 하나의 단부에서, 스핀 궤도 효과 스택(6108)이 퇴적된다. 마그넷(6110)의 표면 상에는 한 단부에서 자기전기 재료(6111)가 그리고, 또 하나의 단부에서, 스핀 궤도 효과 스택(6112)이 퇴적된다. 도 6은 마그넷(6105)의 스핀 궤도 효과 스택(6108)과 마그넷(6110)의 자기전기 재료(6112) 사이에 접속된 인터커넥트 또는 채널(6109)을 도시한다. 인터커넥트(615)는 마그넷(6105) 상의 자기전기 재료(6107)에 접속되고 인터커넥트(6113)는 마그넷(6110) 상의 스핀 궤도 효과 스택(6111)에 접속된다. 대표적으로, 인터커넥트(615) 상의 입력 전류(Ic)는 마그넷(6105)을 제어하기 위해 자기전기 재료(6107) 상에 전압, 그리고 다음에 인터커넥트(6109) 내의 전하 전류 또는 제어 전류(Icontrol)로 변환되는 구동 전류(스핀 전류)를 마그넷(6105) 내에 발생시킨다.
SOL 디바이스(620)는 한 실시예에서 리피터이다. SOL 디바이스(620)는 마그넷(6205) 및 마그넷(6210)을 포함한다. 마그넷(6205)의 표면 상에는 한 단부에서 자기전기 재료(6207)가 그리고, 또 하나의 단부에서, 스핀 궤도 효과 스택(6208)이 퇴적된다. 마그넷(6210)의 표면 상에는 한 단부에서 스핀 궤도 효과 스택(6211)가 그리고, 또 하나의 단부에서, 자기전기 재료(6212)가 퇴적된다. 도 6은 마그넷(6205)의 스핀 궤도 효과 스택(6208)과 마그넷(6210)의 자기전기 재료(6212) 사이에 접속된 인터커넥트 또는 채널(6209)을 도시한다. 인터커넥트(625)는 마그넷(6205) 상의 자기전기 재료(6207)에 접속되고 인터커넥트(6213)는 마그넷(6210) 상의 스핀 궤도 효과 스택(6211)에 접속된다. SOL 디바이스(620) 전력이 온일 때(즉, 구동 전류가 흐를 때), 디바이스는 인터커넥트(625) 상의 입력 전류를 대표적으로 수신하는 리피터로서 기능하고 전하 전류가 인터커넥트(6213) 상에 반복된다. 이러한 입력 전류는 마그넷(6210)의 자화의 방향을 제어하는 인터커넥트(6209) 내의 전하 전류로 변환되는 구동 전류(스핀 전류)를 마그넷(6205) 내에 발생시킨다. SOL 디바이스(620)를 턴 온시키는 전력은 SOL 디바이스(610)로 제어된다. SOL 디바이스(610)는 SOL 디바이스(620)에 접속되고 디바이스(620)를 온 또는 오프로 할 전력을 턴하기 위한 전하 신호를 발생시킬 것이다.
실시예에서, 입력 노드 및 출력 노드를 포함하는 마그넷을 포함하고, 입력 노드가 마그넷 내에 자화를 발생시키도록 동작가능한 캐패시터를 포함하고 출력 노드가 스핀 투 전하 변환 재료를 포함하는 장치가 개시된다. 이 방식으로, 2개의 노드를 갖는 단일 마그넷의 게이트가 설명되는데, 여기서 캐패시터로의 전하 전류는 자기전기 재료 양단에 전압 및 마그넷 내에 자화를 발생시키고 자화는 출력 노드에서의 스핀 궤도 결합 재료에 의해 전하 전류로 변환된다. 도 7은 반전 연산의 2개의 상이한 상태들을 구체적으로 나타낸, 로직 함수를 갖는 디바이스를 도시한다. 도 7을 참조하면, 디바이스(700)는 이 실시예에서 갭(715)에 의해 분리된 마그넷(710)의 유사한 표면의 대향 단부들에서, 입력 노드(720) 및 출력 노드(740)를 포함하는 단일 마그넷(710)에 의해 나타내진다. 입력 노드(720)는 그 사이에 마그넷(710)의 전극들을 갖는 캐패시터 및 자기전기 재료(725)를 갖는 인터커넥트(730)에 의해 정해진다. 출력 노드(740)는 인터커넥트(760)에 접속된 스핀 궤도 결합 재료(750) 및 비자성 금속 재료(755)를 포함하는 스핀 궤도 스택을 포함한다. 인터커넥트(730)로부터의 전류는 입력 노드(720)에서 자기전기 재료 양단에 전압 및 마그넷(710) 내에 자화를 발생시키고 스핀 전류는 출력 노드(740)에서 전하 전류로 변환된다. 시나리오 (a)에서와 같이 전하가 좌에서 우로 흐를 때, 출력 전류의 방향은 우에서 좌이다(반전 동작). 시나리오 (b)에서와 같이 전하가 우에서 좌로 흐를 때, 출력 전류의 방향은 우에서 좌이다. 반전 동작의 설명은 입력 노드 및 출력 노드를 갖는 단일 마그넷의 디바이스(700)와 같은 디바이스에 의해 수행될 수 있는 로직 연산의 한 예이다. 이러한 디바이스는 예를 들어, 상태 머신 및 다수결 게이트 동작들을 포함하는, 다른 로직 연산들에서 사용될 수 있다.
도 8은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(800)를 도시한다. 인터포저(800)는 제1 기판(802)을 제2 기판(804)에 브리지하는 데 사용되는 중간 기판이다. 제1 기판(802)은 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(804)은 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 또 하나의 집적 회로 다이일 수 있다. 일반적으로, 인터포저(800)의 목적은 접속을 보다 폭넓은 피치로 분산하고 또는 접속을 상이한 접속으로 경로 재지정하는 것이다. 예를 들어, 인터포저(800)는 집적 회로 다이를 제2 기판(804)에 후속하여 결합될 수 있는 볼 그리드 어레이(BGA)(806)에 결합시킬 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(802/804)은 인터포저(800)의 대향 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(802/804)은 인터포저(800)의 동일한 측면들에 부착된다. 그리고 또 다른 실시예들에서, 3개 이상의 기판이 인터포저(800)에 의해 상호접속된다.
인터포저(800)는 에폭시 수지, 광섬유-보강 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 다른 구현들에서, 인터포저는 실리콘, 게르마늄, 및 다른 Ⅲ-Ⅴ족 또는 Ⅳ족 재료들과 같은, 반도체 기판에서 사용하기 위해 위에 설명된 동일한 재료들을 포함할 수 있는 대안적 강성 또는 가요성 재료들로 형성될 수 있다,
인터포저(800)는 관통-실리콘 비아들(TSV들)(812)을 포함하지만 이들로 제한되지 않는, 금속 인터커넥트들(808) 및 비아들(810)을 포함할 수 있다. 인터포저(800)는 수동과 능동 디바이스들 둘 다를 포함하는, 매립된 디바이스들(814)을 더 포함할 수 있다. 이러한 디바이스들은 캐패시터들, 디커플링 캐패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드를, 변압기들, 센서들, 및 정전 방전(ESD) 디바이스들을 포함하지만, 이들로 제한되지 않는다. 무선-주파수(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(800) 상에 형성될 수 있다.
본 발명의 실시예들에 따라, 여기에 개시된 장치들 또는 공정들이 인터포저(800)의 제조에서 사용될 수 있다.
도 9는 본 발명의 한 실시예에 따른 컴퓨팅 디바이스(900)를 도시한다. 컴퓨팅 디바이스(900)는 많은 소자들을 포함할 수 있다. 한 실시예에서, 이들 소자는 하나 이상의 마더보드에 부착된다. 대안적 실시예에서, 이들 소자는 마더보드라기 보다는 단일의 시스템-온-어-칩(SoC) 상으로 제조된다. 컴퓨팅 디바이스(900) 내의 소자들은 집적 회로 다이(902) 및 적어도 하나의 통신 칩(908)을 포함하지만, 이들로 제한되지 않는다. 일부 구현들에서 통신 칩(908)은 집적 회로 다이(902)의 일부로서 제조된다. 집적 회로 다이(902)는 매립된 DRAM(eDRAM) 또는 스핀-트랜스퍼 토크 메모리(STTM 또는 STTM-RAM)와 같은 기술들에 의해 제공될 수 있는, 캐시 메모리로서 보통 사용되는, 온-다이 메모리(906)뿐만 아니라 중앙 처리 장치(CPU)(904)를 포함할 수 있다.
컴퓨팅 디바이스(900)는 마더보드에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있고 또는 SoC 다이 내에 제조된 다른 소자들을 포함할 수 있다. 이들 다른 소자는 휘발성 메모리(910)(예를 들어, DRAM), 비휘발성 메모리(912)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 장치(914)(GPU), 디지털 신호 프로세서(916), 암호화 프로세서(942)(하드웨어 내에 암호화 알고리즘들을 실행하는 특수화된 프로세서), 칩셋(920), 안테나(922), 디스플레이 또는 터치스크린 디스플레이(924), 터치스크린 제어기(926), 배터리(928) 또는 다른 전원, 전력 증폭기(도시 안됨), 전지구 위치파악 시스템(GPS) 디바이스(944), 나침반(930), 모션 코프로세서 또는 센서들(932)(가속도계, 자이로스코프, 및 나침반을 포함할 수 있음), 스피커(934), 카메라(936), (키보드, 마우스, 스타일러스, 및 터치패드와 같은) 사용자 입력 디바이스들(938), 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스(940)를 포함하지만, 이들로 제한되지 않는다.
통신 칩(908)은 데이터의 컴퓨팅 디바이스(900)로 및 컴퓨팅 디바이스(900)로부터의 전달을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는 관련된 디바이스들이 어떤 유선들을 포함하지 않는다는 것을 함축하지 않지만, 일부 실시예들에서 그들은 그렇지 않을 수도 있다. 통신 칩(908)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 지정된 기타 무선 프로토콜들을 포함하지만 이들로 제한되지 않는 임의 수의 무선 표준들 또는 프로토콜들을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩(908)을 포함할 수 있다. 예를 들어, 제1 통신 칩(908)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신들에 전용될 수 있고 제2 통신 칩(908)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 원거리 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 여기에 설명된 구현들에 따라 형성된, SOL 디바이스들과 같은, 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 전자적 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자적 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하는 임의의 디바이스 또는 디바이스의 부분을 참조할 수 있다.
통신 칩(908)은 또한 여기에 설명된 실시예들에 따라 형성된, SOL 디바이스들과 같은, 하나 이상의 디바이스를 포함한다.
다른 실시예들에서, 컴퓨팅 디바이스(900) 내에 하우징된 다른 소자들은 여기에 설명된 실시예들에 따라 형성된, SOL 디바이스들과 같은, 하나 이상의 디바이스를 포함한다.
다양한 실시예들에서, 컴퓨팅 디바이스(900)는 랩탑 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(900)는 데이터를 처리하는 기타 전자 디바이스일 수 있다.
예들
예 1은 스핀 투 전하 변환 노드; 및 전하 투 스핀 변환 노드를 포함하고, 상기 스핀 투 전하 변환 노드에의 입력은 상기 전하 투 스핀 변환 노드에서 출력을 발생시키는 장치이다.
예 2는, 예 1의 장치에 있어서, 상기 스핀 투 전하 변환 노드는 적어도 하나의 재료에 결합된 마그넷을 포함하고, 상기 마그넷에 의해 발생된 스핀 전류는 상기 재료 내에 횡단 전하 전류를 생성하도록 동작가능하다.
예 3은, 예 2의 장치에 있어서, 상기 적어도 하나의 재료는 금속 계에서 스핀 궤도 효과를 나타낸다.
예 4는, 예 3의 장치에 있어서, 상기 적어도 하나의 재료는 스핀 전류에 응답하여 스핀 궤도 결합을 발생시킨다.
예 5는, 예 3의 장치에 있어서, 상기 적어도 하나의 재료는 스핀 홀 효과(SHE) 계수를 포함한다.
예 6은, 예 2의 장치에 있어서, 상기 적어도 하나의 재료는 비자성 금속을 포함하는 제1 재료 및 스핀 전류에 응답하여 스핀 궤도 결합을 포함하는 제2 재료 또는 스핀 홀 효과 계수를 갖는 재료를 포함하는 재료 스택을 포함한다.
예 7은, 예 1의 장치에 있어서, 상기 재료 스택은 2차원 전자 가스를 더 포함한다.
예 8은, 예 2의 장치에 있어서, 상기 마그넷은 제1 마그넷을 포함하고 상기 전하 투 스핀 변환 노드는 제2 마그넷을 포함하고, 상기 전하 전류는 상기 제2 마그넷의 자화의 방향을 스위치하기 위해 자기전기 효과를 유도하도록 동작가능하다.
예 9는, 예 8의 장치에 있어서, 전기적 도전성 재료를 포함하는 채널을 더 포함하고, 상기 전하 투 스핀 변환 노드는 전극들로서의 상기 채널과 상기 제2 마그넷 및 그 사이의 적어도 하나의 재료를 포함하는 캐패시터를 포함하고, 상기 캐패시터 상의 전압에 응답하여, 직접적인 또는 하이브리드의 자기전기 효과가 발생된다.
예 10은, 예 1의 장치에 있어서, 상기 스핀 투 전하 변환 노드 및 상기 전하 투 스핀 변환 노드는 복수의 디바이스 중 제1 디바이스를 포함하고, 상기 복수의 디바이스는 로직 연산을 수행한다.
예 11은, 예 10의 장치에 있어서, 상기 복수의 디바이스는 복수의 입력과 하나의 출력을 포함하는 다수결 게이트 구조를 포함하고, 각각의 입력은 스핀 투 전하 변환 노드 및 전하 투 스핀 변환 노드를 포함하고, 상기 출력의 자화는 상기 복수의 입력 내로 통과된 다수의 전하 전류에 의해 결정된다.
예 12는, 예 10의 장치에 있어서, 상기 제1 디바이스는 제2 디바이스에의 전하 출력을 포함하고, 상기 전하 출력은 상기 제2 디바이스로부터의 출력 신호를 디세이블/인에이블하도록 동작가능하다.
예 13은 입력 노드 및 출력 노드를 포함하는 마그넷을 포함하고, 상기 입력 노드는 상기 마그넷 내에 자기 응답을 발생시키도록 동작가능한 캐패시터를 포함하고 상기 출력 노드는 적어도 하나의 스핀 투 전하 변환 재료를 포함하는 장치이다.
예 14는, 예 13의 장치에 있어서, 상기 적어도 하나의 스핀 투 전하 변환 재료는 금속 계에서 스핀 궤도 효과를 나타낸다.
예 15는, 예 14의 장치에 있어서, 상기 적어도 하나의 스핀 투 전하 재료는 스핀 전류에 응답하여 전하 전류를 발생시킨다.
예 16은, 예 14의 장치에 있어서, 상기 적어도 하나의 스핀 투 전하 재료는 스핀 홀 효과 계수를 포함한다.
예 17은, 예 13의 장치에 있어서, 상기 적어도 하나의 스핀 투 전하 재료는 재료 스택의 제1 재료를 포함하고, 상기 재료 스택은 비자성 금속을 포함하는 제2 재료를 더 포함한다.
예 18은, 예 17의 장치에 있어서, 상기 재료 스택은 2차원 전자 가스를 더 포함한다.
예 19는, 예 13의 장치에 있어서, 상기 입력 노드 및 상기 출력 노드를 포함하는 상기 마그넷은 복수의 디바이스 중 제1 디바이스를 포함하고, 상기 복수의 디바이스는 로직 연산을 수행한다.
예 20은, 예 19의 장치에 있어서, 상기 복수의 디바이스는 복수의 입력과 하나의 출력을 포함하는 다수결 게이트 구조를 포함하고, 각각의 입력은, 마그넷 내에 스핀 전류를 발생시키도록 동작가능한 캐패시터를 포함하는 입력 노드 및 적어도 하나의 스핀 투 전하 변환 재료를 포함하는 출력 노드를 포함하는 마그넷을 포함하고, 상기 출력의 자화는 상기 복수의 입력 내로 통과된 다수의 전하 전류에 의해 결정된다.
예 21은, 예 19의 장치에 있어서, 상기 제1 디바이스는 제2 디바이스에 결합된 전하 출력을 포함하고, 상기 전하 출력은 상기 제2 디바이스로부터의 출력 신호를 디세이블/인에이블하도록 동작가능하다.
예 22는 제1 마그넷으로부터 스핀 전류를 주입하는 단계; 상기 스핀 전류를 제2 마그넷과의 자기전기 상호작용을 발생시키도록 동작가능한 전하 전류로 변환하는 단계; 및 상기 자기전기 상호작용에 응답하여 상기 제2 마그넷의 자화의 방향을 변화시키는 단계를 포함하는 방법이다.
예 23은, 예 22의 방법에 있어서, 상기 제2 마그넷의 자화의 방향을 변화시키는 단계는 상기 제1 마그넷과 상이한 자화의 방향으로부터 상기 제1 마그넷의 자화의 방향과 동일한 자화의 방향으로 변화시키는 단계를 포함한다.
예 24는, 예 22의 방법에 있어서, 상기 제2 마그넷의 자화의 방향을 변화시키는 단계는 상기 제1 마그넷과 동일한 자화의 방향으로부터 상기 제1 마그넷의 자화의 방향과 상이한 자화의 방향으로 변화시키는 단계를 포함한다.
예 25는, 예들 22 내지 24 중 어느 한 예의 방법을 수행하도록 동작가능한 집적 회로 디바이스이다.
예 26은 마그넷의 입력 노드로부터 스핀 전류를 주입하는 단계; 및 상기 스핀 전류를 상기 마그넷의 출력 노드에서 전하 전류로 변환하는 단계를 포함하는 방법이다.
예 27은, 예 26의 방법에 있어서, 상기 마그넷은 복수의 디바이스 중 제1 디바이스를 포함하고, 상기 복수의 디바이스는 로직 연산을 수행한다.
예 28은, 예 26의 방법에 있어서, 상기 복수의 디바이스는 복수의 입력과 하나의 출력을 포함하고, 각각의 입력은, 마그넷 내에 스핀 전류를 발생시키도록 동작가능한 캐패시터를 포함하는 입력 노드 및 스핀 투 전하 변환 재료를 포함하는 출력 노드를 포함하는 마그넷을 포함하고, 상기 방법은 상기 복수의 입력을 통해 전하 전류를 통과시키는 단계; 및 상기 복수의 입력 내로 통과된 다수의 전하 전류에 의해 결정된 자화의 방향을 포함하는 출력을 발생시키는 단계를 포함한다.
예 29는, 예 26의 방법에 있어서, 상기 제1 디바이스는 제2 디바이스에 결합되고, 상기 방법은 전하 전류를 상기 제1 디바이스로부터 상기 제2 디바이스로 통과시키는 단계; 및 상기 전하 전류에 기초하여 상기 제2 디바이스의 출력 신호를 디세이블/인에이블하는 단계를 포함한다.
예 30은 예들 26 내지 29 중 어느 한 예의 방법을 수행하도록 동작가능한 집적 회로 디바이스이다.
요약서에서 설명된 것을 포함하는, 본 발명의 예시된 구현들의 상기 설명은 본 발명을 개시된 정확한 형태들로 한정하거나 제한하려는 것이 아니다. 본 발명의 특정한 구현들 및 본 발명을 위한 예들이 여기에 예시의 목적들을 위해 설명되었지만, 관련 기술 분야의 통상의 기술자가 인식하는 바와 같이, 다양한 등가적 수정들이 본 발명의 범위 내에서 가능하다.
상기 상세한 설명에 비추어서 본 발명에 대해 이들 수정이 이루어질 수 있다. 다음의 청구범위에서 사용된 용어들은 본 발명을 명세서 및 청구범위에 개시된 특정한 구현들로 제한하는 것으로 해석되지 않아야 한다. 오히려, 본 발명의 범위는 청구범위 해석의 확립된 원칙들에 따라 해석될, 다음의 청구범위에 의해 전적으로 결정된다.

Claims (30)

  1. 장치로서,
    스핀 투 전하 변환 노드(spin to charge conversion node); 및
    전하 투 스핀 변환 노드를 포함하고,
    상기 스핀 투 전하 변환 노드에의 입력은 상기 전하 투 스핀 변환 노드에서 출력을 발생시키며, 상기 스핀 투 전하 변환 노드는 적어도 하나의 재료에 결합된 마그넷을 포함하고, 상기 마그넷에 의해 발생된 스핀 전류는 상기 적어도 하나의 재료 내에 횡단 전하 전류(transverse charge current)를 생성하도록 동작가능하고, 상기 적어도 하나의 재료는, 비자성 금속을 포함하는 제1 재료 및 스핀 전류에 응답하여 스핀 궤도 결합을 포함하는 제2 재료 또는 스핀 홀 효과(SHE) 계수를 갖는 재료를 포함하는 재료 스택을 포함하는,
    장치.
  2. 삭제
  3. 제1항에 있어서, 상기 적어도 하나의 재료는 금속 계(metallic system)에서 스핀 궤도 효과(spin orbit effect)를 나타낼, 장치.
  4. 제3항에 있어서, 상기 적어도 하나의 재료는 스핀 전류에 응답하여 스핀 궤도 결합을 발생시킬, 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 재료 스택은 2차원 전자 가스를 더 포함하는, 장치.
  8. 제1항에 있어서, 상기 마그넷은 제1 마그넷을 포함하고 상기 전하 투 스핀 변환 노드는 제2 마그넷을 포함하고, 상기 전하 전류는 상기 제2 마그넷의 자화의 방향을 스위치하기 위해 자기전기 효과(magnetoelectric effect)를 유도하도록 동작가능한, 장치.
  9. 장치로서,
    스핀 투 전하 변환 노드; 및
    전하 투 스핀 변환 노드를 포함하고,
    상기 스핀 투 전하 변환 노드에의 입력은 상기 전하 투 스핀 변환 노드에서 출력을 발생시키며, 상기 스핀 투 전하 변환 노드는 적어도 하나의 재료에 결합된 마그넷을 포함하고, 상기 마그넷에 의해 발생된 스핀 전류는 상기 적어도 하나의 재료 내에 횡단 전하 전류를 생성하도록 동작가능하고, 상기 마그넷은 제1 마그넷을 포함하고 상기 전하 투 스핀 변환 노드는 제2 마그넷을 포함하고, 상기 전하 전류는 상기 제2 마그넷의 자화의 방향을 스위치하기 위해 자기전기 효과(magnetoelectric effect)를 유도하도록 동작가능하며, 상기 장치는 전기적 도전성 재료를 포함하는 채널을 더 포함하고, 상기 전하 투 스핀 변환 노드는, 전극들로서의 상기 채널과 상기 제2 마그넷을 포함하고 그 사이의 자기전기 재료를 포함하는 캐패시터를 포함하는, 장치.
  10. 제1항에 있어서, 상기 스핀 투 전하 변환 노드 및 상기 전하 투 스핀 변환 노드는 복수의 디바이스 중 제1 디바이스를 포함하고, 상기 복수의 디바이스는 로직 연산을 수행하는, 장치.
  11. 제10항에 있어서, 상기 복수의 디바이스는 복수의 입력과 하나의 출력을 포함하는 다수결 게이트 구조(majority gate structure)를 포함하고, 각각의 입력은 스핀 투 전하 변환 노드 및 전하 투 스핀 변환 노드를 포함하고, 상기 출력의 자화는 상기 복수의 입력 내로 통과된 다수의 전하 전류에 의해 결정되는, 장치.
  12. 장치로서,
    스핀 투 전하 변환 노드; 및
    전하 투 스핀 변환 노드를 포함하고,
    상기 스핀 투 전하 변환 노드에의 입력은 상기 전하 투 스핀 변환 노드에서 출력을 발생시키며, 상기 스핀 투 전하 변환 노드 및 상기 전하 투 스핀 변환 노드는 복수의 디바이스 중 제1 디바이스를 포함하고, 상기 복수의 디바이스는 로직 연산을 수행하며, 상기 제1 디바이스는 제2 디바이스에의 전하 출력을 포함하고, 상기 전하 출력은 상기 제2 디바이스로부터의 출력 신호를 디세이블/인에이블(disable/enable)하도록 동작가능한, 장치.
  13. 장치로서,
    입력 노드 및 출력 노드를 포함하는 마그넷을 포함하고, 상기 입력 노드는 상기 마그넷 내에 자기 응답(magnetic response)을 발생시키도록 동작가능한 캐패시터를 포함하고 상기 출력 노드는 적어도 하나의 스핀 투 전하 변환 재료를 포함하며, 상기 적어도 하나의 스핀 투 전하 변환 재료는 재료 스택의 제1 재료를 포함하고, 상기 재료 스택은 비자성 금속을 포함하는 제2 재료를 더 포함하는, 장치.
  14. 제13항에 있어서, 상기 적어도 하나의 스핀 투 전하 변환 재료는 금속 계에서 스핀 궤도 효과를 나타낼, 장치.
  15. 제14항에 있어서, 상기 적어도 하나의 스핀 투 전하 재료는 스핀 전류에 응답하여 스핀 궤도 결합을 발생시킬, 장치.
  16. 제14항에 있어서, 상기 적어도 하나의 스핀 투 전하 재료는 스핀 홀 효과 계수를 포함하는, 장치.
  17. 삭제
  18. 제13항에 있어서, 상기 재료 스택은 2차원 전자 가스를 더 포함하는, 장치.
  19. 제13항에 있어서, 상기 입력 노드 및 상기 출력 노드를 포함하는 상기 마그넷은 복수의 디바이스 중 제1 디바이스를 포함하고, 상기 복수의 디바이스는 로직 연산을 수행하는, 장치.
  20. 제19항에 있어서, 상기 복수의 디바이스는 복수의 입력과 하나의 출력을 포함하는 다수결 게이트 구조를 포함하고, 각각의 입력은, 마그넷 내에 스핀 전류를 발생시키도록 동작가능한 캐패시터를 포함하는 입력 노드 및 스핀 투 전하 변환 재료를 포함하는 출력 노드를 포함하는 마그넷을 포함하고, 상기 출력의 자화는 상기 복수의 입력 내로 통과된 다수의 전하 전류에 의해 결정되는, 장치.
  21. 장치로서,
    입력 노드 및 출력 노드를 포함하는 마그넷을 포함하고, 상기 입력 노드는 상기 마그넷 내에 자기 응답을 발생시키도록 동작가능한 캐패시터를 포함하고 상기 출력 노드는 적어도 하나의 스핀 투 전하 변환 재료를 포함하며, 상기 마그넷은 상기 입력 노드를 포함하고 상기 출력 노드는 복수의 디바이스 중 제1 디바이스를 포함하고, 상기 복수의 디바이스는 로직 연산을 수행하며, 상기 제1 디바이스는 제2 디바이스에 결합된 전하 출력을 포함하고, 상기 전하 출력은 상기 제2 디바이스로부터의 출력 신호를 디세이블/인에이블하도록 동작가능한, 장치.
  22. 방법으로서,
    제1 마그넷에 스핀 전류를 주입하는 단계;
    상기 스핀 전류를 제2 마그넷과의 자기전기 상호작용을 발생시키도록 동작가능한 전하 전류로 변환하는 단계; 및
    상기 자기전기 상호작용에 응답하여 상기 제2 마그넷의 자화의 방향을 변화시키는 단계
    를 포함하며, 상기 제1 마그넷 또는 상기 제2 마그넷 중 하나는 적어도 하나의 스핀 투 전하 변환 재료를 포함하는 출력 노드를 포함하고, 상기 적어도 하나의 스핀 투 전하 변환 재료는 재료 스택의 제1 재료를 포함하고, 상기 재료 스택은 비자성 금속을 포함하는 제2 재료를 더 포함하는, 방법.
  23. 제22항에 있어서, 상기 제2 마그넷의 자화의 방향을 변화시키는 단계는 상기 제1 마그넷과 상이한 자화의 방향으로부터 상기 제1 마그넷의 자화의 방향과 동일한 자화의 방향으로 변화시키는 단계를 포함하는, 방법.
  24. 제22항에 있어서, 상기 제2 마그넷의 자화의 방향을 변화시키는 단계는 상기 제1 마그넷과 동일한 자화의 방향으로부터 상기 제1 마그넷의 자화의 방향과 상이한 자화의 방향으로 변화시키는 단계를 포함하는, 방법.
  25. 방법으로서,
    마그넷의 입력 노드에 스핀 전류를 주입하는 단계; 및
    상기 스핀 전류를 상기 마그넷의 출력 노드에서 전하 전류로 변환하는 단계
    를 포함하고, 제1 디바이스가 제2 디바이스에 결합되고, 상기 방법은
    전하 전류를 상기 제1 디바이스로부터 상기 제2 디바이스로 통과시키는 단계; 및
    상기 전하 전류에 기초하여 상기 제2 디바이스의 출력 신호를 디세이블/인에이블하는 단계를 포함하는, 방법.
  26. 제25항에 있어서, 상기 마그넷은 복수의 디바이스 중 제1 디바이스를 포함하고, 상기 복수의 디바이스는 로직 연산을 수행하는, 방법.
  27. 제26항에 있어서, 상기 복수의 디바이스는 복수의 입력과 하나의 출력을 포함하고, 각각의 입력은, 마그넷 내에 스핀 전류를 발생시키도록 동작가능한 캐패시터를 포함하는 입력 노드 및 스핀 투 전하 변환 재료를 포함하는 출력 노드를 포함하는 마그넷을 포함하고, 상기 방법은
    상기 복수의 입력을 통해 전하 전류를 통과시키는 단계; 및
    상기 복수의 입력 내로 통과된 다수의 전하 전류에 의해 결정된 자화의 방향을 포함하는 출력을 발생시키는 단계를 포함하는, 방법.
  28. 삭제
  29. 삭제
  30. 삭제
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