WO2022177106A1 - 고속 멀티플렉서 - Google Patents

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WO2022177106A1
WO2022177106A1 PCT/KR2021/017563 KR2021017563W WO2022177106A1 WO 2022177106 A1 WO2022177106 A1 WO 2022177106A1 KR 2021017563 W KR2021017563 W KR 2021017563W WO 2022177106 A1 WO2022177106 A1 WO 2022177106A1
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WO
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circuit
stage
signal
output
clock signal
Prior art date
Application number
PCT/KR2021/017563
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English (en)
French (fr)
Inventor
한재덕
양정휴
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers

Definitions

  • the present invention relates to a high-speed multiplexer, and more particularly, to a high-speed multiplexer having an output speed faster than that of the prior art by minimizing the number of stacks of output terminals of each circuit constituting the multiplex.
  • a current mode logic circuit is a type of semiconductor logic device, and refers to a non-saturation type high-speed logic circuit constructed using differentially connected current switches.
  • High-speed operation signal processing circuits are implemented using a technique called Current Mode Logic (CML).
  • CML Current Mode Logic
  • they are configured in the form of using a resistive element as a load in a differential amplifier, so NMOS (N-channel metal oxide semiconductor ) or PMOS (N-channel metal oxide semiconductor) devices in pairs, it has the advantage of achieving higher operating speed than the complementary metal-oxide semiconductor (CMOS) method, and the input signal of the current mode logic circuit is generally 0.
  • CMOS complementary metal-oxide semiconductor
  • a combination circuit that selects one of several input lines and connects them to a single output line is called a multiplexer (MUX), and the multiplexer is generally implemented using the current-modulated logic circuit described above.
  • each A 4:1 multiplexer may be implemented so that the phase difference between signals output from the current mode logic circuit is 90 degrees.
  • a total of four clocks CLK1, CLK2, CLK3, and CLK4 are used in each current mode logic circuit, and each clock has a phase difference of 90 degrees.
  • a specific phase (0, 90 , 180, 360), 4 25% duty cycle pulses having one phase are generated. If the current-mode-logic circuit is driven using the above 25% duty cycle pulses, 4 pieces of information can be put in one cycle of the original clock (CLK1, CLK2, CLK3, CLK4), and this characteristic is converted into a 4:1 multiplexer circuit can be used.
  • the high-speed multiplexer in one embodiment has an object to implement a high-speed multiplexer in which the speed of the output terminal of the multiplexer using the NMOS of the output terminal is increased compared to the prior art.
  • the purpose of implementing a single high-speed multiplexer is to minimize the resistance value at the output stage and improve the bandwidth and operation speed of the output stage. do.
  • a high-speed multiplexer includes a first stage receiving a first clock signal and a data signal, a second stage receiving a signal output from the first stage and a second clock signal, and a signal output from the second stage It may include a third stage including a first transistor for receiving the input and outputting a final signal and a load connected in series with the first transistor.
  • the first transistor may be a first NMOS, a gate of the first NMOS may be connected to an output terminal of the second stage, and a source may be connected to a ground and a ground.
  • the load may include at least one of a resistor and a first PMOS.
  • the second stage may include a first PMOS and a second NMOS receiving a second clock signal, and may include a second PMOS receiving an output signal of the first stage.
  • the first PMOS, the second PMOS, and the second NMOS may be sequentially connected in series.
  • the first stage may include a third PMOS and a third NMOS to receive a first clock signal, and a fourth NMOS to receive a data signal.
  • the third PMOS, the third NMOS, and the fourth NMOS may be sequentially connected in series.
  • the circuit is a first circuit
  • the high-speed multiplexer may include a second circuit, a third circuit, and a fourth circuit having the same components as the first circuit.
  • the second clock signal and the third clock signal are input to the second circuit
  • the third clock signal and the fourth clock signal are input to the third circuit
  • the fourth clock signal is input to the fourth circuit.
  • a signal and the first clock signal are input, the phase difference between the output signal of the first circuit and the second circuit is 90 degrees, the phase difference between the output signal of the second circuit and the third circuit is 90 degrees, and A phase difference between the output signal of the third circuit and the fourth circuit may be 90 degrees, and the phase difference between the output signal of the fourth circuit and the first circuit may be 90 degrees.
  • a high-speed multiplexer includes a 1-1 stage receiving a 1-1 clock signal and a data signal, a 2-th stage receiving a signal output from the 1-1 stage and a 2-1 clock signal 1st stage and a 3-1th stage including a 1-1th transistor for receiving the signal output from the 1st stage and the 2-1th stage and outputting a final signal; Stage 1-2 receiving the 2 clock signal and the data signal, stage 2-2 receiving the signal output from the stage 1-2 and the 2-2 clock signal, and stage 2-2 outputted from the stage 2-2 It may include a stage 3-2 including a transistor 1-2 that receives a signal and outputs a final signal.
  • the transistor of the output stage that determines the speed of the multiplexer is implemented in a form in which two NMOSs are connected in series, there is a problem in that the resistance of the output terminal increases and the speed decreases.
  • the present invention by implementing the configuration of the output stage with one transistor, it is possible to implement a higher output speed than the prior art.
  • the high-speed multiplexer implements a stage that receives two input clock signals as a separate stage, and then implements a transistor of the third stage that determines the output speed of the multiplexer with one NMOS, There is an effect of increasing the output speed of the multiplexer by making the resistance of the output stage smaller than that of the prior art.
  • FIG. 1 is a diagram illustrating a partial configuration of a high-speed multiplexer according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating some components of a basic circuit according to an embodiment of the present invention.
  • FIG. 3 is a diagram for explaining a process in which a signal input to a basic circuit is converted into an output signal according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating final output signals of a high-speed multiplexer according to an embodiment of the present invention.
  • FIG. 5 is a diagram illustrating some components of a high-speed multiplexer having a differential output feature, according to another embodiment of the present invention.
  • FIG. 6 is a view showing the components of a multiplexer according to the prior art and input speed and output speed accordingly.
  • FIG. 7 is a diagram illustrating components of a multiplexer according to an embodiment of the present invention and input speed and output speed accordingly.
  • a part when a part is "connected" to another part, it includes not only a case in which it is directly connected, but also a case in which it is indirectly connected, and the indirect connection refers to being connected through a wireless communication network.
  • first may be referred to as a second component
  • second component may also be referred to as a first component
  • ⁇ part may mean a unit for processing at least one function or operation.
  • the terms may mean at least one process processed by at least one hardware such as a field-programmable gate array (FPGA) / application specific integrated circuit (ASIC), at least one software stored in a memory, or a processor. have.
  • FPGA field-programmable gate array
  • ASIC application specific integrated circuit
  • FIG. 1 is a diagram illustrating a partial configuration of a high-speed multiplexer according to an embodiment of the present invention
  • FIG. 2 is a circuit diagram illustrating some components of a basic circuit according to an embodiment of the present invention.
  • a high-speed multiplexer 10 may include a plurality of basic circuits as shown in FIG. 1 , and the basic circuit is specifically a first circuit having the same components. (11), the second circuit 12, the third circuit 13 and the fourth circuit 14 may be divided and configured, and each circuit is a 4:1 method for outputting a signal having a phase difference of 90 degrees.
  • a high-speed multiplexer can be implemented.
  • the first circuit 11 is a first stage (S1) receiving an input signal, a first stage (S1) A second stage (S2) that receives an output signal of , and transmits another output signal to the third stage (S2), and a third stage (S3) that receives an output signal of the second stage (S2) and outputs a final output signal ) may be included.
  • the first stage S1 includes a fourth PMOS P4 and a third NMOS N3 receiving the first clock signal CLK1 and a fourth NMOS M4 receiving the data signal D 2, the fourth PMOS (P4), the fourth NMOS (N4), and the third NMOS (M3) may be sequentially connected in series.
  • the second stage S2 includes a third PMOS P3 and a second NMOS N2 receiving the second clock signal CLK2, and a first stage receiving the output signal of the first stage S1.
  • 3 PMOS (P3) may be included, and as shown in FIG. 2 , second PMOS (P2), third PMOS (P3), and second NMOS (N2) may be sequentially connected in series.
  • the third stage (S3) may include a first transistor that receives the signal output from the second stage (S2) and outputs a final signal, and a load connected in series with the first transistor, the first transistor being an NMOS may be implemented as , and the load may be implemented as a resistor or PMOS.
  • the first transistor of the third stage S3 is implemented as an NMOS
  • the first transistor may be referred to as a first NMOS (N1)
  • the load of the third stage S3 is implemented as a PMOS
  • the load is the first It may be referred to as a PMOS (P1).
  • the gate of the first NMOS (N1) is connected to the output terminal of the second stage (S2), it is possible to receive the output signal of the second stage (S2),
  • the source of the first NMOS (N1) may be connected to the ground (Ground), and the load may be connected to the drain (Drain) of the first NMOS (N1) in series.
  • the second circuit 12 , the third circuit 13 , and the fourth circuit 14 include the first circuit and the fourth circuit 14 . Since they perform the same role, they may be implemented with the same components and may be connected in parallel with each other. However, due to the characteristics of the 4:1 high-speed multiplexer, each circuit must output a signal having a phase difference of 90 degrees, so the second clock signal CLK2 and the third clock signal CLK3 are input to the second circuit 12 and , a third clock signal CLK3 and a fourth clock signal CLK4 are input to the third circuit 13 , and a fourth clock signal CLK4 and a first clock signal CLK1 are input to the fourth circuit 14 . ) may be input, and the first clock signal CLK1 , the second clock signal CLK2 , the third clock signal CLK3 , and the fourth clock signal CLK4 sequentially have a phase difference of 90 degrees.
  • each circuit 11, 12, 13, 14 is a specific Four 25% duty cycle pulses having one phase among phases (0 degrees, 90 degrees, 180 degrees, 360 degrees) can be generated and output.
  • the output speed of the multiplexer is determined by the configuration of the output terminal (in the present invention, the third stage) of the multiplexer.
  • the output terminal in the present invention, the third stage
  • the stages receiving the first clock signal CLK1 and the second clock signal CLK2 are implemented as separate stages S1 and S2. Then, by implementing the transistor of the third stage that determines the output speed of the multiplexer with one NMOS, the resistance of the output stage is reduced compared to the prior art, and there is an advantage of increasing the output speed of the multiplexer.
  • FIG. 3 is a diagram for explaining a process in which a signal input to a basic circuit is converted into an output signal according to an embodiment of the present invention
  • FIG. 4 is the final output signals of the high-speed multiplexer according to an embodiment of the present invention. It is the drawing shown.
  • the first circuit 11 includes a first clock signal CLK1, a second clock signal CLK2, and data.
  • the signal D is input as an input signal, the first clock signal CLK1 and the second clock signal CLK2 have a phase difference of 90 degrees, and during the rising and falling times of the respective clocks, the data maintains its original state ( SET) is being done.
  • the first stage S1 may be expressed as a NAND gate
  • the second stage S2 may be expressed as a NOR gate. It can generate pulses with a cycle of 25%.
  • the data signal D and the first clock signal CLK1 are input as input signals of the NAND gate corresponding to the first stage S1, and the output signal of the first stage S1 is shown in FIG. 3A As shown in , it can be expressed by Equation X.
  • the signal corresponding to Equation X is input to the NOR gate corresponding to the second stage S2 together with the second clock signal CLK2, and the signal finally output to the second stage S2 is shown in Fig. 3 (a) ) may be represented by the signal OUT shown in FIG.
  • the operation of the signal according to Equation X and the second clock signal CLK2 may be performed as shown in FIG. 3B .
  • the first circuit 11 may output a signal having a specific phase as a final signal
  • the second circuit 12 , the third circuit 13 , and the fourth circuit 14 are also specific
  • a signal having a phase may be output as a final signal
  • the final output signal of the high-speed multiplexer 10 may be expressed as shown in FIG. 4 .
  • the first circuit 11 outputs a final output signal according to the first clock signal CLK1 and the second clock signal CLK2
  • the second circuit 12 outputs the second clock signal CLK2 and the third clock signal CLK2
  • the signals output from each circuit sequentially have a phase difference of 90 degrees as shown in FIG. , it is possible to implement a 4:1 high-speed multiplexer 10 due to these characteristics.
  • FIG. 5 is a diagram illustrating some components of a high-speed multiplexer having a differential output feature, according to another embodiment of the present invention.
  • the high-speed multiplexer shown in FIG. 5 is a view showing the components of a high-speed multiplexer having two output stages having an inverting relationship for a differential output, and a first circuit unit 20 for a positive output and a second for an inverted output A circuit unit 30 may be included.
  • the first circuit unit 20 is the same as the multiplexer described with reference to FIGS. 1 and 2
  • the second circuit unit 30 has the same components as the multiplexer described with reference to FIGS. 1 and 2 , but the output signal of the second circuit unit 30 . may be configured symmetrically with the first circuit unit 20 such that a signal having an inverse relationship with the output signal of the first circuit unit 20 becomes an output signal.
  • Other basic components and operating principles are the same as described above in the drawings.
  • FIG. 6 is a view showing the components of a multiplexer according to the prior art and the input speed and output speed accordingly
  • FIG. 7 shows the components of the multiplexer according to an embodiment of the present invention and the input speed and output speed accordingly it is one drawing
  • the size of the NMOS used in each unit cell is the same, and the pattern and speed (4Gvps) of the input data signal are all the same.
  • one PMOS and two NMOSs are connected in series in the multiplexer according to the prior art according to FIG. 6, but in the multiplexer according to the present invention, one PMOS and one NMOS are connected in series.
  • the performance is the same in terms of rise time (10 ps), but in terms of fall time, it is 40 ps in the case of a multiplexer according to the prior art, and according to the present invention In the case of a multiplexer, it is 10 ps, and it can be seen that the multiplexer according to the present invention operates at a faster speed.
  • the high-speed multiplexer implements a stage that receives two input clock signals as a separate stage, and then implements a transistor of the third stage that determines the output speed of the multiplexer with one NMOS. There is an effect of increasing the output speed of the multiplexer by making the resistance of the output stage smaller.
  • the device described above may be implemented as a hardware component, a software component, and/or a combination of the hardware component and the software component.
  • devices and components described in the embodiments may include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions.
  • the processing device may execute an operating system (OS) and one or more software applications running on the operating system.
  • the processing device may also access, store, manipulate, process, and generate data in response to execution of the software.
  • OS operating system
  • the processing device may also access, store, manipulate, process, and generate data in response to execution of the software.
  • the processing device includes a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that may include For example, the processing device may include a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as parallel processors.
  • the software may comprise a computer program, code, instructions, or a combination of one or more thereof, which configures a processing device to operate as desired or is independently or collectively processed You can command the device.
  • the software and/or data may be any kind of machine, component, physical device, virtual equipment, computer storage medium or device, to be interpreted by or to provide instructions or data to the processing device. may be embodied in The software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored in one or more computer-readable recording media.
  • the method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium.
  • the computer-readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • the program instructions recorded on the medium may be specially designed and configured for the embodiment, or may be known and available to those skilled in the art of computer software.
  • Examples of the computer-readable recording medium include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic such as floppy disks.
  • - includes magneto-optical media, and hardware devices specially configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like.
  • Examples of program instructions include not only machine language codes such as those generated by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like.

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Abstract

일 실시예에 따른 고속 멀티플렉서는 제1클락 신호 및 데이터 신호를 입력 받는 제1스테이지, 상기 제1스테이지로부터 출력된 신호 및 제2클락 신호를 입력 받는 제2스테이지 및 상기 제2스테이지로부터 출력된 신호를 입력 받아 최종 신호를 출력하는 제1트랜지스터 및 상기 제1트랜지스터와 직렬 연결되어 있는 부하를 포함하는 제3스테이지를 포함할 수 있다.

Description

고속 멀티플렉서
본 발명은 고속 멀티플렉서에 관한 발명으로서, 보다 구체적으로는 멀티플렉스를 구성하는 각 회로의 출력단의 스택 수를 최소화하여 종래 기술보다 빠르게 출력 속도를 가지는 고속 멀티플렉서에 관한 발명이다.
전류 모드 로직 회로(Current Mode Logic Circuit)는 반도체 논리 디바이스의 일종으로, 차동 연결된 전류 스위치를 사용하여 구성한 비포화형 고속 논리 회로를 의미한다.
고속 동작 신호처리 회로들은 전류-모드-로직 (Current Mode Logic, CML)이라는 기법을 이용하여 구현되는데, 일반적으로 차동 증폭기에 저항 소자를 부하로 사용한 형태로 구성되므로, NMOS(N-channel metal oxide semiconductor) 나 PMOS(N-channel metal oxide semiconductor) 소자를 쌍으로 연결한 CMOS(Complementary metal-oxide semiconductor) 방식보다 높은 동작 속도를 달성할 수 있는 장점이 있으며, 전류 모드 로직 회로의 입력 신호는 일반적으로 0, 1과 같은 1bit 신호를 인가하여 트랜지스터가가 full swing되도록 구현된다.
한편, 여러 개의 입력선 중에서 하나를 선택하여 단일 출력선으로 연결하는 조합 회로를 멀티플렉서(Multiplexer, MUX)라 하는데, 멀티플렉서는 앞서 설명한 전류 모도 로직 회로를 이용하여 구현되는 것이 일반적이다.
일 예로, 4개의 입력선 중에서 하나를 선택하여 단일 출력선으로 출력하는 4:1 멀티플렉서를 기준으로 설명하면, 4:1 멀티플렉서는 전류-모드-로직 회로 4개를 병렬적으로 연결하여, 각각의 전류 모드 로직 회로에서 출력되는 신호들의 위상의 차가 90도가 되도록 4:1 멀티플렉서를 구현할 수 있다. 이때 각각의 전류 모드 로직 회로에는, 총 4개의 클락(CLK1, CLK2, CLK3, CLK4)이 이용되며, 각각의 클락끼리는 90도의 위상 차이를 가진다.
구체적으로, (CLK1 & CLK2), (CLK2 & CLK3), (CLK3 & CLK4), (CLK4 & CLK1)의 총 4개 조합의 And 연산을 통해, 각각의 전류 모드 로직 회로에서 특정 위상(0, 90, 180, 360)중에서 한 가지의 위상을 갖는 25% 듀티 사이클(Duty Cycle) 펄스(Pulse) 4개를 생성한다. 위 25% 듀티 사이클 펄스들을 이용하여 전류-모드-로직 회로를 구동시키면, 원래 클락(CLK1, CLK2, CLK3, CLK4)의 한 주기 안에 4개의 정보를 넣을 수 있게 되고, 이 특성을 4:1 멀티플렉서 회로로 이용할 수 있다.
한편 멀티플렉서의 경우, 회로의 속도를 높이기 위해 최종 출력단의 트랜지스터를 N-MOSFET을 이용하는 것이 일반적인데, 종래 기술에 따른 멀티플렉서의 경우 최종 단(스택)은 2개의 NMOS으로 이루어져 있어 동작 속도가 제한되는 단점이 존재하였다.
따라서, 일 실시예에 고속 멀티플렉서는, 출력단의 NMOS를 이용한 멀티플렉서의 출력단의 속도를 종래 기술 보다 증가시킨 고속 멀티플렉서를 구현하는데 그 목적이 존재한다.
보다 구체적으로는, 출력단의 NMOS를 종래 기술과 다르게 하나의 NMOS만을 이용하여 구현함으로써,출력단에서의 저항값을 최소화하고, 출력단의 대역폭 및 동작 속도를 개선시킨 하나의 고속 멀티플렉서를 구현하는데 목적이 존재한다.
일 실시예에 따른 고속 멀티플렉서는 제1클락 신호 및 데이터 신호를 입력 받는 제1스테이지, 상기 제1스테이지로부터 출력된 신호 및 제2클락 신호를 입력 받는 제2스테이지 및 상기 제2스테이지로부터 출력된 신호를 입력 받아 최종 신호를 출력하는 제1트랜지스터 및 상기 제1트랜지스터와 직렬 연결되어 있는 부하를 포함하는 제3스테이지를 포함할 수 있다.
상기 제1트랜지스터는 제1 NMOS 이며, 상기 제1 NMOS의 게이트(Gate)는 상기 제2스테이지의 출력단과 연결되며, 소스(Source)는 그라운드와 접지 연결될 수 있다.
상기 부하는, 저항 및 제1PMOS 중 적어도 하나를 포함할 수 있다.
상기 제2스테이지는, 제2클락 신호를 입력 받는 제1 PMOS와 제2 NMOS를 포함하고, 상기 제1스테이지의 출력 신호를 입력 받는 제2 PMOS를 포함할 수 있다.
상기 제1 PMOS, 제2 PMOS 및 제2 NMOS는, 순차적으로 직렬 연결되어 있을 수 있다.
상기 제1스테이지는, 제1클락 신호를 입력 받는 제3 PMOS와 제3 NMOS를 포함하고, 데이터 신호를 입력 받는 제4 NMOS를 포함할 수 있다.
상기 제3 PMOS, 제3 NMOS 및 제4 NMOS는, 순차적으로 직렬 연결되어 있을 수 있다.
상기 회로는 제1회로이며, 상기 고속 멀티플렉서는, 상기 제1회로와 동일한 구성 요소를 가지는 제2회로, 제3회로 및 제4회로를 포함할 수 있다.
상기 제2회로에는, 상기 제2클락 신호 및 제3클락 신호가 입력되고, 상기 제3회로에는, 상기 제3클락 신호 및 제4클락 신호가 입력되며, 상기 제4회로에는, 상기 제4클락 신호 및 상기 제1클락 신호가 입력되며, 상기 제1회로의 출력 신호와 상기 제2회로의 위상 차는 90도이고, 상기 제2회로의 출력 신호와 상기 제3회로의 위상 차는 90도이며, 상기 제3회로의 출력 신호와 상기 제4회로의 위상 차는 90도이고, 상기 제4회로의 출력 신호와 상기 제`회로의 위상 차는 90도일 수 있다.
다른 실시예에 따른 고속 멀티플렉서는, 제1-1클락 신호 및 데이터 신호를 입력 받는 제1-1스테이지, 상기 제1-1스테이지로부터 출력된 신호 및 제2-1클락 신호를 입력 받는 제2-1스테이지 및 상기 제2-1스테이지로부터 출력된 신호를 입력 받아 최종 신호를 출력하는 제1-1트랜지스터를 포함하는 제3-1스테이지;를 포함하는 회로를 포함하는 제1출력 회로 및 제1-2클락 신호 및 데이터 신호를 입력 받는 제1-2스테이지, 상기 제1-2스테이지로부터 출력된 신호 및 제2-2클락 신호를 입력 받는 제2-2스테이지 및 상기 제2-2스테이지로부터 출력된 신호를 입력 받아 최종 신호를 출력하는 제1-2트랜지스터를 포함하는 제3-2스테이지를 포함할 수 있다.
종래 기술에 따른 멀티플렉서의 경우, 멀티플렉서의 속도를 결정하는 출력단의 트랜지스터가 2개의 NMOS가 직렬 연결되는 형태로 구현되다 보니, 출력단의 저항이 증가하여 속도가 저하되는 문제점이 존재하였으나, 본 발명에 따른 본 발명의 경우 출력단의 구성을 트랜지스터 한 개로 구현하여, 종래 기술 보다 높은 출력 속도를 구현할 수 있다.
구체적으로, 본 발명에 따른 고속 멀티플렉서는 입력되는 2개의 클락 신호를 입력 받는 스테이지를 별도의 스테이지로 구현한 후, 멀티 플렉서의 출력 속도를 결정하는 제3스테이지의 트랜지스터를NMOS 1개로 구현함으로써, 종래 기술보다 출력단의 저항을 작게 하여, 멀티플렉서의 출력 속도를 증가시킨 효과가 존재한다.
도 1은 본 발명의 일 실시예에 따른 고속 멀티플렉서의 일부 구성을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 기본 회로의 일부 구성 요소들을 도시한 회로도이다.
도 3은 본 발명의 일 실시예에 따라, 기본 회로에 입력되는 신호가 출력 신호로 변환되는 과정을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 고속 멀티플렉서의 최종 출력 신호들을 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따라, 차동 출력 특징을 가지는 고속 멀티플렉서의 일부 구성 요소를 도시한 도면이다.
도 6은 종래 기술에 따른 멀티플렉서의 구성 요소 및 이에 따른 입력 속도 및 출력 속도를 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 멀티플렉서의 구성 요소 및 이에 따른 입력 속도 및 출력 속도를 도시한 도면이다.
본 명세서에 기재된 실시 예와 도면에 도시된 구성은 개시된 발명의 바람직한 일 예에 불과할 뿐이며, 본 출원의 출원 시점에 있어서 본 명세서의 실시 예와 도면을 대체할 수 있는 다양한 변형 예들이 있을 수 있다.
본 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 간접적으로 연결되어 있는 경우를 포함하고, 간접적인 연결은 무선 통신망을 통해 연결되는 것을 포함한다.
또한, 본 명세서에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 개시된 발명을 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
또한, 본 명세서에서 사용한 "제1", "제2" 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
또한, "~부", "~기", "~블록", "~부재", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다. 예를 들어, 상기 용어들은 FPGA(field-programmable gate array) / ASIC(application specific integrated circuit) 등 적어도 하나의 하드웨어, 메모리에 저장된 적어도 하나의 소프트웨어 또는 프로세서에 의하여 처리되는 적어도 하나의 프로세스를 의미할 수 있다.
각 단계들에 붙여지는 부호는 각 단계들을 식별하기 위해 사용되는 것으로 이들 부호는 각 단계들 상호 간의 순서를 나타내는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 실시될 수 있다.
이하에서는 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 고속 멀티플렉서의 일부 구성을 도시한 도면이고, 도 2는 본 발명의 일 실시예에 따른 기본 회로의 일부 구성 요소들을 도시한 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 고속 멀티플렉서(10)는 도1에 도시된 바와 같이 기본 회로를 복수 개 포함할 수 있으며, 기본 회로는 구체적으로 동일한 구성 요소를 가지는 제1회로(11), 제2회로(12), 제3회로(13) 및 제4회로(14)로 나누어져 구성될 수 있으며, 각각의 회로는 90도의 위상차를 가지는 신호를 출력하는 방법으로 4:1 고속 멀티플렉서를 구현할 수 있다.
도 2를 참조하며, 기본 회로를 제1회로(11)를 기준으로 하여 구성 요소를 설명하면, 제1회로(11)는 입력 신호를 입력 받는 제1스테이지(S1), 제1스테이지(S1)의 출력 신호를 입력 받아 제3스테이지(S2)로 또 다른 출력 신호를 송신하는 제2스테이지(S2) 및 제2스테이지(S2)의 출력 신호를 입력 받아 최종 출력 신호를 출력하는 제3스테이지(S3)를 포함할 수 있다.
구체적으로, 제1스테이지(S1)는 제1클락 신호(CLK1)를 입력 받는 제4 PMOS(P4) 및 제3 NMOS(N3)와 데이터 신호(D)를 입력 받은 제4 NMOS(M4)를 포함할 수 있으며, 도 2에 도시된 바와 같이 상기 제4 PMOS(P4), 제4 NMOS(N4) 및 제3 NMOS(M3)는 순차적으로 직렬 연결되어 있을 수 있다.
또한, 제2스테이지(S2)는, 제2클락 신호(CLK2)를 입력 받는 제3 PMOS(P3)와 제2 NMOS(N2)를 포함하고, 제1스테이지(S1)의 출력 신호를 입력 받는 제3 PMOS(P3)를 포함할 수 있으며, 도 2에 도시된 바와 같이 제2 PMOS(P2), 제3 PMOS(P3) 및 제2 NMOS(N2)는, 순차적으로 직렬 연결되어 있을 수 있다.
제3스테이지(S3)상기 제2스테이지(S2)로부터 출력된 신호를 입력 받아 최종 신호를 출력하는 제1트랜지스터 및 상기 제1트랜지스터와 직렬 연결되어 있는 부하를 포함할 수 있으며, 제1트랜지스터는 NMOS로 구현될 수 있으며, 부하는 저항 또는 PMOS로 구현될 수 있다. 제3스테이지(S3)의 제1트랜지스터가 NMOS로 구현되는 경우 제1트랜지스터는 제1 NMOS(N1)로 지칭될 수 있으며, 제3스테이지(S3)의 부하가 PMOS로 구현되는 경우 부하는 제1 PMOS(P1)로 지칭될 수 있다.
구체적으로, 도 2에 도시된 바와 같이 제1 NMOS(N1)의 게이트(Gate)는 상기 제2스테이지(S2)의 출력단과 연결되어, 제2스테이지(S2)의 출력 신호를 수신할 수 있으며, 제1 NMOS(N1)의 소스(Source)는 그라운드(Ground)와 접지 연결될 수 있으며, 부하는 제1 NMOS(N1)의 드레인(Drain)과 직렬 연결되어 있을 수 있다.
도 2에서는 제1회로(11)를 기준으로 제1회로(11)의 구성 요소를 설명하였지만, 제2회로(12), 제3회로(13) 및 제4회로(14)는 제1회로와 동일한 역할을 수행하므로, 동일한 구성 요소로 구현될 수 있으며 서로 병렬적으로 연결되어 있을 수 있다. 다만, 4:1 고속 멀티플렉서의 특성상 각각의 회로는 90도의 위상 차를 가지는 신호를 출력해야 하므로 제2회로(12)에는, 제2클락 신호(CLK2) 및 제3클락 신호(CLK3)가 입력되고, 제3회로(13)에는, 제3클락 신호(CLK3) 및 제4클락 신호(CLK4)가 입력되며, 제4회로(14)에는, 제4클락 신호(CLK4) 및 제1클락 신호(CLK1)가 입력될 수 있으며, 제1클락 신호(CLK1), 제2클락 신호(CLK2), 제3클락 신호(CLK3) 및 제4클락 신호(CLK4)는 순차적으로 90도의 위상 차이를 가지고 있다.
따라서, (CLK1 & CLK2), (CLK2 & CLK3), (CLK3 & CLK4), (CLK4 & CLK1)의 총 4개 조합의 And 연산을 통해, 각각의 회로(11, 12, 13, 14)는 특정 위상(0도, 90도, 180도, 360도)중에서 한 가지의 위상을 갖는 25% 듀티 사이클(Duty Cycle) 펄스(Pulse) 4개를 생성하여 출력할 수 있다.
일반적으로 멀티플렉서의 출력 속도는 멀티플렉서의 출력단(본 발명에서는 제3스테이지)의 구성에 의해 결정되어 지는데, 종래 기술의 경우 출력단의 트랜지스터가 NMOS가 2개로 직렬 연결되는 형태로 구성되다 보니, 출력단의 전체 저항이 증가하여 출력 속도가 저감되는 동시에 대역폭이 좁은 문제점이 존재하였다.
그러나, 본 발명에 따른 고속 멀티플렉서의 경우, 도 2에 도시된 바와 같이, 제1클락 신호(CLK1)와 제2클락 신호(CLK2)를 입력 받는 스테이지를 별개의 스테이지(S1, S2)로 구현한 후, 멀티플렉서의 출력 속도를 결정하는 제3스테이지의 트랜지스터를NMOS 1개로 구현함으로써, 종래 기술보다 출력단의 저항을 작게 하여, 멀티플렉서의 출력 속도를 증가시키는 장점이 존재한다.
도 3은 본 발명의 일 실시예에 따라, 기본 회로에 입력되는 신호가 출력 신호로 변환되는 과정을 설명하기 위한 도면이고, 도 4는 본 발명의 일 실시예에 따른 고속 멀티플렉서의 최종 출력 신호들을 도시한 도면이다.
제1회로(11)를 기준으로 도 3을 이용하여, 본 발명의 신호 변환 과정에 대해 설명하면, 제1회로(11)는 제1클락 신호(CLK1), 제2클락 신호(CLK2) 및 데이터 신호(D)를 입력 신호로 입력 받고, 제1클락 신호(CLK1)와 제2클락 신호(CLK2)는 90도의 위상 차이를 가지며, 각각의 클락들의 상승 및 하강 시간 동안에는 데이터들은 기존 상태를 유지(SET)하고 있다.
위 조건에서, 제1스테이지(S1)는 NAND 게이트로 표현될 수 있고, 제2스테이지(S2)는 NOR게이트로 표현될 수 있는데, 두 게이트의 연산 결과를 통해, 4:1 멀티플렉서 구동에 필수적인 듀티 사이클이 25%인 펄스를 생성할 수 있다.
구체적으로, 데이터 신호(D)와 제1클락 신호(CLK1)는 제1스테이지(S1)에 해당하는 NAND 게이트의 입력 신호로 입력되며, 제1스테이지(S1)의 출력 신호는 도 3 (a)에 도시된 바와 같이 식 X로 표현될 수 있다. 그리고 식 X에 해당하는 신호는 제2클락 신호(CLK2)와 함께, 제2스테이지(S2)에 해당하는 NOR 게이트로 입력되어, 최종적으로 제2스테이지(S2)에 출력되는 신호는 도 3 (a)에 도시된 신호(OUT)로 표현될 수 있다. 그리고 식 X에 따른 신호와 제2클락 신호(CLK2)의 연산은 도 3 (b)에 도시된 바와 같이 연산 될 수 있다.
즉, 이러한 연산 과정을 거쳐 제1회로(11)는 특정 위상을 가지는 신호를 최종 신호로 출력할 수 있으며, 제2회로(12), 제3회로(13) 및 제4회로(14) 또한 특정 위상을 가지는 신호를 최종 신호로 출력할 수 있으며, 고속 멀티플렉서(10)의 최종 출력 신호는 도 4에 도시된 바와 같이 표현될 수 있다.
즉, 제1회로(11)는 제1클락 신호(CLK1)과 제2클락 신호(CLK2)에 따른 최종 출력 신호를 출력하며, 제2회로(12)는 제2클락 신호(CLK2)와 제3클락 신호(CLK3)에 따른 최종 출력 신호를 출력하고, 제3회로(13)는 제3클락 신호(CLK3)과 제4클락 신호(CLK4)에 따른 최종 출력 신호를 출력하며, 제4회로(14)는 제4클락 신호(CLK4)와 제1클락 신호(CLK1)에 따른 최종 출력 신호를 출력하며, 각각의 회로에서 출력하는 신호들은 도 4에 도시된 바와 같이 순차적으로 90도의 위상 차이를 가지므로, 이러한 특징으로 인해 4:1 고속 멀티플렉서(10)를 구현할 수 있다.
도 5는 본 발명의 다른 실시예에 따라, 차동 출력 특징을 가지는 고속 멀티플렉서의 일부 구성 요소를 도시한 도면이다.
도 5에 도시된 고속 멀티플렉서는, 차동 출력을 위해 반전 관계를 가지는 2개의 출력단을 가지는 고속 멀티플렉서의 구성 요소를 도시한 도면으로서, 정 출력을 위한 제1회로부(20)와 반전 출력을 위한 제2회로부(30)를 포함할 수 있다.
제1회로부(20)는 도 1과 도 2에서 설명한 멀티플렉서와 동일하며, 제2회로부(30)는 도 1과 도2에서 설명한 멀티플렉서와 동일한 구성 요소를 가지나, 제2회로부(30)의 출력 신호는 제1회로부(20)의 출력 신호와 반전 관계를 가지는 신호가 출력 신호가 되도록 제1회로부(20)와 대칭적으로 구성될 수 있다. 그 외 기본적인 구성 요소 및 작동 원리는 앞서 도면에서 설명했던 바와 동일하다.
도 6은 종래 기술에 따른 멀티플렉서의 구성 요소 및 이에 따른 입력 속도 및 출력 속도를 도시한 도면이고, 도 7은 본 발명의 일 실시예에 따른 멀티플렉서의 구성 요소 및 이에 따른 입력 속도 및 출력 속도를 도시한 도면이다.
도 6과 도 7의 구성 요소 및 실험 조건에 대해 설명하면, 각각의 유닛 셀(Unit cell)에 사용되는 NMOS의 사이즈는 모두 동일하며, 입력되는 데이터 신호의 패턴 및 속도(4Gvps)는 모두 동일하며, 출력단의 구성 요소의 경우 도 6에 따라 종래 기술에 따른 멀티플렉서의 경우 PMOS 1개와 NMOS 2개가 직렬 연결되어 있으나, 본 발명에 따른 멀티플렉서의 경우 PMOS 1개와 NMOS 1개가 직렬 연결되어 있다.
도 6과 도 7를 참조하면, 출력단의 PMOS의 개수는 동일하기 때문에, rise time 측면에서는 성능이 동일하지만(10ps), fall time 측면의 경우 종래 기술에 따른 멀티플렉서의 경우 40ps 이고, 본 발명에 따른 멀티플렉서의 경우 10ps로서, 본 발명에 따른 멀티플렉서가 더 빠른 속도록 동작하는 것을 알 수 있다.
지금까지 도면을 통해 일 실시예에 따른 고속 멀티플렉서의 구성 및 효과에 대해 알아보았다.
종래 기술에 따른 멀티플렉서의 경우 출력단의 트랜지스터가 2개의 NMOS가 직렬 연결되는 형태로 구현되다 보니, 출력단의 저항이 증가하여 속도가 저하되는 문제점이 존재하였으나, 본 발명에 따른 멀티플렉서의 경우 출력단의 구성을 트랜지스터 한 개로 구현하여, 종래 기술보다 높은 출력 속도를 구현할 수 있는데 장점이 존재한다.
구체적으로, 본 발명에 따른 고속 멀티플렉서는 입력되는 2개의 클락 신호를 입력 받는 스테이지를 별도의 스테이지로 구현한 후, 멀티플렉서의 출력 속도를 결정하는 제3스테이지의 트랜지스터를NMOS 1개로 구현함으로써, 종래 기술보다 출력단의 저항을 작게 하여, 멀티플렉서의 출력 속도를 증가시킨 효과가 존재한다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 컨트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. 제1클락 신호 및 데이터 신호를 입력 받는 제1스테이지;
    상기 제1스테이지로부터 출력된 신호 및 제2클락 신호를 입력 받는 제2스테이지; 및
    상기 제2스테이지로부터 출력된 신호를 입력 받아 최종 신호를 출력하는 제1트랜지스터 및 상기 제1트랜지스터와 직렬 연결되어 있는 부하를 포함하는 제3스테이지;를 포함하는 회로를 포함하는 고속 멀티플렉서.
  2. 제1항에 있어서,
    상기 제1트랜지스터는 제1 NMOS 이며,
    상기 제1 NMOS의 게이트(Gate)는 상기 제2스테이지의 출력단과 연결되며, 소스(Source)는 그라운드와 접지 연결되는, 고속 멀티플렉서.
  3. 제1항에 있어서,
    상기 부하는,
    저항 및 제1PMOS 중 적어도 하나를 포함하는, 고속 멀티플렉서.
  4. 제1항에 있어서,
    상기 제2스테이지는,
    제2클락 신호를 입력 받는 제1 PMOS와 제2 NMOS를 포함하고, 상기 제1스테이지의 출력 신호를 입력 받는 제2 PMOS를 포함하는, 고속 멀티플렉서.
  5. 제4항에 있어서,
    상기 제1 PMOS, 제2 PMOS 및 제2 NMOS는,
    순차적으로 직렬 연결되어 있는, 고속 멀티플렉서.
  6. 제1항에 있어서,
    상기 제1스테이지는,
    제1클락 신호를 입력 받는 제3 PMOS와 제3 NMOS를 포함하고, 데이터 신호를 입력 받는 제4 NMOS를 포함하는, 고속 멀티플렉서.
  7. 제6항에 있어서,
    상기 제3 PMOS, 제3 NMOS 및 제4 NMOS는,
    순차적으로 직렬 연결되어 있는, 고속 멀티플렉서.
  8. 제1항에 있어서,
    상기 회로는 제1회로이며,
    상기 고속 멀티플렉서는,
    상기 제1회로와 동일한 구성 요소를 가지는 제2회로, 제3회로 및 제4회로를 포함하는, 고속 멀티플렉서.
  9. 제8항에 있어서,
    상기 제2회로에는, 상기 제2클락 신호 및 제3클락 신호가 입력되고,
    상기 제3회로에는, 상기 제3클락 신호 및 제4클락 신호가 입력되며,
    상기 제4회로에는, 상기 제4클락 신호 및 상기 제1클락 신호가 입력되며,
    상기 제1회로의 출력 신호와 상기 제2회로의 위상 차는 90도이고,
    상기 제2회로의 출력 신호와 상기 제3회로의 위상 차는 90도이며,
    상기 제3회로의 출력 신호와 상기 제4회로의 위상 차는 90도이고,
    상기 제4회로의 출력 신호와 상기 제`회로의 위상 차는 90도인, 고속 멀티플렉서.
  10. 제1-1클락 신호 및 데이터 신호를 입력 받는 제1-1스테이지;
    상기 제1-1스테이지로부터 출력된 신호 및 제2-1클락 신호를 입력 받는 제2-1스테이지; 및
    상기 제2-1스테이지로부터 출력된 신호를 입력 받아 최종 신호를 출력하는 제1-1트랜지스터를 포함하는 제3-1스테이지;를 포함하는 회로를 포함하는 제1출력 회로; 및
    제1-2클락 신호 및 데이터 신호를 입력 받는 제1-2스테이지;
    상기 제1-2스테이지로부터 출력된 신호 및 제2-2클락 신호를 입력 받는 제2-2스테이지; 및
    상기 제2-2스테이지로부터 출력된 신호를 입력 받아 최종 신호를 출력하는 제1-2트랜지스터를 포함하는 제3-2스테이지;를 포함하는 회로를 포함하는 고속 멀티플렉서.
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