JP2007129689A - スタックトランジスタボーティングによる二重経路冗長性 - Google Patents

Abstract

【課題】組合せ論理回路を耐放射線強化するための動作方法及び装置が提供される。
【解決手段】耐放射線強化される論理のセクションが識別される。論理回路全体又は論理回路の一部を耐放射線強化することができる。論理のセクションが識別されると、電界効果トランジスタ（ＦＥＴ）は、ボウターＦＥＴを生成するために複製される。ボウターＦＥＴは、オリジナルノード（又は信号）及び複製ノード（又は信号）と結合される。放射線事象がオリジナルノード又は複製ノードのいずれかに衝突すると、ボウターＦＥＴは、ボウターＦＥＴを通る導電路を阻止することによってダウンストリーム論理にアップセットが伝播するのを防止することができる。更に、複製ノードを生成するために複製される回路の全てはまた、アップセットを下流側論理に伝播させることなく放射線事象に耐えることができる。
【選択図】図２ｂ

Description

（政府権限）
米国政府は、ＮＡＳＡによって裁定された契約書第ＮＡＳＳ−９７２６３に従って本発明内の幾つかの権利を獲得した。

本発明は、一般に、組合せ論理ボーティング（投票）方式に関し、更に具体的には二重経路冗長性を備えた耐放射線強化論理回路に関する。

デジタル回路及びシステムにおいては、出力信号を生成するために入力信号にブール又は論理関数を実行する論理ゲートの集合は一般には組合せ論理と呼ばれる。組合せ論理の基本構築ブロックは、ＮＯＴ、ＮＯＲ、及びＮＡＮＤ論理ゲートである。更にＯＲ、ＡＮＤ、及びＸＯＲ論理ゲートなどの論理ゲートがこれらの基本構築ブロックを使用して構成することができる。

物理レベルでは、上記の論理ゲートはトランジスタを含む。相補的ペアトランジスタは、特定の論理ゲートを生成するために複数のタイプの構成で構成される。トランジスタは、これらを通って遷移するイオンに耐性のない半導体材料から作られるので、放射線事象（例えば粒子衝突）により論理ゲート内の１つ又はそれ以上のトランジスタが導通し、「オフ」から「オン」に状態が変化する可能性がある。グリッチと呼ばれる場合もある放射線事象は、２つの基本作用、すなわちシングルイベント過渡現象（ＳＥＴ）又はシングルイベントアップセット（ＳＥＵ）を生じる可能性のある論理回路で論理スイッチングを開始する可能性がある。一般にグリッチの持続時間内では、妨害されたトランジスタは、その制御電圧レベルがグリッチによって影響を受けない限りオフ状態に復帰することができる。

定義によれば第１の作用ＳＥＴは、影響を受けたノードから論理回路出力に論理的に伝播されるグリッチである。このようなグリッチがメモリ回路の状態に変化を引き起こした場合、この作用は、第２のタイプの作用、すなわちＳＥＵ又はソフトエラーになる。ＳＥＴイベントよりもＳＥＵイベントの方が、論理回路及び論理回路に依存する回路に弊害をもたらす可能性がある。メモリ回路のデータ出力での誤った出力信号は、メモリ回路に依存する回路を誤動作させ、或いは遅延させる場合がある。

論理回路への放射線の影響を低減或いは耐放射線強化する１つの方法は、多数決方式を実装することである。論理回路は、少なくとも３つの冗長回路に複製することができる。次いで、各冗長論理回路からの出力は、例えばＡＮＤタイプ論理ゲートに送られる。ＳＥＴのような放射線事象が起こった場合、ＡＮＤゲートを用いて、受け取る信号レベルの「過半数」に基づいて正確な出力を決定する。例えば、放射線事象が冗長回路の１つに起こった場合、ＡＮＤゲートが受け取る入力の１つは無効になる。しかしながら、冗長回路の他の２つの出力は正確な出力を有する必要があるので、ＡＮＤゲートはその入力の多数が正確なレベルにあることにより正確な信号を継続して出力することができる。

残念ながら、全論理回路を複製することは、特定の論理回路が使用する可能性のあるエリアの量を増大することになる。これは、幾つかの望ましくない結果をもたらす。１つの結果は、論理回路が消費する電力の量が増大することである。第２の結果は、集積回路内の他の回路のスペースがより小さくなることである。第３の結果は、集積回路のコストが増大することである。従って、放射線事象が起きた場合にＳＥＴの伝播を防止するための方法及び装置が提供される。

組合せ論理回路の耐放射線強化のための動作の方法及び装置が提供される。例示的な耐放射線強化論理回路は、オリジナルノード、複製されたノード、及び一連のスタックされた電界効果トランジスタ（ＦＥＴ）を含む。スタックされたＦＥＴは、ボウター（投票）ＦＥＴを構成するのに使用される。ボウターＦＥＴは、２つの入力信号を受け取る。１つの入力信号は、オリジナルノードから受け取られる。もう１つの入力信号は、複製されたノードから受け取られる。両方の入力信号を用いて、ボウターＦＥＴでの導電路を生成することができる。しかしながら、導電路は、第１及び第２入力信号が同じ電圧レベルにある場合にのみ生成することができる。

例示的な方法は、ボウターＦＥＴを使用して組合せ論理のセクションを耐放射線強化する段階を示している。論理の耐放射線強化セクションは、耐放射線強化ノード上で耐放射線強化信号を出力する。耐放射線強化ノードの上流側の論理セクション内のノードは、シングルイベント過渡現象（ＳＥＴ）を生成する放射線事象によって攻撃を受ける可能性がある。このＳＥＴは耐放射線強化ノードで阻止され、シングルイベントアップセット（ＳＥＵ）は起こらない。

他の実施例は、ボウターＦＥＴの種々の構成を含む。これらの構成は、耐放射線強化ＮＯＴ、ＮＯＲ、及びＮＡＮＤゲートを生成するのに使用される。耐放射線強化ゲートのいずれか１つは、論理のセクションの出力を耐放射線強化するために組合せ論理のセクションに含めることができる。

これら並びに他の態様及び利点は、必要に応じて添付図面を参照しながら以下の詳細な説明を読むことにより当業者には明らかになるであろう。更に、この要約は単に実施例に過ぎず、請求項の範囲を制限するものではない点を理解されたい。

各図において同じ参照符号が同じ要素を示す添付図面を参照しながら、幾つかの実施例を以下に説明する。

例示的な耐放射線性強化組合せ論理回路及びその動作方法が提示される。耐放射線強化論理回路は、放射線事象において、ソースからドレインへの導通を許可しないことにより出力状態の変化を阻止するボウター電界効果トランジスタ（ＦＥＴ）を含む。ボウターＦＥＴは、オリジナルＦＥＴと複製ＦＥＴとを含む。オリジナルＦＥＴのゲートは、オリジナル信号によってバイアスされる。第２ＦＥＴのゲートは、複製信号によってバイアスされる。複製信号は、複製論理回路から生成することができる。種々の論理回路及びゲートは、ボウターＦＥＴ及びその実装方法で構成することができる。

ここで図１ａ−ｃを参照すると、実施例のＮＯＴ１０、ＮＡＮＤ２０、及びＮＯＲ３０論理ゲートが示されている。各論理ゲートは、ＦＥＴの構成を含む。図１ａで、ＮＯＴゲート（否定回路）１０は、ｎ型ＦＥＴ１４のドレインに結合されたドレインを有するｐ型ＦＥＴ（ｐＦＥＴ）１２を含む。ＦＥＴ１２及び１４のゲートは、入力１６で入力を受け取るように結合される。出力１８は、ＦＥＴ１４及びＦＥＴ１２のドレインから取られる。入力１６での入力電圧信号が「高」である場合、ＦＥＴ１４は、ソースとドレイン間の導電路を生成し、出力１８で「低」レベルを有する電圧信号を生成する。或いは、入力信号が「低」である場合、ＦＥＴ１４は、閉じられ（すなわち、そのソースとドレイン間の導電路はない）、ＦＥＴ１２はそのソースとドレイン間の導電路を開くことになる。出力１８は、「高」レベルを有する電圧信号を出力することになる。ＮＯＴゲート１０の特定の入力に対する出力を示す真理値表を表１に示している。

ここで「１」は「高」電圧を示し、「０」は「低」電圧を示し、Ａは入力信号、Ｙは出力信号である。

しかしながら、シングルイベント過渡現象（ＳＥＴ）のような放射線事象が生じた場合、ＮＯＴゲート１０は、正確な出力信号を発生しない可能性がある。ＳＥＴは、上流側の論理から伝播して入力１６で受ける場合があり、或いはＮＯＴゲート１０内部で生じる可能性がある。例えば、最初にＮＯＴゲート１０が出力１８で「低」出力信号を有することができる。しかしながら、ＦＥＴ１２のゲート下のチャンネル領域における粒子衝突により、ＦＥＴ１２が偶発的に導通してしまう場合がある。これにより、ＮＯＴゲート１０は出力１８の信号を「高」に引き上げてしまうことになる。他方、出力１８が最初に「高」である場合、ＦＥＴ１４での粒子衝突により出力１８の出力信号の逆シフトが「低」になる場合がある。

粒子衝突のような放射線事象はまた、ＮＡＮＤゲート２０及びＮＯＲゲート３０の出力でエラーを引き起こす可能性がある。ＦＥＴ２１−２４を含むＮＡＮＤゲート２０は、放射線事象によりＦＥＴ２１−２４のいずれか１つが偶発的に導通する場合に誤った出力を生じる可能性がある。同様に、ＦＥＴ３１−３４を含むＮＯＲゲート３０はまた、ＦＥＴ３１−３４の放射線誘導の導通に対して脆弱である。ＮＡＮＤゲート２０及びＮＯＲゲート３０の所与の入力に対する出力を示す真理値表が、それぞれ表２及び表３に示されている。

ここで「１」は「高」電圧を示し、「０」は「低」電圧を示し、Ａ及びＢは入力信号、Ｙは出力信号である。

耐放射線強化事象がアップセットを引き起こさないようにするために、組合せ論理のセクションを耐放射線強化するための方法５０が図２ａのブロック図に示されている。ブロック５２で示されるように第１ステップは、耐放射線強化される組合せ論理のセクションを決定することである。これは、論理回路内でノードを選択する段階を含み、ここでは、選択されたノードを含む、該選択されたノードの上流側のノードが耐放射線強化されることになる。例えば、図２ｂは、上流側組合せ論理６０及びＮＯＴゲート６４を含む組合せ論理のセクションを示す。出力又は選択されたノード６６は耐放射線強化されることになる。

ブロック５４で示されるように次のステップは、オリジナルＦＥＴを複製ＦＥＴに結合することである。図２ｃに示されるようなＮＯＴゲート６４は、２つのＦＥＴ、すなわちオリジナルｎＦＥＴ７０に結合されたオリジナルｐＦＥＴ６８を含む。ブロック５４でステップを実施することによって、複製ｐＦＥＴ７２はｐＦＥＴ６８に（ソースドレイン結合を介して）結合される。更に、複製ｎＦＥＴ７４は、ｎＦＥＴ７０に（ソースドレイン結合を介して）結合される。ｐＦＥＴ６８及び７２並びにｎＦＥＴ７０及び７４の両方は、二重入力ボウターＦＥＴ７６及び７８を形成する。各ボウターＦＥＴ７６、７８は、ソース及びドレインを有する。ボウターＦＥＴ７６は、ソースとしてｐＦＥＴ６８のソースを有し、ドレインとしてＦＥＴ７２のドレインを有する。ボウターＦＥＴ７８は、ドレインとしてｎＦＥＴ７０のドレインを有し、ソースとしてｎＦＥＴ７４のソースを有する。

動作中、ボウターＦＥＴ７６及び７８は、その入力の両方が同しい場合にソースからドレインへの導電路だけを許容する。例えば、ボウターＦＥＴ７６は、ｐＦＥＴ６８及びｐＦＥＴ７２のゲートの電圧が「低」である場合、そのソースからドレインへの導電路だけを許容する。他方、ボウター７８は、ｎＦＥＴ７０及び７４のゲートの電圧が「高」である場合に、そのソースからドレインへの導電路だけを許容する。

ブロック５４で示すステップの終了後、耐放射線強化ＮＯＴゲート８０は、ボウターＦＥＴ７６及び７８から構成される。ＮＯＴゲート６４とは対照的に、耐放射線強化ＮＯＴゲート８０は、２つの入力を有する。１つの入力は、ｐＦＥＴ６８及びｎＦＥＴ７０に供給されるオリジナルの入力である。別の入力は、ｐＦＥＴ７２及びｎＦＥＴ７４に供給される複製された入力である。

ブロック５６で示される方法５０の最後のステップで、オリジナルノードが複製される。図２ｄは、オリジナルノード６３の複製を示している。上流側論理６０は、複製上流側論理８１を生成するために複製される。上流側論理６０からの出力は、信号線（ノード）８３での複製信号である。耐放射線強化ノード８４は、方法５０の結果として出力される。

上記の実施例では、１つだけの複製又は冗長回路を用いて、耐放射線強化回路又はノードを生成することができる。従って、多数決方式（すなわち三重冗長性）とは対照的に、方法５０は、エリアが低減された耐放射線強化構成を提供する。これは、エリア最適化改善、電力消費量低減、及びコスト低減を促進する。

図２ｃに示されるような耐放射線強化ＮＯＴゲート８０は、表４に示される真理値表を有することができる。

ここで「１」は「高」電圧を示し、「０」は「低」電圧を示し、Ａはオリジナル入力信号、Ａ’は複製された入力信号、Ｙは出力信号である。信号Ａ及びＡ’に異なるレベルを持たせる放射線事象が起こる場合、出力信号Ｙはフロートになる。ノードＹでの静電容量は、出力信号Ｙが放射線事象の発生前に有していたレベルの電圧を維持することになる。複製された上流側論理セクションの１つの放射線事象によってもたらされるＳＥＴは、ボウターＦＥＴによって阻止される。

ボウターＦＥＴ自体のトランジスタの１つでの放射線事象は、信号Ｙレベルを変化させない。信号Ｙが「高」である場合、オフトランジスタ７０又は７４のいずれかに衝突した粒子は、他方のトランジスタ（７０又は７４）がオフのままであり且つ信号Ｙが「高」に留まるので、偶発的な導電路を生じることはない。信号Ｙが「低」である場合、オフトランジスタ６８及び７２は脆弱なものであるが、いずれか一方はオフに留まり、信号Ｙは「低」に留まることになる。ＳＥＴのような放射線事象は、一般に不規則である点に留意することは重要である。近接近した２つのノードに起こる放射線事象の可能性は極めて低い。しかしながら、近接近したＦＥＴは、単一の放射線事象によって影響を受ける可能性がある。それぞれのボウターＦＥＴ７６及び７８内のｐＦＥＴ６８及び７２並びにｎＦＥＴ７０及び７４のようなスタックされたＦＥＴの近接は、単一の放射線事象がアップセットを引き起こさないように考慮する必要がある。

ボウターＦＥＴを実装するＮＯＴゲート８０のような耐放射線強化論理ゲートは、放射線事象発生時にボウターＦＥＴがその導電路を閉じることにより耐放射線強化される。ボウターＦＥＴの動作を示す方法１００が図３ａに示されている。方法１００を用いて、上流側放射線事象（例えばＳＥＴ）が、下流側に伝搬するのを阻止することができる。ブロック１０２で示される第１のステップで、オリジナル信号は複製ノードで複製される。これは図３ｂに示される。信号線６３（オリジナルノード）上の信号は、信号線８３（複製ノード）上で複製される。ブロック１０４及び１０６で、ボウターＦＥＴの第１入力はオリジナル信号でバイアスされ、ボウターＦＥＴの第２入力は複製信号でバイアスされる。

図３ｃは、出力信号Ｙが「高」である場合の方法１００のブロック１０４及び１０６のステップを示している。ボウターＦＥＴ７６及び７８の第１入力は、「低」電圧でバイアスされる。ボウターＦＥＴ７６及び７８の第２入力もまた「低」電圧でバイアスされる。方法１００のブロック１０８で、ボウターＦＥＴ７６において導電路１１２が開かれる。耐放射線強化ＮＯＴゲート８０の出力は、「高」に引き上げられる。導電路１１４は、「低」ゲート電圧で導通しないｎＦＥＴ７０及び７４から構成されるので、ボウターＦＥＴ７８では開かれない点に留意されたい。方法１００はまた、「低」の場合での信号Ｙに対して「高」電圧で第１及び第２入力をバイアスすることによって、ボウターＦＥＴ７８を通る導電路１１４を生成するように適用することができる。ボウターＦＥＴ７６及び７８のそれぞれの印加電圧は、ｐＦＥＴ６８及び７２又はｎＦＥＴ７０及び７４を「オン」にする程十分大きな振幅でなければならない。すなわち、各ＦＥＴのゲート−ソースバイアスは、導電路を有するＦＥＴのターンオン電圧以上の振幅を有する必要がある。

ブロック１１０で示される方法１００の次のステップは、放射線事象が起こった場合に導電路を閉じることである。例えば、図３ｄでは粒子衝突により信号線６３の「低」電圧が「高」電圧にグリッチされる。これが起こると、ボウターＦＥＴ７６は、信号線（ノード）６３及び８３が一致しないので、その導電路を閉じる。ボウターＦＥＴ７６の内部では、ｐＦＥＴ６８が「高」ゲート電圧を受け取りターンオフされる。これによりｎＦＥＴ７０もターンオンするが、ｎＦＥＴ７４はＦＥＴ７８導電路を閉じたまま保持する。出力への利用可能な導電路が存在しない場合、耐放射線強化ＮＯＴゲート８０は、信号線６３の信号が正常状態に戻るまでフロートすることになる。信号線６３の信号が戻ると、導電路は、ボウターＦＥＴ７６において再度開くことができる。

二重入力ボウターＦＥＴを実装することにより、種々の耐放射線強化ノード及び論理ゲートを生成することができる。図４ａは、ＮＡＮＤゲート２０（図１ｂに示される）から生成された耐放射線強化ＮＡＮＤゲート１２０の回路図である。方法５０は、複製ＦＥＴ１２１−１２４を構成するために適用される。オリジナルＦＥＴ２１−２４及び複製ＦＥＴ１２１−１２４は、図４ｂに示されるようにボウターＦＥＴ１２５−１２８が含むスタックトランジスタを形成する。

図５ａは、ＮＡＮＤゲート３０から生成される耐放射線強化ＮＯＲゲート１３０の回路図である。方法５０はまた、ＮＯＲゲート３０（図１ｃに示される）から耐放射線強化ＮＯＲゲート１３０を生成するために適用することができる。図５ｂに示されるボウターＦＥＴ１３５−１３６は、スタックＦＥＴ３１−３４及び１３１−１３４を含む。

表５及び６は、耐放射線強化ＮＡＮＤゲート１２０及びＮＯＲゲート１３０のそれぞれの真理値表を示す。

ここで「１」は「高」電圧を示し、「０」は「低」電圧を示し、Ａ及びＢはオリジナル入力信号であり、Ａ’及びＢ’は複製入力信号であり、Ｙは出力信号である。放射線事象がＮＡＮＤゲートに生じると、信号Ａ、Ａ’、Ｂ、又はＢ’の１つだけを「高」のままし、出力信号Ｙはフロートする。静電容量は、出力信号Ｙが放射線事象発生前に有していたレベルを維持することになる。ＮＯＲゲートの場合、フロート条件は、放射線事象後に「低」である信号Ａ、Ａ’、Ｂ、又はＢ’の１つだけによって引き起こされる。ＮＡＮＤゲート又はＮＯＲゲートのいずれかでは、正確な出力信号Ｙは、正確な導電路が放射線事象後に開いたままである場合に維持されることになる。例えば図４ｂで、全ての４つの入力信号（すなわち、Ａ、Ａ’、Ｂ、Ｂ’）は「低」とすることができる。放射線事象が信号Ａでグリッチを生じさせ、信号Ａを「高」にする場合、ボウターＦＥＴ１２６は、その導電路を閉じることになる。しかしながら、ボウターＦＥＴ１２５は、出力信号Ｙが「高」のままであるように、開いた導電路を維持することになる。

上述の方法及び装置は、例えばディスク、ＣＤ−ＲＯＭ又はＤＶＤ−ＲＯＭなどのキャリア媒体、読出し専用メモリ（ファームウェア）などのプログラムメモリ、或いは光又は電気信号キャリアなどのデータキャリア上でソフトウェアコードとして具現化することができる点に留意されたい。従って、コードは、従来のプログラムコード又はマイクロコード、或いは例えばＡＳＩＣ又はＦＰＧＡをセットアップ又は制御するためのコードを含むことができる。コードはまた、再プログラム可能論理ゲートアレイなどの再構成可能装置を動的に構成するためのコードを含むことができる。同様に、コードは、Ｖｅｒｉｌｏｇ又はＶＨＤＬ（超高速集積回路ハードウェア記述言語）などのハードウェア記述言語用のコードを含むことができる。当業者には理解されるように、コードは、互いに通信する複数の結合された構成要素間に分散することができる。必要な場合、上記の実施例はまた、アナログハードウェアを構成するためにフィールド（再）プログラム可能アナログアレイ又は類似のデバイス上で実行されるコードを使用して実装することができる。

上記の実施例は、ボウターＦＥＴを実装することによって組合せ論理のセクションを耐放射線強化することを説明している。ボウターＦＥＴは、放射線事象中の偶発的な導通を防止する。ボウターＦＥＴ及びその実装方法を用いて、複数の耐放射線強化論理回路及びゲートを構成することができる。説明された実施例は例証に過ぎず、本発明の範囲を制限するものと捉えるべきではない点を理解されたい。請求項は、その作用に特に明記されていない限り、説明された順序又は要素に限定されるものと解釈すべきではない。従って、添付の請求項の範囲及び精神並びに同等物に含まれる全ての実施例は、本発明として請求される。

ＮＯＴゲートの回路図である。 ＮＡＮＤゲートの回路図である。 ＮＯＲゲートの回路図である。 組合せ論理回路のセクションを耐放射線強化する方法のブロック図である。 耐放射線強化される論理回路の論理図である。 非放射線及び耐放射線強化ＮＯＴゲートの回路図である。 耐放射線強化論理回路の論理図である。 ボウター電界効果トランジスタ（ＦＥＴ）を動作する方法のブロック図である。 耐放射線強化論理回路の別の論理図である。 導電路を可能にするボウターＦＥＴの回路図である。 導電路を禁止するボウターＦＥＴの回路図である。 耐放射線強化ＮＡＮＤゲートの回路図である。 別の耐放射線強化ＮＡＮＤゲートの回路図である。 耐放射線強化ＮＯＲゲートの回路図である。 別の耐放射線強化ＮＯＲゲートの回路図である。

符号の説明

６４ ＮＯＴゲート
６８ オリジナルｐＦＥＴ
７０ オリジナルｎＦＥＴ
７２ 複製ｐＦＥＴ
７４ 複製ｎＦＥＴ
７６、７８ 二重入力ボウターＦＥＴ
８０ 耐放射線強化ＮＯＴゲート

Claims (9)

1. 耐放射線強化論理ゲートにおいて、
   各々がゲート、ソース、及びドレインを有する第１及び第２ｐ型電界効果トランジスタ（ｐＦＥＴ）であって、前記第１ｐＦＥＴのドレインが前記第２ｐＦＥＴのソースに結合されて第１ボウターｐＦＥＴを生成するようにし、前記第１ｐＦＥＴのソースが前記第１ボウターｐＦＥＴのソースであり、前記第２ｐＦＥＴのドレインが前記第１ボウターｐＦＥＴのドレインであり、前記第１及び第２ｐＦＥＴのゲートがそれぞれ前記第１ボウターｐＦＥＴの第１及び第２入力である第１及び第２ｐ型電界効果トランジスタ（ｐＦＥＴ）と、
   各々がゲート、ソース、及びドレインを有する第１及び第２ｎ型電界効果トランジスタ（ｎＦＥＴ）であって、前記第１ｎＦＥＴのドレインが前記第２ｎＦＥＴのソースに結合されて第１ボウターｎＦＥＴを生成するようにし、前記第１ｎＦＥＴのソースが前記第１ボウターｎＦＥＴのソースであり、前記第２ｎＦＥＴのドレインが前記第１ボウターｎＦＥＴのドレインであり、前記第１及び第２ｎＦＥＴのゲートがそれぞれ前記第１ボウターｎＦＥＴの第１及び第２入力であり、前記第１ボウターｎＦＥＴのドレインが前記第２ボウターｐＦＥＴのドレインに結合される第１及び第２ｎ型電界効果トランジスタ（ｎＦＥＴ）と、
   を備える耐放射線強化論理ゲート。
2. 前記第１ボウターｎＦＥＴ及びｐＦＥＴの第１入力が、第１入力信号を受け取るために結合され、前記第１ボウターｎＦＥＴ及びｐＦＥＴの第２入力が、第２入力信号を受け取るために結合され、前記第１ボウターｎＦＥＴのドレインが、前記論理ゲートの出力であり、これにより動作中に前記論理ゲートが論理ＮＯＴ演算を実行することが可能となることを特徴とする請求項１に記載の論理ゲート。
3. 前記第１及び第２入力信号は複製信号であり、前記論理ゲートが、前記第１及び第２入力信号が等しい場合に前記論理ＮＯＴ演算を実行することを特徴とする請求項２に記載の論理ゲート。
4. 各々がゲート、ソース、及びドレインを有する第３及び第４ｐＦＥＴであって、前記第３ｐＦＥＴのドレインが前記第４ｐＦＥＴのソースに結合されて第２ボウターｐＦＥＴを生成するようにし、前記第３ｐＦＥＴのソースが前記第２ボウターｐＦＥＴのソースであり、前記第４ｐＦＥＴのドレインが前記第２ボウターｐＦＥＴのドレインであり、前記第３及び第４ｐＦＥＴのゲートがそれぞれ前記第２ボウターｐＦＥＴの第１及び第２入力であり、前記第２ボウターｐＦＥＴのドレインが前記第１ボウターｐＦＥＴのソースに結合される第３及び第４ｐＦＥＴと、
   各々がゲート、ソース、及びドレインを有する第３及び第４ｎＦＥＴであって、前記第３ｎＦＥＴのドレインが前記第４ｎＦＥＴのソースに結合されて第２ボウターｎＦＥＴを生成するようにし、前記第３ｎＦＥＴのソースが前記第２ボウターｎＦＥＴのソースであり、前記第４ｎＦＥＴのドレインが前記第２ボウターｎＦＥＴのドレインであり、前記第３及び第４ｎＦＥＴのゲートがそれぞれ前記第２ボウターｎＦＥＴの第１及び第２入力であり、前記第２ボウターｎＦＥＴのドレインが前記第１ボウターｎＦＥＴのドレインに結合される第３及び第４ｎＦＥＴと、
   を更に備えることを特徴とする請求項１に記載の論理ゲート。
5. 前記第１ボウターｎＦＥＴ及びｐＦＥＴの第１入力が、第１入力信号を受け取るために結合され、前記第１ボウターｎＦＥＴ及びｐＦＥＴの第２入力は、第２入力信号を受け取るために結合され、前記第２ボウターｎＦＥＴ及びｐＦＥＴの第１入力は、第３入力信号を受け取るために結合され、前記第２ボウターｎＦＥＴ及びｐＦＥＴの第２入力は、第４入力信号を受け取るために結合され、前記第１ボウターｎＦＥＴのドレインは、前記論理ゲートの出力であり、これによって動作中に前記論理ゲートが論理ＮＯＲ演算を実行することが可能となることを特徴とする請求項４に記載の論理ゲート。
6. 第１及び第２入力信号は第１複製信号であり、前記第３及び第４入力信号は第２複製信号であり、前記論理ゲートは、前記第１及び第２入力信号が同等であり且つ前記第３及び第４入力信号が同等である場合に前記論理ＮＯＲ演算を実行することを特徴とする請求項５に記載の論理ゲート。
7. 各々がゲート、ソース、及びドレインを有する第３及び第４ｐＦＥＴであって、前記第３ｐＦＥＴのドレインが前記第４ｐＦＥＴのソースに結合されて第２ボウターｐＦＥＴを生成するようにし、前記第３ｐＦＥＴのソースが前記第２ボウターｐＦＥＴのソースであり、前記第４ｐＦＥＴのドレインが前記第２ボウターｐＦＥＴのドレインであり、前記第３及び第４ｐＦＥＴのゲートがそれぞれ前記第２ボウターｐＦＥＴの第１及び第２入力であり、前記第２ボウターｐＦＥＴのドレインが前記第１ボウターｐＦＥＴのドレインに結合されている第３及び第４ｐＦＥＴと、
   各々がゲート、ソース、及びドレインを有する第３及び第４ｎＦＥＴであって、前記第３ｎＦＥＴのドレインが前記第４ｎＦＥＴのソースに結合されて第２ボウターｎＦＥＴを生成するようにし、前記第３ｎＦＥＴのソースが前記第２ボウターｎＦＥＴのソースであり、前記第４ｎＦＥＴのドレインが前記第２ボウターｎＦＥＴのドレインであり、前記第３及び第４ｎＦＥＴのゲートがそれぞれ前記第２ボウターｎＦＥＴの第１及び第２入力であり、前記第２ボウターｎＦＥＴのソースが前記第１ボウターｎＦＥＴのドレインに結合される第３及び第４ｎＦＥＴと、
   を更に備えることを特徴とする請求項１に記載の論理ゲート。
8. 前記第１ボウターｎＦＥＴ及びｐＦＥＴの第１入力が第１入力信号を受け取るために結合され、前記第１ボウターｎＦＥＴ及びｐＦＥＴの第２入力が第２入力信号を受け取るために結合され、前記第２ボウターｎＦＥＴ及びｐＦＥＴの第１入力が第３入力信号を受け取るために結合され、前記第２ボウターｎＦＥＴ及びｐＦＥＴの第２入力が第４入力信号を受け取るために結合され、前記第１ボウターｎＦＥＴのドレインが前記論理ゲートの出力であり、これによって動作中に前記論理ゲートが論理ＮＡＮＤ演算を実行することが可能となることを特徴とする請求項７に記載の論理ゲート。
9. 第１及び第２入力信号並びに前記第３及び第４入力信号が複製信号であり、前記論理ゲートは、前記第１及び第２入力信号が同等であり且つ前記第３及び第４入力信号が同等である場合に前記論理ＮＡＮＤ演算を実行することを特徴とする請求項８に記載の論理ゲート。

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