JPH118546A

JPH118546A - Ｃｍｏｓ回路

Info

Publication number: JPH118546A
Application number: JP10114600A
Authority: JP
Inventors: Koichi Tomobe; 弘一友部; Masaru Sugai; 賢菅井; Hiroyuki Kida; 博之木田; Masahiro Tsuchiya; 昌宏土屋; Yuji Matsushita; 裕二松下; Hideto Suzuki; 英人鈴木
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd; Hitachi Haramachi Electronics Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd; Hitachi Power Semiconductor Device Ltd
Priority date: 1997-04-24
Filing date: 1998-04-24
Publication date: 1999-01-12

Abstract

(57)【要約】（修正有）【課題】比較的大きなノイズが入力されてもノイズを除
去でき、ノイズに強い信頼性の高い半導体集積回路を提
供する。【解決手段】ＣＭＯＳノイズ除去回路において、ＰＭＯ
ＳトランジスタＰ１，Ｐ２またはＮＭＯＳトランジスタ
Ｎ１，Ｎ２を複数個直列接続して、直列接続されたＰＭ
ＯＳトランジスタＰ１，Ｐ２またはＮＭＯＳトランジス
タＮ１，Ｎ２のスイッチング速度又はスイッチング時期
を互いに異ならせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に用
いられるＣＭＯＳ回路に関する。

【０００２】

【従来の技術】図１０は、従来、半導体集積回路に用い
られていたＣＭＯＳで構成される回路（インバータ）で
ある。図１０に示すように、ソースを電源電圧Ｖccに接
続したＰＭＯＳトランジスタＰ１と、ソースを接地した
ＮＭＯＳトランジスタＮ１の各々のゲートが共通の入力
端子に接続され、ＰＭＯＳトランジスタＰ１と、NMOSト
ランジスタＮ１の各々のドレインが共通の出力端子に接
続されて、インバータ回路が構成されている。入力端子
に入力される入力信号の電圧に応じて“High”レベルま
たは“Low ”レベルの出力信号を出力端子から出力す
る。即ち、入力信号が論理しきい値電圧ＶＬＴよりも高
い場合には、ＰＭＯＳトランジスタＰ１はオフ状態、Ｎ
ＭＯＳトランジスタＮ１はオン状態となり、出力端子か
ら“Low ”レベルの出力信号を出力する。また、入力信
号が論理しきい値電圧ＶＬＴよりも低い場合には、ＰＭ
ＯＳトランジスタＰ１はオン状態、ＮＭＯＳトランジス
タＮ１はオフ状態となり、出力端子から“High”レベル
の出力信号を出力する。

【０００３】入力信号にノイズが入力された場合、その
ノイズが図１１のノイズ１またはノイズ３の様にノイズ
のピーク電圧が論理しきい値電圧ＶＬＴに達しない場
合、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジス
タＮ１はスイッチング動作を行わないため、出力信号に
ノイズが伝達することはない。しかし、ノイズ２または
ノイズ４の様にノイズのピーク電圧が論理しきい値電圧
ＶＬＴに達する場合、ＰＭＯＳトランジスタＰ１及びＮ
ＭＯＳトランジスタＮ１はスイッチング動作を行い、ノ
イズ５またはノイズ６の様に、ノイズは出力信号に伝達
される。このインバータの構成は「日立ＬＣＤコントロ
ーラ／ドライバＬＳＩデータブック第８版」に記載さ
れている。

【０００４】また、図１２も従来、半導体集積回路に用
いられていたノイズ除去を目的とした回路の１つで、シ
ュミットトリガ回路である。図１２の回路は、入力電圧
にヒステリシス特性、すなわち２つの論理しきい値電圧
を有し、入力信号が第１の論理しきい値電圧ＶＩＨより
も高い場合には、出力端子から“Low ”レベルの出力信
号を出力する。また、入力信号が第２の論理しきい値電
圧ＶＩＬよりも低い場合には、出力端子から“High”レ
ベルの出力信号を出力する。この時、「第２の論理しき
い値電圧ＶＩＬ」＜「第１の論理しきい値電圧ＶＩＨ」
の関係がある。入力信号にノイズが入力された場合、そ
のノイズが図１３のノイズ１またはノイズ３の様にノイ
ズのピーク電圧が第１の論理しきい値電圧ＶＩＨまたは
第２の論理しきい値電圧ＶＩＬに達しない場合、出力信
号にノイズが伝達することはない。しかし、ノイズ２ま
たはノイズ４の様にノイズのピーク電圧が第１の論理し
きい値電圧ＶＩＨまたは第２の論理しきい値電圧ＶＩＬ
に達する場合、ノイズ５またはノイズ６の様に、ノイズ
は出力信号に伝達される。図１０に示した従来回路にく
らべ、第１の論理しきい値電圧ＶＩＨが論理しきい値電
圧ＶＬＴよりＶccに近い、また第２の論理しきい値電圧
ＶＩＬが論理しきい値電圧ＶＬＴよりＧＮＤに近いた
め、ノイズの除去の能力が高い、シュミットトリガ回路
の特性の詳細は例えば「日立ＴＴＬデータブックＨＤ７
４／７４Ｓ／７４ＬＳ／７４ＡＳ／７５／２６／２９シ
リーズ第４版」の「ＨＤ７４ＬＳ１４」、また「日立
高速ＣＭＯＳロジックデータブックＨＤ７４ＨＣシリ
ーズ」の「ＨＤ７４ＨＣ１４」に記載されている。

【０００５】

【発明が解決しようとする課題】前記従来のインバータ
において、ノイズのピーク電圧が論理しきい値電圧ＶＬ
Ｔを超えない場合には、出力信号にノイズが伝達されな
いが、ノイズのピーク電圧が論理しきい値電圧ＶＬＴを
超える場合は、出力信号にノイズが伝達されてしまう。

【０００６】また、前記従来のシュミットトリガ回路に
おいて、ノイズのピーク電圧が第１の論理しきい値電圧
ＶＩＨもしくは、第２の論理しきい値電圧ＶＩＬを超え
ない場合には、出力信号にノイズが伝達されないが、ノ
イズのピーク電圧が第１の論理しきい値電圧ＶＩＨもし
くは、第２の論理しきい値電圧ＶＩＬを超える場合に
は、出力信号にノイズが伝達されてしまい、半導体集積
回路が誤動作するおそれがある。

【０００７】従来技術において、前記シュミットトリガ
回路の第１の論理しきい値電圧VIHをＶcc電位に近づ
け、更に第２の論理しきい値電圧ＶＩＬをＧＮＤ電位に
近づける様にすれば、ノイズに対する感度が下がる。し
かし、この様な入力回路を備えた半導体集積回路に対し
て、他の半導体集積回路の出力を接続した場合、Ｖcc又
はＧＮＤの電位に限りなく近い出力を発生しなければな
らなく、この様な出力特性を有する半導体集積回路は、
あまり現実的ではない。

【０００８】

【課題を解決するための手段】本発明によるＣＭＯＳ回
路においては、第１導電型の第１のＭＯＳトランジスタ
及び第２のＭＯＳトランジスタの直列回路と、この直列
回路の第２のＭＯＳトランジスタ側に接続される少なく
とも１個の第２導電型のＭＯＳトランジスタとを有し、
直列回路と第２導電型のＭＯＳトランジスタとを接続し
た回路が電源と接地の間に接続される。さらに、第１の
ＭＯＳトランジスタのスイッチング速度又はスイッチン
グ時期を第２のＭＯＳトランジスタのそれと異ならせる
ための手段を備える。ここでＭＯＳトランジスタの導電
型はＰチャネル型あるいはＮチャネル型であり、第１導
電型と第２導電型は互いに反対導電型である。

【０００９】本発明によれば、直列に接続された第１及
び第２のＭＯＳトランジスタのスイッチング速度又はス
イッチング時期が異なるので、ＣＭＯＳ回路がノイズ
に応答し難くなりノイズの除去が可能となる。

【００１０】なお、本発明によるＣＭＯＳ回路のさらに
具体的な構成は、第１のＰＭＯＳトランジスタと第２の
ＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタと
第２のＮＭＯＳトランジスタを備え、第２のＰＭＯＳト
ランジスタと第２のＮＭＯＳトランジスタの各々のドレ
インが共通の出力端子に接続され、第２のＰＭＯＳトラ
ンジスタのソースが第１のＰＭＯＳトランジスタのドレ
インに接続され、第１のＰＭＯＳトランジスタのソース
が電源電圧に接続され、第２のＮＭＯＳトランジスタの
ソースが第１のＮＭＯＳトランジスタのドレインに接続
され、第１のＮＭＯＳトランジスタのソースが接地され
る。

【００１１】すなわち、第１及び第２のＰＭＯＳトラン
ジスタの直列回路と、第１及び第２のＮＭＯＳトランジ
スタの直列回路とが、第２のＰＭＯＳトランジスタ側お
よび第２のＮＭＯＳトランジスタ側で接続される。さら
に、本ＣＭＯＳ回路は、第１のＰＭＯＳトランジスタお
よび第１のＮＭＯＳトランジスタのスイッチング速度又
はスイッチング時期を、それぞれ第２のＰＭＯＳトラン
ジスタおよび第２のＮＭＯＳトランジスタのスイッチン
グ速度又はスイッチング時期と異ならしめるための手段
を備える。

【００１２】このような具体的な構成によれば、直列接
続される第１のＰＭＯＳトランジスタおよび第２のＰＭ
ＯＳトランジスタのスイッチング速度又はスイッチング
時期が互いに異なり、かつ第１のＮＭＯＳトランジスタ
および第２のＮＭＯＳトランジスタのスイッチング速度
又はスイッチング時期が互いに異なるので、正負両極性
のノイズを除去することができる。

【００１３】

【発明の実施の形態】

（実施例１）図１は、本発明の第１の実施例の回路図で
ある。図１において、ＰＭＯＳトランジスタＰ１と、Ｎ
ＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ２
と、ＮＭＯＳトランジスタＮ２の各々のゲートが入力端
子に接続され、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳ
トランジスタＮ２の各々のドレインが出力端子に接続さ
れ、ＰＭＯＳトランジスタＰ２のソースがＰＭＯＳトラ
ンジスタＰ１のドレインに接続され、ＰＭＯＳトランジ
スタＰ１のソースが電源電圧Ｖccに接続され、ＮＭＯＳ
トランジスタＮ２のソースがＮＭＯＳトランジスタＮ１
のドレインに接続され、ＮＭＯＳトランジスタＮ１のソ
ースが接地されている。

【００１４】ＰＭＯＳトランジスタＰ１およびＰＭＯＳ
トランジスタＰ２と、ＮＭＯＳトランジスタＮ１および
ＮＭＯＳトランジスタＮ２はチャネル抵抗やゲートしき
い値電圧を調節して、各ＭＯＳトランジスタ自体のスイ
ッチング速度に差を生じさせる。

【００１５】具体的には、例えば、ＰＭＯＳトランジス
タＰ２におけるゲート長Ｌとゲート幅Ｗの比Ｌ／Ｗを、
ＰＭＯＳトランジスタＰ１のＬ／Ｗよりも大きくして、
PMOSトランジスタＰ２のチャネル抵抗をＰＭＯＳトラン
ジスタＰ１よりも大きくすることで、ＰＭＯＳトランジ
スタＰ２のスイッチング速度をＰＭＯＳトランジスタＰ
１よりも遅くすることができる。同様にして、ＮＭＯＳ
トランジスタＮ２のスイッチング速度をＮＭＯＳトラン
ジスタＮ１よりも遅くすることができる。また、ゲート
しきい値電圧を調整するために、ＭＯＳトランジスタの
チャネル部分に不純物イオンをイオン打ち込みするが、
このイオン打ち込み量を、ＰＭＯＳトランジスタＰ１よ
りもＰＭＯＳトランジスタＰ２の方を多くすると、ＰＭ
ＯＳトランジスタＰ２の方がゲートしきい値電圧が大き
くなり、ＰＭＯＳトランジスタＰ２のスイッチング速度
をＰＭＯＳトランジスタＰ１よりも遅くすることができ
る。同様にして、ＮＭＯＳトランジスタＮ２のスイッチ
ング速度をＮＭＯＳトランジスタＮ１よりも遅くするこ
とができる。なお、ＰＭＯＳトランジスタＰ２のゲート
酸化膜厚さをＰＭＯＳトランジスタＰ１のそれよりも大
きくしても、PMOSトランジスタＰ２のゲートしきい値電
圧をＰＭＯＳトランジスタＰ１よりも大きくすることが
できる。さらに、ゲート容量（Ｃ）とゲート抵抗（Ｒ）
によって決まるＣＲ時定数を、ＰＭＯＳトランジスタＰ
１よりもＰＭＯＳトランジスタＰ２の方を長くすること
によっても、ＰＭＯＳトランジスタＰ２のスイッチング
速度をＰＭＯＳトランジスタＰ１より遅くすることがで
きる。同様にして、ＮＭＯＳトランジスタＮ２のスイッ
チング速度をＮＭＯＳトランジスタＮ１よりも遅くする
ことができる。ゲート容量を変える場合は、ＰＭＯＳト
ランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲート
酸化膜をそれぞれＰＭＯＳトランジスタＰ１及びＮＭＯ
ＳトランジスタＮ１よりも薄くするか、ＰＭＯＳトラン
ジスタＰ２及びＮＭＯＳトランジスタＮ２のＭＯＳゲー
トの面積をそれぞれＰＭＯＳトランジスタＰ１及びＮＭ
ＯＳトランジスタＮ１よりも広くする。すなわち、ＰＭ
ＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２の
ゲート容量をそれぞれＰＭＯＳトランジスタＰ１及びＮ
ＭＯＳトランジスタＮ１よりも大きくする。また、ゲー
ト抵抗を変える場合は、共通ゲート配線部からＰＭＯＳ
トランジスタＰ２及びＮＭＯＳトランジスタＮ２の各セ
ルに至るまでのゲート配線の長さｌと幅ｗの比ｌ／ｗ
を、それぞれＰＭＯＳトランジスタＰ１及びＮＭＯＳト
ランジスタＮ１よりも大きくする。すなわち、ＰＭＯＳ
トランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲー
ト配線抵抗をそれぞれＰＭＯＳトランジスタＰ１及びＮ
ＭＯＳトランジスタＮ１よりも大きくする。

【００１６】また、ゲート配線のｌ／ｗは変えずに、比
抵抗を変えても良い。すなわち、ＰＭＯＳトランジスタ
Ｐ２及びＮＭＯＳトランジスタＮ２のゲート配線の比抵
抗をそれぞれＰＭＯＳトランジスタＰ１及びＮＭＯＳト
ランジスタＮ１よりも大きくする。比抵抗を変える具体
的手段としては、ゲート配線の材料を変えること、ポリ
シリコンゲート配線への不純物（例えばリン）のドーピ
ング量を変えること、比抵抗を低くしたい方のポリシリ
コンゲートの表面にメタルシリサイドを形成すること、
などがある。なお、上述したスイッチング速度を変える
ための種々の手段は、複数の手段を併用しても良い。

【００１７】ＰＭＯＳトランジスタＰ１およびＮＭＯＳ
トランジスタＮ１のスイッチング速度がＴｄだけ速い場
合を示す。ノイズのない正常に動作している場合、例え
ば入力端子に“Low ”レベルが入力され安定している場
合はＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタ
Ｐ２がオンし、ＮＭＯＳトランジスタＮ１とNMOSトラン
ジスタＮ２がオフし出力端子からは“High”レベルが出
力されている。また、入力端子に“High”レベルが入力
され安定している場合はＰＭＯＳトランジスタＰ１とＰ
ＭＯＳトランジスタＰ２がオフし、ＮＭＯＳトランジス
タＮ１とNMOSトランジスタＮ２がオンし出力端子からは
“Low ”レベルが出力されている。これはインバータ回
路の基本機能である。

【００１８】図２にノイズが入力端子に入力された場合
の入力信号と出力信号、および各ＭＯＳトランジスタの
スイッチング動作を示す。ノイズ１が入力されるとNMOS
トランジスタＮ１がまずオフし、その後Ｔｄだけ遅れて
ＮＭＯＳトランジスタＮ２がオフする。また、ＰＭＯＳ
トランジスタＰ１がまずオンし、その後Ｔｄだけ遅れて
ＰＭＯＳトランジスタＰ２がオンする。この時ＰＭＯＳ
トランジスタＰ１とＰＭＯＳトランジスタＰ２が同時に
オンすることはない、このため、出力端子が電源電圧Ｖ
ccに接続されないので出力端子は電源電圧Ｖccにならな
い。すなわち、「ＰＭＯＳトランジスタＰ１がオンし、
ＮＭＯＳトランジスタＮ１がオフする」状態と「ＰＭＯ
ＳトランジスタＰ２がオンし、ＮＭＯＳトランジスタＮ
２がオフする」状態は同時に起こらないため、出力端子
が電源電圧Ｖccに接続されず、ノイズ１は出力端子へ伝
達されない。

【００１９】一方、ノイズ２が入力されるとＮＭＯＳト
ランジスタＮ１がまずオンし、その後Ｔｄだけ遅れてＮ
ＭＯＳトランジスタＮ２がオンする。また、ＰＭＯＳト
ランジスタＰ１がまずオフし、その後Ｔｄだけ遅れてＰ
ＭＯＳトランジスタＰ２がオフする。この時ＮＭＯＳト
ランジスタＮ１とＮＭＯＳトランジスタＮ２が同時にオ
ンすることはない、このため、出力端子が接地電位ＧＮ
Ｄに接続されないので出力端子は接地電位ＧＮＤになら
ない。すなわち、「ＰＭＯＳトランジスタＰ１がオフ
し、ＮＭＯＳトランジスタＮ１がオンする」状態と「Ｐ
ＭＯＳトランジスタＰ２がオフし、ＮＭＯＳトランジス
タＮ２がオンする」状態は同時に起こらないため、出力
端子が接地電位ＧＮＤに接続されず、ノイズ２は出力端
子へ伝達されない。この様に各ＭＯＳトランジスタのス
イッチング速度に差を持たせることにより、論理しきい
値電圧を超えるノイズが入力されても本実施例の回路
は、ノイズを除去することができる。

【００２０】さらに、本実施例によれば、フィルタ回路
などの外部ノイズ除去回路を、半導体集積回路の入力部
に外付けする必要がないので、応用装置のサイズを大き
くせずに、応用装置の耐ノイズ性能を向上できる。ま
た、本実施例の手段は、ＭＯＳトランジスタ自体が備え
るものであり、後述する信号遅延回路に比べ、スイッチ
ング素子などの回路要素の増加を伴わない。従って、本
実施例を半導体集積回路装置に適用すれば、半導体チッ
プサイズを大きくすることなく、ノイズに強い半導体集
積回路装置を実現できる。

【００２１】本実施例においては、内側のＰＭＯＳトラ
ンジスタＰ２およびＮＭＯＳトランジスタＮ２のスイッ
チング速度をそれぞれ外側のＰＭＯＳトランジスタＰ１
およびＮＭＯＳトランジスタＮ１よりも遅くしたが、逆
に外側のＰＭＯＳトランジスタＰ１およびＮＭＯＳトラ
ンジスタＮ１のスイッチング速度の方を遅くしても良
い。但し、図１の実施例の場合には、遅延時間の間、出
力はフローティング電位となるが、Ｐ１とＰ２の接続点
の電位はＶccとなり、Ｎ１とＮ２の接続点の電位はＧＮ
Ｄとなるので、より安定したノイズ除去が可能である。

【００２２】（実施例２）図３は、本発明の第２の実施
例の回路図である。この例では実施例１の様にＭＯＳト
ランジスタ自体にスイッチング速度に差を持たせるので
はなく、各MOSトランジスタのゲート入力信号にスイッ
チング時期の差を持たせて本発明の実現したものであ
る。図３において、ＰＭＯＳトランジスタＰ１と、ＮＭ
ＯＳトランジスタＮ１の各々のゲートと、遅延回路１の
入力が入力端子に接続され、PMOSトランジスタＰ２と、
ＮＭＯＳトランジスタＮ２と各々のゲートが遅延回路１
の出力に接続され、ＰＭＯＳトランジスタＰ２と、ＮＭ
ＯＳトランジスタＮ２の各々のドレインが出力端子に接
続され、ＰＭＯＳトランジスタＰ２のソースがPMOSトラ
ンジスタＰ１のドレインに接続され、ＰＭＯＳトランジ
スタＰ１のソースが電源電圧Ｖccに接続され、ＮＭＯＳ
トランジスタＮ２のソースがＮＭＯＳトランジスタＮ１
のドレインに接続され、ＮＭＯＳトランジスタＮ１のソ
ースが接地されている。また遅延回路１によって、ＰＭ
ＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１
よりＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジ
スタＮ２のスイッチング時期がＴｄだけ遅くなるように
構成されている。

【００２３】入力端子に入力信号が入力されると、遅延
回路１によって入力信号がＰＭＯＳトランジスタＰ１お
よびＮＭＯＳトランジスタＮ１に達する時間とＰＭＯＳ
トランジスタＰ２およびＮＭＯＳトランジスタＮ２に達
する時間に差が生じることにより、実施例１と同じ効果
を得ることができる。従って図２を用いて本実施例の動
作を説明することができる。図２の動作説明は実施例１
と同じなので割愛する。

【００２４】また、前記遅延回路は、図８で示すような
ＣＭＯＳインバータを偶数段カスケードに接続して実現
できる。あるいは、抵抗と容量を用いて遅延回路を実現
しても良い。

【００２５】なお、所望の遅れ時間Ｔｄを得るために、
本実施例のような遅延回路を用いる手段と、図１の実施
例のような素子構造自体による手段を併用しても良い。
このような併用によれば、集積回路のレイアウトや製造
プロセス上の種々の制約があっても、設定できるＴｄの
自由度を比較的大きくすることができる。

【００２６】（実施例３）図４は、本発明を２入力ＮＡ
ＮＤ論理ゲートに適用した第３の実施例の回路図であ
る。図４において、ＰＭＯＳトランジスタＰ１と、ＮＭ
ＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ２
と、ＮＭＯＳトランジスタＮ２の各々のゲートが入力端
子１に接続され、ＰＭＯＳトランジスタＰ２と、ＮＭＯ
ＳトランジスタＮ２の各々のドレインが出力端子に接続
され、ＰＭＯＳトランジスタＰ２のソースがＰＭＯＳト
ランジスタＰ１のドレインに接続され、ＰＭＯＳトラン
ジスタＰ１のソースが電源電圧Ｖccに接続され、ＮＭＯ
ＳトランジスタＮ２のソースがＮＭＯＳトランジスタＮ
１のドレインに接続され、ＮＭＯＳトランジスタＮ１の
ソースがＮＭＯＳトランジスタＮ４のドレインに接続さ
れている。一方、PMOSトランジスタＰ３と、ＮＭＯＳト
ランジスタＮ３と、ＰＭＯＳトランジスタＰ４と、ＮＭ
ＯＳトランジスタＮ４の各々のゲートが入力端子２に接
続され、ＰＭＯＳトランジスタＰ４のドレインが出力端
子に接続され、ＰＭＯＳトランジスタＰ４のソースがＰ
ＭＯＳトランジスタＰ３のドレインに接続され、ＰＭＯ
ＳトランジスタＰ３のソースが電源電圧Ｖccに接続さ
れ、ＮＭＯＳトランジスタＮ４のソースがＮＭＯＳトラ
ンジスタＮ３のドレインに接続され、ＮＭＯＳトランジ
スタＮ３のソースが接地電位ＧＮＤに接続されている。

【００２７】ＰＭＯＳトランジスタＰ１およびＰＭＯＳ
トランジスタＰ２と、ＰＭＯＳトランジスタＰ３および
ＰＭＯＳトランジスタＰ４と、ＮＭＯＳトランジスタＮ
１およびＮＭＯＳトランジスタＮ２と、ＮＭＯＳトラン
ジスタＮ３およびＮＭＯＳトランジスタＮ４はゲート幅
やゲート長、またはイオン打ち込み量を調節してスイッ
チング速度に差を生じさせている。ＰＭＯＳトランジス
タＰ１，ＰＭＯＳトランジスタＰ３，ＮＭＯＳトランジ
スタＮ１，ＮＭＯＳトランジスタＮ３のスイッチング速
度が、ＰＭＯＳトランジスタＰ２，ＰＭＯＳトランジス
タＰ４，NMOSトランジスタＮ２，ＮＭＯＳトランジスタ
Ｎ４よりもＴｄだけ速い場合とする。

【００２８】ノイズのない正常に動作している状態のと
きは、各々のＭＯＳトランジスタは図５の真理値表の備
考欄に示すような動作をし、２入力ＮＡＮＤ論理ゲート
の機能を果たしている。ここで、入力端子２には“Hig
h”レベルが入力されていて変化しないとし、入力端子
１にノイズが入った場合を例に取って考える。入力端子
２には“High”レベルが入力されているので、ＰＭＯＳ
トランジスタＰ３およびＰＭＯＳトランジスタＰ４は常
時オフしており、ＮＭＯＳトランジスタＮ３およびＮＭ
ＯＳトランジスタＮ４は常時オンしている。この時入力
端子１にノイズが入力されたときの入力信号，出力信
号、および各ＭＯＳトランジスタの動作を図６に示す。
ノイズ１が入力されるとＮＭＯＳトランジスタＮ１がま
ずオフし、その後Ｔｄだけ遅れてＮＭＯＳトランジスタ
Ｎ２がオフする。また、ＰＭＯＳトランジスタＰ１がま
ずオンし、その後Ｔｄだけ遅れてＰＭＯＳトランジスタ
Ｐ２がオンする。この時ＰＭＯＳトランジスタＰ１とＰ
ＭＯＳトランジスタＰ２が同時にオンすることはない、
このため、出力端子が電源電圧Ｖccに接続されないので
出力端子は電源電圧Ｖccにならない。すなわち、「ＰＭ
ＯＳトランジスタＰ１がオンし、ＮＭＯＳトランジスタ
Ｎ１がオフする」状態と「ＰＭＯＳトランジスタＰ２が
オンし、ＮＭＯＳトランジスタＮ２がオフする」状態は
同時に起こらないため、出力端子が電源電圧Ｖccに接続
されず、ノイズ１は出力端子へ伝達されない。

【００２９】一方、ノイズ２が入力されるとＮＭＯＳト
ランジスタＮ１がまずオンし、その後Ｔｄだけ遅れてＮ
ＭＯＳトランジスタＮ２がオンする。また、ＰＭＯＳト
ランジスタＰ１がまずオフし、その後Ｔｄだけ遅れてＰ
ＭＯＳトランジスタＰ２がオフする。この時ＮＭＯＳト
ランジスタＮ１とＮＭＯＳトランジスタＮ２が同時にオ
ンすることはない、このため、出力端子が接地電位ＧＮ
Ｄに接続されないので出力端子は接地電位ＧＮＤになら
ない。すなわち、「ＰＭＯＳトランジスタＰ１がオフ
し、ＮＭＯＳトランジスタＮ１がオンする」状態と「Ｐ
ＭＯＳトランジスタＰ２がオフし、ＮＭＯＳトランジス
タＮ２がオンする」状態は同時に起こらないため、出力
端子が接地電位ＧＮＤに接続されず、ノイズ２は出力端
子へ伝達されない。

【００３０】逆に、入力端子２には“Low ”レベルが入
力されていて変化しないとし、入力端子１にノイズが入
った場合を例に取って考える。この時、入力端子２には
“Low ”レベルが入力され、ＰＭＯＳトランジスタＰ３
およびＰＭＯＳトランジスタＰ４は常時オンしており、
ＮＭＯＳトランジスタＮ３およびＮＭＯＳトランジスタ
Ｎ４は常時オフしているので、入力端子１の入力信号の
状態にかかわらず出力端子は“High”レベルを出力す
る。更に、入力レベルを固定しておく端子とノイズの入
力される端子が逆になった場合、すなわち入力端子１に
は“High”レベルが入力されていて変化しないとし、入
力端子２にノイズが入った場合を例に取って考えても、
ＰＭＯＳトランジスタＰ３，ＮＭＯＳトランジスタＮ
３，PMOSトランジスタＰ４，ＮＭＯＳトランジスタＮ４
が各々、前述したＰＭＯＳトランジスタＰ１，ＮＭＯＳ
トランジスタＮ１，ＰＭＯＳトランジスタＰ２，ＮＭＯ
ＳトランジスタＮ２の働きと同様の動作をするので、ノ
イズを出力端子に伝達しない。この様に各ＭＯＳトラン
ジスタのスイッチング速度に差を持たせることにより、
論理しきい値電圧を超えるノイズを除去することができ
る。

【００３１】（実施例４）図７は、本発明の第４の実施
例の回路図である。この例ではＭＯＳトランジスタ自体
にスイッチング速度の差を持たせるのではなく、各ＭＯ
Ｓトランジスタのゲート入力信号にスイッチング時期の
差を持たせて２入力ＮＡＮＤ論理ゲートを実現したもの
である。図７において、ＰＭＯＳトランジスタＰ１のゲ
ートと、ＮＭＯＳトランジスタＮ１のゲートと、遅延回
路２の入力と、遅延回路４の入力が入力端子１に接続さ
れ、遅延回路４の出力とＮＭＯＳトランジスタＮ２のゲ
ート，遅延回路２の出力とＰＭＯＳトランジスタＰ２の
ゲートが接続され、PMOSトランジスタＰ２，ＰＭＯＳト
ランジスタＰ４，ＮＭＯＳトランジスタＮ２の各々のド
レインが出力端子に接続され、ＰＭＯＳトランジスタＰ
２のソースがPMOSトランジスタＰ１のドレインに接続さ
れ、ＰＭＯＳトランジスタＰ１のソースが電源電圧Ｖcc
に接続され、ＮＭＯＳトランジスタＮ２のソースがＮＭ
ＯＳトランジスタＮ１のドレインに接続され、ＮＭＯＳ
トランジスタＮ１のソースがＮＭＯＳトランジスタＮ４
のドレイに接続されている。一方、ＰＭＯＳトランジス
タＰ３のゲートと、ＮＭＯＳトランジスタＮ３のゲート
と、遅延回路３の入力と、遅延回路５の入力が入力端子
２に接続され、遅延回路５の出力とＮＭＯＳトランジス
タＮ４のゲート，遅延回路３の出力とＰＭＯＳトランジ
スタＰ４のゲートが接続され、ＰＭＯＳトランジスタＰ
４のソースがＰＭＯＳトランジスタＰ３のドレインに接
続され、ＰＭＯＳトランジスタＰ３のソースが電源電圧
Ｖccに接続され、ＮＭＯＳトランジスタＮ４のソースが
ＮＭＯＳトランジスタＮ３のドレインに接続され、ＮＭ
ＯＳトランジスタＮ３のソースが接地されている。

【００３２】遅延回路２，遅延回路３，遅延回路４，遅
延回路５は入力信号と出力信号に遅延時間Ｔｄを発生さ
せる。したがって、遅延回路２によりＰＭＯＳトランジ
スタＰ１とＰＭＯＳトランジスタＰ２，遅延回路３によ
りＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ
４，遅延回路４によりＮＭＯＳトランジスタＮ１とＮＭ
ＯＳトランジスタＮ２，遅延回路５によりＮＭＯＳトラ
ンジスタＮ３とNMOSトランジスタＮ４にスイッチング時
期の差Ｔｄを生じさせることができる。このため、実施
例３と同じ効果を得ることができ、ノイズ除去の動作は
図６で表わすことができる。図６の動作説明は実施例３
と同じなので割愛する。

【００３３】尚、本実施例においては、ＰＭＯＳトラン
ジスタＰ２のゲートに接続した遅延回路２とＮＭＯＳト
ランジスタＮ２のゲートに接続した遅延回路４を独立に
備えているが、１つであっても本発明の意図するところ
に変わりはなく、共通に構成できる。また、遅延回路３
と遅延回路５についても１つであっても良い。

【００３４】（実施例５）図１０は、本発明による第５
の実施例として、本発明を実施したＣＭＯＳ回路を用い
た半導体集積回路の１例を示す。本実施例の半導体集積
回路は、演算処理部ＣＰＵ及びＲＯＭやＲＡＭといった
メモリ部を有するマイクロコンピュータであり、その入
力ポート部に本発明によるＣＭＯＳ回路が用いられてい
る。入力ポート部の詳細は本図に示すとおりであるが、
入力端子に保護回路，出力バッファ回路及び入力バッフ
ァ回路が接続され、入力バッファ回路には論理合わせの
ためのインバータ回路が接続される。インバータ回路と
信号の処理を行う複数の論理回路との間に、本発明によ
るＣＭＯＳ回路が接続されて入力信号のノイズが除去さ
れる。本実施例においては、図示するように、図３の実
施例のような遅延回路を用いたＣＭＯＳ回路が適用され
ている。なお、他の実施例のＣＭＯＳ回路を適用しても
良い。本実施例によれば、入力信号が、複数の論理回路
に分配される前に本発明によるＣＭＯＳ回路によってノ
イズが除去されるので、比較的大きなノイズのもとでも
誤動作しにくいマイクロコンピュータを実現することが
できる。なお、本発明によるＣＭＯＳ回路は、本実施例
に限らず、他の半導体集積回路にも適用できる。

【００３５】

【発明の効果】本発明によれば、半導体集積回路に、比
較的大きなノイズが入力されてもノイズを除去でき、ノ
イズに強い信頼性の高い半導体集積回路が実現可能とな
る。

【図面の簡単な説明】

【図１】本発明のＣＭＯＳノイズ除去回路の第１の実施
例を示す回路図である。

【図２】本発明の第１および第２の実施例のＣＭＯＳノ
イズ除去回路の動作を説明するための波形図である。

【図３】本発明のＣＭＯＳノイズ除去回路の第２の実施
例を示す回路図である。

【図４】本発明のＣＭＯＳノイズ除去回路の第３の実施
例を示す回路図である。

【図５】本発明のＣＭＯＳノイズ除去回路の第３の実施
例の真理値表である。

【図６】本発明の第３および第４の実施例のＣＭＯＳノ
イズ除去回路の動作を説明するための波形図である。

【図７】本発明のＣＭＯＳノイズ除去回路の第４の実施
例を示す回路図である。

【図８】遅延回路の具体例を示す回路図である。

【図９】本発明の第５の実施例である半導体集積回路を
示す図である。

【図１０】従来のＣＭＯＳ回路の一例を示す回路図であ
る。

【図１１】図１０の従来例の動作を説明するための波形
図である。

【図１２】従来のＣＭＯＳ回路の他の例を示す回路図で
ある。

【図１３】図１２の従来例の動作を説明するための波形
図である。

【符号の説明】

１，２，３，４，５…遅延回路、Ｐ１，Ｐ２，Ｐ３，Ｐ
４…ＰＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４…
ＮＭＯＳトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者菅井賢茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内 (72)発明者木田博之茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内 (72)発明者土屋昌宏茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内 (72)発明者松下裕二茨城県日立市幸町三丁目２番１号日立エンジニアリング株式会社内 (72)発明者鈴木英人茨城県日立市弁天町三丁目10番２号日立原町電子工業株式会社内

Claims

【特許請求の範囲】

【請求項１】第１導電型の第１のＭＯＳトランジスタ及
び第２のＭＯＳトランジスタの直列回路と、前記直列回
路の前記第２のＭＯＳトランジスタ側に接続される少な
くとも１個の第２導電型のＭＯＳトランジスタとを有
し、前記直列回路と前記第２導電型のＭＯＳトランジスタと
を接続した回路が電源と接地の間に接続され、前記第１のＭＯＳトランジスタのスイッチング速度又は
スイッチング時期を前記第１のＭＯＳトランジスタのそ
れと異ならせるための手段を備えることを特徴とするＣ
ＭＯＳ回路。
【請求項２】請求項１において、前記手段を前記第１及
び第２のＭＯＳトランジスタ自体に備えることを特徴と
するＣＭＯＳ回路。
【請求項３】請求項２において、前記手段が、前記第１
のＭＯＳトランジスタのチャネル抵抗を、前記第２のＭ
ＯＳトランジスタのチャネル抵抗と異ならしめることで
あることを特徴とするＣＭＯＳ回路。
【請求項４】請求項２において、前記手段が、前記第１
のＭＯＳトランジスタのゲートしきい値電圧を、前記第
２のＭＯＳトランジスタのゲートしきい値電圧と異なら
しめることであることを特徴とするＣＭＯＳ回路。
【請求項５】請求項２において、前記手段が、前記第１
のＭＯＳトランジスタのゲート容量及びゲート抵抗から
決まる時定数を、それぞれ前記第２のＭＯＳトランジス
タの前記時定数と異ならしめることであることを特徴と
するＣＭＯＳ回路。
【請求項６】請求項１において、前記手段により、前記
第２のＭＯＳトランジスタのスイッチング速度又はスイ
ッチング時期が、前記第１のＭＯＳトランジスタおよび
前記第２のＮＭＯＳトランジスタのスイッチング速度又
はスイッチング時期よりも遅くなることを特徴とするＣ
ＭＯＳ回路。
【請求項７】請求項６において、前記手段が、前記第２
のＭＯＳトランジスタのチャネル抵抗を、前記第１のＰ
ＭＯＳトランジスタのチャネル抵抗よりも大きくするこ
とを特徴とするＣＭＯＳ回路。
【請求項８】請求項６において、前記手段が、前記第２
のＭＯＳトランジスタのゲートしきい値電圧を、前記第
１のＭＯＳトランジスタのゲートしきい値電圧よりも大
きくすることを特徴とするＣＭＯＳ回路。
【請求項９】請求項６において、前記手段が、前記第２
のＭＯＳトランジスタのゲート容量及びゲート抵抗から
決まる時定数を、前記第１のＭＯＳトランジスタの前記
時定数よりも大きくすることを特徴とするＣＭＯＳ回
路。
【請求項１０】請求項１において、前記手段が信号遅延
回路であることを特徴とするＣＭＯＳ回路。
【請求項１１】請求項１０において、第１および第２の
ＭＯＳトランジスタのゲートに入力端子を共通に接続
し、前記信号遅延回路が前記入力端子と第２のＰＭＯＳ
トランジスタのゲートとの間に接続されることを特徴と
するＣＭＯＳ回路。
【請求項１２】第１のＰＭＯＳトランジスタと第２のＰ
ＭＯＳトランジスタと第１のＮＭＯＳトランジスタと第
２のＮＭＯＳトランジスタを備え、前記第２のＰＭＯＳ
トランジスタと前記第２のＮＭＯＳトランジスタの各々
のドレインが共通の出力端子に接続され、前記第２のＰ
ＭＯＳトランジスタのソースが前記第１のＰＭＯＳトラ
ンジスタのドレインに接続され、前記第１のＰＭＯＳト
ランジスタのソースが電源電圧に接続され、前記第２の
ＮＭＯＳトランジスタのソースが前記第１のＮＭＯＳト
ランジスタのドレインに接続され、前記第１のＮＭＯＳ
トランジスタのソースが接地され、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭ
ＯＳトランジスタとのスイッチング速度又はスイッチン
グ時期を、それぞれ前記第２のＰＭＯＳトランジスタお
よび前記第２のＮＭＯＳトランジスタのスイッチング速
度又はスイッチング時期と異ならしめるための手段を備
えることを特徴とするＣＭＯＳ回路。
【請求項１３】請求項１２において、前記手段を前記各
ＭＯＳトランジスタ自体に備えることを特徴とするＣＭ
ＯＳ回路。
【請求項１４】請求項１３において、前記手段が、前記
第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳ
トランジスタのチャネル抵抗を、それぞれ前記第２のＰ
ＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジ
スタのチャネル抵抗と異ならしめることであることを特
徴とするＣＭＯＳ回路。
【請求項１５】請求項１３において、前記手段が、前記
第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳ
トランジスタのゲートしきい値電圧を、それぞれ前記第
２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳト
ランジスタのゲートしきい値電圧と異ならしめることで
あることを特徴とするＣＭＯＳ回路。
【請求項１６】請求項１３において、前記手段が、前記
第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳ
トランジスタのゲート容量及びゲート抵抗から決まる時
定数を、それぞれ前記第２のＰＭＯＳトランジスタおよ
び前記第２のＮＭＯＳトランジスタの前記時定数と異な
らしめることであることを特徴とするＣＭＯＳ回路。
【請求項１７】請求項１２において、前記手段により、
前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭ
ＯＳトランジスタとのスイッチング速度又はスイッチン
グ時期が、それぞれ前記第１のＰＭＯＳトランジスタお
よび前記第１のＮＭＯＳトランジスタのスイッチング速
度又はスイッチング時期よりも遅くなることを特徴とす
るＣＭＯＳ回路。
【請求項１８】請求項１７において、前記手段が、前記
第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳ
トランジスタとのチャネル抵抗を、それぞれ前記第１の
ＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトラン
ジスタのチャネル抵抗よりも大きくすることを特徴とす
るＣＭＯＳ回路。
【請求項１９】請求項１７において、前記手段が、前記
第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳ
トランジスタとのゲートしきい値電圧を、それぞれ前記
第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳ
トランジスタのゲートしきい値電圧よりも大きくするこ
とを特徴とするＣＭＯＳ回路。
【請求項２０】請求項１７において、前記手段が、前記
第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳ
トランジスタのゲート容量及びゲート抵抗から決まる時
定数を、それぞれ前記第２のＰＭＯＳトランジスタおよ
び前記第２のＮＭＯＳトランジスタの前記時定数よりも
大きくすることを特徴とするＣＭＯＳ回路。
【請求項２１】請求項１２において、前記手段が信号遅
延回路であることを特徴とするCMOS回路。
【請求項２２】請求項２１において、第１のＰＭＯＳト
ランジスタおよび第１のＮＭＯＳトランジスタのゲート
に入力端子を共通に接続し、前記入力端子に接続した前
記信号遅延回路を設け、前記信号遅延回路の出力を第２
のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジ
スタのゲートに接続したことを特徴とするＣＭＯＳ回
路。
【請求項２３】請求項２１において、第２のＰＭＯＳト
ランジスタおよび第２のＮＭＯＳトランジスタのゲート
に入力端子を共通に接続し、更に前記入力端子に接続し
た前記信号遅延回路を設け、前記信号遅延回路の出力を
第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトラ
ンジスタのゲートに接続したことを特徴とするＣＭＯＳ
回路。
【請求項２４】２入力以上のＣＭＯＳで構成される論理
ゲート（例えば、２ＮＡＮＤ，３NAND，２ＮＯＲ，３Ｎ
ＯＲ等）において、１入力に対して接地側にＮＭＯＳト
ランジスタを２つ直列に、電源電圧側にＰＭＯＳトラン
ジスタを２つ直列に接続し、直列に接続された各々のＮ
ＭＯＳトランジスタおよびＰＭＯＳトランジスタのスイ
ッチング速度又はスイッチング時期に差を生じさせる機
能を備え、前記スイッチング速度又はスイッチング時期
に差を生じさせる機能は、ＭＯＳトランジスタ自体に備
えるか、もしくは、遅延回路を有することにより実現し
たことを特徴とするＣＭＯＳ回路。