KR100562538B1 - 선택적으로 연결된 본체를 구비한 실리콘 산화물 절연체 반도체 - Google Patents

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Abstract

실리콘 산화물 절연체(SOI) 디바이스(A)는 실리콘 기판(12, 156, 172) 상에 SOI층(14, 154, 174)을 구비한다. 상기 SOI층(14, 154, 174)상에 본체 영역(B)이 놓여지고 상기 본체 영역(B)은 제 1 도전형을 특징으로 한다. 상기 본체 영역과 나란히 소스 및 드레인 영역(C)이 놓여지고, 상기 소스 및 드레인 영역(C)은 제 2 도전형을 특징으로 한다. 상기 SOI층(14, 154, 174) 위의 상기 본체 영역 근처에 천이 영역(D)이 배치되고, 상기 천이 영역(D)의 상기 도전형이 상기 제 1 도전형으로 형성됨으로써 상기 본체 영역(B)에서의 부동 본체 효과를 억제할 수 있고, 상기 제 2 도전형으로 형성됨으로써 상기 본체 영역을 격리시킨다. 오믹 커넥터(E)가 상기 천이 영역(D)과 접촉하고 상기 소스 및 드레인이 N-형 불순물로 도핑된 때는 드레인 전원 공급에 연결된다. 반면에, 상기 소스 및 드레인이 P-형 불순물로 도핑된 때는 상기 전원 공급이 소스 전원 공급에 연결된다. SOI 바이폴라 트랜지스터와, 핀치 저항과, 다이오드와, 모든 관련 천이 영역이 또한 개시된다.

Description

선택적으로 연결된 본체를 구비한 실리콘 산화물 절연체 반도체{SILICON OXIDE INSULATOR (SOI) SEMICONDUCTOR HAVING SELECTIVELY LINKED BODY}
본 발명은 전반적으로 반도체에 관한 것이고, 더 상세하게는 SOI-형 반도체를 다양한 구성으로 제조하는 방법과 구조에 관한 것이다.
발명의 배경
US-A-5 463 238은 기생 채널의 형성을 방지하도록 작동하는 CMOS 트랜지스터 및 그 방법을 개시함으로써, 누설 전류를 감소시키고 작동 속도를 증가시킨다. 실리콘의 상기 두께는 P-형 MOS 트랜지스터에 비하여 N-형 MOS 트랜지스터의 상기 영역에서 향상된다. 같은 방법으로, 상기 N-형 트랜지스터의 상기 소스 및 드레인 밑의 상기 영역은 상기 전기적 절연 층으로부터 소정의 거리만큼 분리된다.
IEEE 전자 디바이스 논문, 18권, 3호,1997년 3월에 "완전 벌크 CMOS 적합 레이아웃 및 과정을 구비한 본체-접촉 SOI MOSFET(Body-Contacted SOI MOSFET Structure with Full Bulk CMOS Compatible Layout and Process)"라고 제목지어진 논문을 요환 고(Yo-Hwan Koh) 등이 발표하고, 상기 논문은 부동 본체 효과를 감소시키는 SOI MOSFET를 개시한다. 상기는 상기 필드 산화물 분리 개별 트랜지스터 밑에서, 상기 개별 트랜지스터 본체와 동일한 도전형을 구비한 실리콘 필름을 제공함으로써 성취된다.
현재 다량으로 생산되는 상보형 금속 산화막 반도체(CMOS)는 "벌크(bulk)" CMOS이며, 그 이유는 상기 벌크 CMOS가 능동 또는 수동 회로 요소가 배치된 반도체 벌크 기판을 구비하고 있기 때문이다. 최근에, 실리콘 산화물 절연체(SOI) 디바이스는 벌크 CMOS 디바이스보다 전력을 덜 소모하고, 전지전원 이동 전화 및 전지전원 랩탑 컴퓨터와 같은 많은 장치에서의 중요한 장점으로 인하여 도입된다. 또한, SOI 디바이스는 벌크 CMOS 디바이스의 작동 속도보다 더 고속으로 작동한다.
SOI 디바이스는 절연 재료의 박층(상기 소위 매립 산화층, 또는 SOI)을 특징으로 하고, 상기 절연 재료의 박층은 상기 디바이스의 벌크 기판과 상기 회로 요소간에 삽입되어 있다. 전형적으로, 상기 SOI와 상기 벌크 기판 사이에는 다른 재료층이 놓여질 수 없다. 본 명세서에서는, 상기 회로 요소는 능동 트랜지스터나 수동 구성요소, 예를 들면 저항과 같은 회로 구성요소를 확립한다.
SOI 디바이스에서, 상기 SOI상의 상기 회로 요소는 전계 산화물 영역과 단결정 반도체층 영역에 의해 확립되고, 상기 영역은 N-형 또는 P-형 도전성 불순물로 적절하게 도핑된 것이다. 예를 들면, N 채널 트랜지스터에 있어서, 상기 절연 실리콘층은 P-형 불순물을 구비한 본체 영역을 포함하고, 상기 본체 영역은 소스 영역과 드레인 영역 사이에 놓여지고, 상기 영역에 각각 N-형 불순물이 도핑되고, 상기 불순물은 예를 들면, N 채널 금속 산화막 실리콘 전계 효과 트랜지스터나 횡방향 NPN 바이폴라 트랜지스터를 형성한다.
SOI 디바이스의 하나의 단점은 본체 영역의 상기 전압이 변화되거나 "부동하는" 경향이 있다는 것이다. 기술 논문의 VLSI 기술 요지에 관한 1996년의 심포지움에서 "연결 본체 디바이스 구조에 의한 SOI 부동-본체 효과의 억제(Suppression of the SOI Floating-body Effects by Linked-body Device Structure)"에 관한 첸(Chen) 등에 의해 알려진 바와 같이, 부동 본체 SOI 디바이스의 결과는 출력 전류 킹크(kink)와, 변칙적인 서브스레숄드(subthreshold) 전류와, 과도전류 오버슈트와, 조기의 디바이스 고장을 포함한다.
첸 등은 상기 부동 본체 효과를 실리콘 층의 부분을 불완전하게 산화시킴으로써 억제하는 것을 제안하고, 상기 실리콘 층의 부분 위에 전계 산화가 이루어짐으로써 전계 효과 트랜지스터(FET) 본체가 상기 비산화 실리콘층을 통하여 서로 연결되도록 하며, 상기 비산화 실리콘층은 상기 전계 산화물 밑에 있는 것이다. 그러나, 첸 등은 상기 부동 본체 억제 방법을 다양한 구성 요소의 구성으로 구현하는 방법을 제시하지는 않았고, 첸 등은 현존하는 벌크 CMOS 제조 방법을 사용하여 쉽게 실행될 수 있는 기술을 사용하여 상기 부동 본체 억제 방법을 구현하는 방법도 제시하고 있지 않다. 상기에서 알 수 있듯이, 회로 제작자가 현존하는 벌크 CMOS 제조 방법을 사용하여 다양한 SOI 구성 요소를 구현하고, 반도체 제조 장치와 설비의 재구성없이 SOI 디바이스의 사용을 증진시킬 수 있도록 하는 것이 중요하다.
또한, 첸 등은 동적 임계 금속 산화막 실리콘(dynamic threshold metal oxide silicon:DTMOS) 디바이스와 같은 소정의 전위 SOI 회로 구성 배치에서는, 상기 동적 임계 금속 산화막 실리콘은 낮은 전압에서도 작동하며, 상기 부동 본체 효과가 유지되는 것이 바람직할 수 있다는 사실을 간과하였다. 사실은, 소정의 회로 요소 어셈블리에서 소정의 SOI 구성 요소는 부동 본체 특성을 보이고, 상기 어셈블리에서의 다른 SOI 구성 요소의 상기 부동 본체 경향은 억제된다.
따라서, 본 발명의 목적은 SOI 디바이스에서 부동 본체 효과를 최소화하는 방법을 제공하는 것이다. 또 다른 본 발명의 목적은 부동 본체 효과가 상기 디바이스의 소정 영역에서 그리고 다른 영역에서는 제외되어 선택적으로 최소화될 수 있는 SOI 디바이스를 제공하는 것이다. 또 다른 본 발명의 목적은 부동 본체 효과가 제조 방법을 사용하여 최소화될 수 있는 다양한 SOI 디바이스를 제공하는 것이다. 또한 다른 본 발명의 목적은 제조하기 쉽고 경제적인 SOI 디바이스를 제공하는 것이다.
[발명의 간단한 설명]
반도체 디바이스는 최소한 제 1 실리콘 산화물 절연체(SOI) 트랜지스터와 제 2 SOI 트랜지스터를 구비하고, 상기 제 1 SOI 트랜지스터는 반도체 본체 영역을 구비한다. 반도체 천이 영역은 상기 제 1 및 제 2 SOI 트랜지스터 사이에 배치된다. 상기 천이 영역은 제 1 도전형을 구비하고 전원 공급 전압원과 연결된다. 본 발명에 따라서, 상기 제 1 도전형과 상기 전압원이 선택되어 상기 제 1 SOI 트랜지스터를 상기 제 2 트랜지스터로부터 절연시킴으로써 상기 제 1 SOI 트랜지스터의 상기 본체 영역이 부동 효과를 보이게 하거나, 상기 본체 영역을 연결시킴으로써 상기 본체 영역이 부동 효과를 보이지 않도록 한다.
바람직한 실시예에서, 오믹 커넥터(ohmic connector)는 상기 천이 영역과 상기 전압원을 연결시킨다. 상기 천이 영역은 비교적 고도핑된 영역과 비교적 저도핑된 영역을 구비하고, 상기 오믹 커넥터는 상기 비교적 고도핑된 영역과 접촉한다. 본 발명에 따라, 상기 제 1 트랜지스터는 소스 영역 및 드레인 영역을 구비하고, 상기 영역은 제 1 도전형을 구비하고, 상기 천이 영역은 상기 제 1 SOI 트랜지스터를 상기 제 2 SOI 트랜지스터로부터 격리시킨다. 상기 실시예에서, 상기 제 1 SOI 트랜지스터의 상기 본체는 부동 효과를 보여준다. 반대로, 상기 제 1 트랜지스터가 상기 제 1 도전형과 반대되는 제 2 도전형을 구비한 소스 영역 및 드레인 영역을 구비할 때는, 상기 천이 영역은 상기 제1 SOI 트랜지스터의 상기 본체 영역을 상기 전압원과 연결시킴으로써 상기 제 1 SOI 트랜지스터의 상기 본체가 부동 효과를 실질적으로 보이지 못한다. 상기 소스 및 드레인 영역에 N-형 불순물이 도핑된 때, 상기 전압원은 천이 트랜지스터 드레인 전압원인 것이 바람직하고, 상기 소스 및 드레인 영역에 P-형 불순물이 도핑된 때는 상기 전압원은 트랜지스터 소스 전압원인 것이 바람직하다. 또는 상기 전원 공급 전압원이 가변 전압을 출력하여 바이어스 금속 산화 실리콘(MOS) 디바이스를 확립할 수 있다.
그리고, 상기 제 1 SOI 트랜지스터는 게이트를 구비하고, 상기 디바이스는 컨덕터를 구비하고, 상기 컨덕터는 상기 게이트와 상기 천이 영역을 연결함으로써 동적 임계 금속 산화 실리콘(DTMOS) 디바이스를 확립한다. 다른 방법으로, 상기 제 1 SOI 트랜지스터는 이미터 및 게이트를 구비하고, 컨덕터는 상기 게이트와 이미터를 연결함으로써 횡방향 바이폴라 트랜지스터를 형성한다. 상기 실시예에서, 상기 게이트는 상기 제 1 도전형을 구비한다.
다른 면에서, 반도체 SOI 핀치 저항은 실리콘 기판과 상기 기판상에 실리콘 산화물 절연체(SOI)층을 구비한다. 상기 SOI 층상에 최소한 하나의 비교적 저도핑된 반도체 영역이 있으며, 상기 비교적 저도핑된 반도체 영역은 제 1 도전형을 구비한다. 또한 상기 제 1 도전형을 구비한 최소한 제 1 및 제 2의 비교적 고도핑된 반도체 영역은 상기 비교적 저도핑된 반도체 영역 상에 놓여진다. 또한 최소한 하나의 필드 산화물층이 상기 제 1 및 제 2의 비교적 고도핑된 반도체 영역 사이에 놓여지고, 최소한 제 1 및 제 2 오믹 커넥터가 각각 상기 제 1 및 제 2의 비교적 고도핑된 반도체 영역과 접촉한다.
또 다른 면에서, 반도체 SOI 다이오드는 실리콘 기판과 상기 기판상에 실리콘 산화물 절연체(SOI)층을 구비한다. 최소한 하나의 비교적 저도핑된 반도체 영역은 제 1 도전형을 구비하고, 상기 SOI층 상에 놓여지고, 최소한 제 1 및 제 2의 비교적 고도핑된 반도체 영역은 각각 제 1 및 제 2 도전형을 구비하고, 상기 비교적 저도핑된 반도체 영역 상에 놓인다. 상기 제 1 및 제 2 도전형은 서로 반대의 도전형이다. 최소한 제 1 및 제 2 오믹 커넥터는 각각 상기 제 1 및 제 2의 비교적 고도핑된 반도체 영역과 접촉한다.
또 다른 면에서, 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법이 개시된다. 상기 방법은 최소한 하나의 SOI 층을 최소한 하나의 실리콘 기판상에 놓는 단계와, 상기 SOI 층상에 최소한 하나의 본체 영역을 제공하는 단계를 포함하고, 상기 본체 영역은 제 1 도전형을 특징으로 한다. 또한, 상기 방법은 상기 본체 영역과 최소한 소스 영역 및 드레인 영역을 나란히 놓는 단계를 포함하고, 상기 소스 및 드레인 영역은 제 2 도전형을 특징으로 한다. 최소한 하나의 천이 영역이 상기 SOI 층의 상기 본체 영역에 주변에 놓여진다. 하기 상세한 설명에서 개시되듯이, 상기 천이 도전형은 상기 제 1 도전형으로 형성되어서 상기 본체 영역에서 부동 본체 효과를 억제한다. 반대로, 상기 천이 도전형은 상기 제 2 도전형으로 형성되어 상기 본체 영역을 격리시킨다.
다른 면에서, 실리콘 산화물 절연체(SOI) 디바이스는 최소한 하나의 SOI 층과 상기 SOI 층을 지지하는 최소한 하나의 실리콘 기판을 구비한다. 상기 SOI 층상에 최소한 하나의 본체 영역이 놓여지고, 상기 본체 영역은 제 1 도전형을 특징으로 한다. 또한, 최소한 소스 영역과 드레인 영역이 상기 본체 영역과 나란히 놓여지고, 상기 소스 및 드레인 영역은 제 2 도전형을 특징으로 한다. 상기 SOI 층상의 상기 본체 영역 주변에 최소한 하나의 트랜지스터 영역이 놓여지고, 상기 천이 영역은 천이 도전형을 특징으로 한다. 하기에서 더 상세한 설명될 원리에 따라, 상기 천이 도전형은 상기 제 1 도전형으로 형성되어 상기 본체 영역에서 부동 본체 효과를 억제하고, 상기 도전형은 상기 제 2 도전형으로 형성되어 상기 본체 영역을 격리시킨다.
본 발명의 다른 특징은 "발명의 상세한 설명"에서 개시된다.
본 발명의 보다 나은 이해를 위해, 본 발명에 따른 가장 좋은 실시예의 상세한 설명을 도면과 함께 개시한다. 상기 도면에서, 금속 요소는 일반적으로 빗금으로 표시되고, 반도체 요소는 게이트 영역의 단면도를 제외하고는, 일반적으로 빗금으로 표시되지 않고, 또한:
도 1은 4개의 트랜지스터를 구비한 SOI 디바이스의 개략 입면도이다.
도 2는 일부분이 제외된 도 1의 상기 디바이스의 평면도이다.
도 3은 본 발명에 따른 SOI DTMOS의 평면도이다.
도 4는 본 발명에 따른 SOI NPN 바이폴라 트랜지스터의 평면도이다.
도 5는 수동 SOI 요소의 평면도이다.
도 6은 수동 SOI 핀치 저항의 평면도이다.
도 7은 도 5 및 6의 상기 SOI 핀치 저항의 평면도이다.
도 8은 정적 임의 접근 기억 장치(SRAM)를 위한 SOI 다이오드 절반의 개략 평면도이다.
도 9는 도 8의 상기 선9-9에 의해 표시되는 것과 같은 도 8에서 보여진 상기 SOI 다이오드의 개략적 입면도이다.
도 10은 핀치 저항을 사용하는 N 채널 고저항 본체 타이(tie)를 나타내는 도면이다.
도 11은 핀치 저항을 사용하는 P 채널 고저항 본체 타이를 나타내는 도면이다.
도 12은 본 발명에 따른 SOI 핀치 저항을 사용하는 예시 회로를 도시한 회로 도이다.
도 13는 본 발명에 따른 SOI 다이오드를 사용하는 예시 회로의 도시한 회로 도이다.
도 14는 본 발명에 따른 SOI 구성 요소를 사용하는 예시 아날로그 차동 증폭기 회로를 도시한 회로 다이아그램이다.
참조 번호는 상기 여러 도면에 대해서 본 발명의 동일하거나 동등한 부분을 의미한다.
도 1 및 2에서 실리콘 산화물 절연체(SOI)층(10)이 도시된다. 도 1에서 가장 잘 표시되듯이, 상기 SOI 디바이스(10)는 실리콘 산화물 절연체(SOI)층(14)을 지지하는 실리콘 기판(12)을 포함하고, 상기 SOI층(14)은 "매립 산화물"층이라 칭해진다. SOI 원리에 따라서, 상기 SOI층(14)은 500 옴스트롱과 4000옴스트롱(500Å-4000Å)사이의 두께 "t"를 구비할 수 있다. 바람직한 실시예에서, 상기 실리콘 기판은 P 도전성 불순물로 약 50오옴센티미터(50Ω-cm)가 되게 저농도 도핑을 한다.
필드 산화물층(16)은 상기 SOI층(12)상에 놓여지고, 다양한 영역은 소정의 도전형을 가진 불순물로 도핑될 수 있고, 상기 다양한 영역은 상기 SOI층(14)을 지지하고, 상기 다양한 영역은 상기 필드 산화물층(16)의 부분 산화에 의해 형성될 수 있다. 상기 실시예에서 표시되듯이, N-채널 소스 영역(18)과 N-채널 드레인 영역(20)은 N+ 도전형 불순물로 도핑되고, 상기 도면의 상기 표시"+"는 비교적 고도핑을 의미하고, 상기 도면의 상기 표시"-"는 비교적 저도핑을 의미하는 것으로 이해된다. 또한, N-채널 본체 영역(22)은 상기 소스 및 드레인 영역(18, 20) 사이에 놓여지고, P- 불순물이 도핑된다.
상기 소스 영역(18)과 상기 드레인 영역(20)을 상기 디바이스(10)의 외부 회로 요소와 연결하기 위해서, 금속 N-채널 소스 전극(24)이 상기 소스 영역(18)과 연결되고, 금속 N-채널 드레인 전극(26)이 상기 드레인 영역(20)과 연결되고, 상기 전극(24, 26)의 상기 수평 방향 부분은 중간 산화물층(28)에 의해 상기 필드 산화물층(16)으로부터 거리를 두고 배치되어 있다. 반면에, 금속 N-채널 게이트 전극(30)은 컨택트(32)를 구비하고, 상기 컨택트(32)는 상기 N-채널 본체 영역(22)을 향하여 연장하고, 상기 금속 N-채널 게이트 전극(30)은 실리콘 N-채널 제어 게이트(34)에 인접한다. 상술된 구조는 N 채널 격리 트랜지스터 회로 요소를 확립하고, 이하에서 "Q1"으로 표시된다.
본 발명에 따라, 상기 N 채널 격리 트랜지스터(Q1)의 상기 본체(22)는 선택된 다른 회로 요소내의 전압으로부터 격리되고, 상기 선택된 다른 회로 요소는 천이 영역에 의해 도 1 및 2에 도시된다. 본 발명에 따른 상기 트랜지스터의 본체가 상기 N 채널 트랜지스터(Q1)의 상기 본체(22)와 같이 격리된 때, 상기 천이 영역은 N-접합 격리 영역(36, 38)이고, 상기 N-접합 격리 영역(36, 38)은 각각 상기 본체 영역(22)의 상기 좌측면과 우측면을 덮고 상기 SOI층(14)으로 하향하여 연장한다.
본 발명에 따라, 상기 격리 영역(36, 38)은 상기 본체(22)와는 반대되는 도전성 불순물로 비교적 저도핑된다. 따라서, 상기 트랜지스터(Q1)는 N 채널 트랜지스터이기 때문에, 상기 격리 영역(36, 38)은 도 1 및 2에서 도시된 바와 같이 N- 불순물로 도핑된다. 상기 바람직한 실시예에서 , 상기 격리 영역(36, 38)은 약 1014원자/입방센티미터에서 1018원자/입방센티미터 사이로 도핑되고, 약 1016원자/입방센티미터에서 1018원자/입방센티미터가 더 바람직하다.
그리고, 상기 우측 격리 영역(38)은 비교적 고도핑(예를 들면, 약 1019에서 1021원자/입방센티미터)된 접속 영역(40)을 구비한다. 도 1 및 2에서 도시된 바와 같이, 상기 접속 영역(40)에 상기 격리 영역(38)과 동일한 도전성 불순물이 도핑된다. 또한, 상기 접속 영역(40)은 격리 전극(42)이나 폴리실리콘 커넥터와 같은 오믹 커넥터와 연결되고, 이이서 전원 공급 전압에 연결된다. 상기 접속 영역(40)이 N-형 불순물로 도핑된 때, 상기 격리 전극(42)은 전원 공급 전압(VDD)과 연결되어 상기 트랜지스터(Q1)의 상기 드레인 전원 공급을 한다. 상기 원리는 상기 트랜지스터(Q4)와 같이 격리 P 채널 트랜지스터에서의 상기 반대형 불순물에도 적용되고, 상기 전원 공급 전압은 상기 상황에서 상기 소스 전원 공급 전압(VSS)인 것이 바람직하다. 연결 트랜지스터의 상기 본체 영역은 VSS/VDD 이상으로 또는 이하로 적절하게 바이어스되거나, 상술한 고정 전위에 하드와이어되거나, 예를 들어 대기 작동에 대해서는 VDD+0.5볼트이고 능동 작동에 대해서는 VDD -1.0볼트인 회로와 선택적으로 바이어스될 것이다.
상술된 개시에서, 상기 본체 영역(22)은 상기 천이(격리) 영역(36, 38)에 의해 격리된다고 이해된다. 상기 본체 영역(22)이 부동 본체 원리를 보인다 할지라도, 본 발명에 따라 도시된 바와 같이 상기 본체(22)의 격리는 상기 N 채널 격리 트랜지스터(Q1)를 예를 들어 매우 낮은 전압(2 볼트이하) 응용, 특정 SRAM 응용에 유용하게 만들 수 있다.
어떤 경우에도, 도 1 및 2를 참고로 하여, 천이 영역으로 오믹 커넥터의 상기 사용은 상기 옵션을 의도한 상기 회로가 SOI 트랜지스터(예를 들면, 상기 N 채널 격리 트랜지스터(Q1))를 다른 회로 요소로부터 선택적으로 격리시킴으로써 상기 제 1 SOI 트랜지스터가 상술된 바와 같이 부동 효과를 보여주고, 상기 다른 회로 요소는 예를 들면 제 2 천이 트랜지스터(예를 들면, 상기 N 채널 연결 트랜지스터(Q2))이다. 또는, 천이 영역으로 오믹 커넥터의 상기 사용은 상기 옵션을 의도한 상기 회로가 트랜지스터의 상기 본체 영역과 연결시킴으로써 상기 본체 영역이 하기한 바와 같이 부동 효과를 보이지 않는다. 또한, 도 1 및 2에 도시된 상기 N 채널 연결 트랜지스터(Q2)를 보면, 상기 트랜지스터(Q2)는 P-불순물이 도핑된 본체 영역(44)을 구비하고, 상기 본체 영역(44)은 N+접촉 영역을 통하여 연결되고 컨택트(48)를 통하여 외부 전원 공급과 연결된다. 본 발명의 넓은 의미에서, 상기 접촉 영역(46)은 천이 영역이다.
상술된 바와 같이, 상기 트랜지스터(Q2)가 N 채널 트랜지스터(즉, P-형 도핑 본체(44)와 N+형 도핑 드레인 및 소스 영역(50, 52)을 구비하는 트랜지스터)이고, 상기 N 채널 트랜지스터는 외부 전압원과 연결되고, 상기 컨택트(48)는 상기 트랜지스터의 상기 소스 전압(VSS)을 위해 상기 전원 공급 전압과 연결된다. 다른 방법으로 상기 컨택트(48)는 가변 전압원과 연결됨으로써 상기 천이 연결 영역(46)이 제어 단자를, 예를 들면 위상 동기 회로에서 전압 제어 오실레이터(VCO)를 위한 제어 단자를 형성한다. 따라서, 상기 트랜지스터(Q1)의 상기 부동 본체와는 달리, 상기 트랜지스터(Q2)의 상기 본체는 전압 기준에 저항적으로 연결됨으로써, SOI 기술에 일반적으로 부여된 상기 바람직하지 않은 "부동 본체 효과"를 제거하거나 줄일 수 있다.
도 1 및 2는 P 채널 연결 트랜지스터(Q3)를 도시하고, 상기 P 채널 연결 트랜지스터(Q3)는 상기 N 연결 트랜지스터(Q2)의 반대이다. 더 상세하게, 상기 P 채널 연결 트랜지스터(Q3)는 P+ 도핑 소스 및 드레인 영역(54, 56)과 N- 본체 영역(58)을 구비하고, 상기 본체 영역(58)은 상기 본체 영역(58)와 접촉하는 P+ 도핑 천이 영역(60)과 컨택트(62)에 의해 외부 전원 공급 전압에 연결된다. 이어서, 상기 컨택트(62)는 전원 공급 전압과 접촉하고, 바람직하게는 상기 드레인 전압(VDD)과 접촉함으로써 상기 P채널 연결 트랜지스터(Q3)의 상기 기판(58)이 상기 전원 공급 전압에 연결되게 한다. 그럼으로써, 상기 트랜지스터(Q3)에서의 부동 본체 효과는 실질적으로 억제된다.
또한, P채널 격리 트랜지스터(Q4)는 상기 N 채널 격리 트랜지스터(Q1)의 반대로 제공될 때, 상기 P채널 격리 트랜지스터(Q4)의 상기 N-도핑 본체(64)는 외부 전압으로부터 격리된다. 특히, 상기 트랜지스터(Q4)는 P-도핑 격리 영역(66)인 천이 영역을 구비하고, 상기 P-도핑 격리 영역(66)은 비교적 고도핑된 P+접속 영역(68)을 구비한다. 상기 접속 영역(68)은 컨택트(70)와 연결되고, 상기 컨택트(70)는 이어서 상기 트랜지스터(Q4)의 상기 드레인 전원 공급을 위한 전원 공급 전압(VDD)에 연결된다.
상기 구조는 2개의 마스크, 즉 상기 N 필드를 위한 하나와 상기 P 필드를 위한 하나를 사용하여 제조된다. 또는 자기 정합 방법이 사용되며, 상기 자기 정합 방법은 하드 마스크로서 실리콘 질화물을 다른 대용물로 사용하고, 상기 하드 마스크는 상술한 상기 N 또는 P 천이 영역에 대응하는 필드 주입 영역을 만들기 위한 것이고, 그리고 상기 실리콘 질화물 마스크를 제거하고 P 또는 N 천이 영역을 위해 나머지의 주입을 행한다.
상기 개시는 천이 영역을 일정 전압 전원 공급 전압원과 연결시키는 것에 집중되나, 본 발명은 SOI 부동 본체에서 천이 영역이 가변 전압원에 연결할 수 있다는 것을 제시한다. 예를 들어, 이동 전화 집적 회로에서 전력 소모를 줄이기 위해서, 상기 회로는 선택적으로 전원이 제거되고, 상기 회로의 상기 트랜지스터의 상기 오프 전류는 부(negative)의 전압을 N 채널 본체 영역에서의 천이 영역에 적용하고, 정(positive)의 전압을 P 채널 본체 영역에서의 천이 영역에 적용함으로써, 서브스레숄드 누설 전류를 줄인다. 유사하게 아날로그 회로는 강화되어 더 낮은 누설 전류를 얻을 수 있다. 또한, 상기 회로는 전압을 전류 미러나 전류원과 같은 기능을 위해 천이 영역에 적용함으로써 접지되거나 순방향 바이어스될 수 있다.
도 3은 P-본체 영역(84)에 놓여진 P+ 천이 영역(82)을 포함하는 SOI N-채널 동적 임계 금속 산화막 실리콘(DTMOS)을 도시한다. 상기 DTMOS(80)는 전극(87)을 구비한 N+ 소스 영역(86)과, 전극(89)을 구비한 N+ 드레인 영역 및 게이트(90)를 구비한다. 도시된 바와 같이, 금속 전극(92)과 같은 오믹 커넥터는 상기 게이트(90)과 상기 천이 영역(82)을 상호 연결함으로써 상기 DTMOS(80)를 형성한다. P-채널 DTMOS는 상기 불순물 형을 반대로 하는 상기 원리를 사용하여 제조될 수 있다.
도 4에서, 오믹 커넥터를 구비한 상기 현재 천이 영역은 SOI NPN 바이폴라 트랜지스터(94)를 공급하기 위해 사용될 수 있으며, 상기 SOI NPN 바이폴라 트랜지스터(94)는 밴드-갭 기준 응용과, 전류 미러 응용과, 다른 아날로그 회로 응용에 유용하다. 도 4에 도시된 바와 같이, 상기 바이폴라 트랜지스터(94)는 게이트(96)를 구비하고, 상기 트랜지스터(96)는 오믹 커넥터(98)를 통하여 N+ 이미터(102)의 전극(100)에 연결된다. 다른 방법으로, 상기 게이트(96)는 별개의 고정 또는 가변 전압원(도시되지 않음)에 연결될 수 있다. 상기 바이폴라 트랜지스터(94)는 전극(106)을 구비한 N+컬렉터를 구비한다.
도 4에 도시된 상기 실시예에서, 상기 천이 영역은 P-도핑 베이스 영역(110)에 놓여진 P+도핑 천이 영역(108)이다. 오믹 커넥터(112)는 상기 천이 영역(108)을 외부 전압원과 상호 연결시킨다. 상기 구조로, N 채널 트랜지스터의 상기 N+소스는 바이폴라 트랜지스터의 N+이미터로 되고, 반면에 N채널 트랜지스터의 상기 N+드레인은 바이폴라 트랜지스터의 N+이미터로 된다. 원한다면, 상기 바이폴라 트랜지스터(94)의 베타(HFE)는 다양한 게이트 치수를 구비하고, 상기 게이트 전압의 변화에 의해 전기적으로 변화될 수 있다. 상기에서 도시된 다른 바람직한 실시예와 같이, 도 4에 도시된 상기 디바이스는 상기에서 개시된 상기 불순물 형을 반대로 함으로써, PNP 바이폴라 트랜지스터로 될 수 있다.
도 5 내지 7은 본 발명의 원리가 상당히 높은 저항 응용에서의 핀치 저항과 같은 수동 회로 요소에도 응용될 수 있음을 도시한다. 도 5 내지 7은 P-형 핀치 저항을 도시하고 있으나, N-형 핀치 저항에도 상기 불순물 형을 반대로 하는 상술된 상기 원리가 이용될 수 있다.
도 5 및 7에서 도시된 바와 같이, 일반적으로 12로 표시된 SOI 핀치 저항은 필드 산화물 영역(123) 밑의 P-필드 영역(122)과 서로 이격되고 상기 핀치 저항 내에 배치되는 두 개의 P+천이 영역(124, 126)을 포함한다. 금속 또는 폴리실리콘과 같은 도전 재료로 만들어진 각각의 오믹 커넥터(128, 130)는 중간 산화물층(132)을 통하여 연장하여 각 천이 영역(124, 126)을 외부 회로와 연결시킨다.
도 6 및 7은 핀치 저항(140)을 도시하고, 상기 핀치 저항(140)은 모든 본질적인 면에서 도 5 및 7에 도시된 상기 핀치 저항(120)과 동일하며, 다만 폴리실리콘 필드 전극(142)이 상기 필드 산화물층(123) 상의 상기 중간 산화물층(132) 내에 놓여있고 폴리실리콘 오믹 핀치 커넥터(144)에 의해 외부 전압원에 연결된다. 상기 필드 전극(142)은 2개의 P+천이 영역(146, 148)(각각 오믹 커넥터(150, 152)를 구비함) 사이로 연장하고, 상기 P+천이 영역(146, 148)은 상기 전계 전극(142) 밑에 있는 상기 P-필드(122)의 부분(122a) 내에 놓여진 것이다. 도시된 바와 같이, 상기 P-필드는 SOI층(154)상에 놓여지고, 상기 SOI층(154)은 벌크 실리콘 기판(156)상에 지지된다.
본 발명에서 알 수 있듯이, 핀치 커넥터(144)를 구비한 상기 필드 전극(142)은 상기 P-필드 영역(122a)의 도전성을 조정하기 위해 사용될 수 있다. 더 상세하게는 , 상기 P 영역(122a)의 저항은 부의 전압을 갖는 상기 필드 전극(142)을 바이어스함으로써 증가될 수 있고, 상기 P-영역(122a)의 저항은 정 또는 부의 전압을 갖는 상기 필드(142)를 바이어스함으로써 감소시킬 수 있다. 아날로그 회로 응용 및 저항성 정적 RAM 로드를 포함하는, 핀치 저항(120 및 140)의 일부 응용은 이하에 더 설명한다.
N-격리 영역(158)은 상기 필드 산화물층(122)과 상기 SOI층(154)에 수직으로, 상기 저항(120, 140)간에 횡방향으로 연장하고, 상기 저항(120, 140)을 격리시킨다. 본 발명의 원리에 따라, 상기 N-격리 영역(158)은 N+접촉 영역(160)을 구비하고, 오믹 커넥터(162)는 상기 접촉 영역(160)을 전압, 예를 들어 VDD에 상호 연결시킨다. 상기 P-영역(122)은 예를 들면, 10000 오옴/단위영역에서 1000000 오옴/단위영역까지 도핑될 수 있다.
도 8 및 9는 본 발명에 따른 SOI PN 다이오드를 도시하고, 일반적으로 170으로 표시된다. 도 9에서 도시된 바와 같이, 상기 다이오드(170)는 SOI층(174)을 지지하는 실리콘 벌크 기판(172)을 구비한다. P-본체 영역(176)은 상기 SOI층(176)상에 놓여지고, 필드 산화물층(178)은 상기 본체 영역(176) 상에 놓여진다. 필드 산화물층(178)은 180 및 182로 나타난 바와 같이, 연속하는 P+ 및 N+다이오드 영역이다. 각 다이오드 영역(180, 182)은 각각 오믹 커넥터(184, 186)에 의해 접촉되어 전압원이나 다른 회로 요소를 상기 각각의 다이오드 영역(180, 182)에 연결시킨다. 상기 P+다이오드 영역(180)의 경우에, 상기 오믹 커넥터(184)는 VDD와 연결되거나 회로 신호 노드에 연결된다. N+ 천이 영역(188)은 오믹 커넥터(190)를 통하여 접지나 전압원에 연결될 수 있다. 접합 격리 영역(192)은 N- 도핑 영역이고, 상기 N- 도핑 영역은 다른 집적 회로 디바이스 및 구조(도시되지 않음)로부터 상기 본체 영역(176)을 격리시킨다.
상기 구조에서, 상기 P+/N+ 다이오드의 상기 높은 역방향 다이오드 누설은 SRAM 셀 로드로서의 사용을 용이하게 하고, 이에 의해 관련된 N 채널 트랜지스터 오프 상태 전류가 상기 다이오드 누설 전류보다 훨씬 작게 된다.
도 10 및 11은 핀치 저항을 사용하는 고저항 본체 타이를 도시한다. 도 10에서, N 채널 트랜지스터(200)는 바람직하게는 VDD에 연결되는 오믹 커넥터(204)를 구비한 N+천이 영역(202)에 의해 격리된다. 또한 상기 N 채널 트랜지스터(200)의 상기 P-본체(206)는 상기 본체 영역을 공유하는 핀치 저항(208)을 사용함으로써 VSS에 연결된다.
유사하게, 도 11은 P채널 트랜지스터(210)가 오믹 커넥터(210)를 구비한 P+ 천이 영역(212)에 의해 격리되고, 바람직하게는 VSS에 연결되는 것을 도시한다. 또한 상기 P 채널 천이 트랜지스터(21)의 N- 본체(216)는 핀치 저항(218)을 사용하여 VDD에 연결된다.
도 10 및 11에서 도시된 상기 디바이스는 상기 핀치 저항(208, 218)을 사용하여 VSS, VDD(또는 다른 바람직한 전압으로)으로 설정된 평균 dc 바이어스를 구비한 하이브리드 부동 본체 SOI 디바이스이다. 상기 본체는 채널 용량성 결합에 비교적 큰 게이트를 구비하지만, 상기 본체는 신호 과도 전류에 의해 동적으로 바이어스됨으로써, 상기 본체 바이어스 계수(그리스 문자 ζ로 종래 기술에 제시됨)를 감소시킨다. 결과적으로, 이득과, 동적 IDSAT 및 동적 IDoff가 향상된다. 이것은 낮은 동작 전압에서 유리하다. 또한, 평균 기판 전압 바이어스가 정확히 알려져 있기 때문에 회로 시뮬레이터는 도 10 및 11에서 도시된 상기 디바이스를 모델링할 때 정확한 예측을 행한다. 또한, 회로 설계 시간이 현저히 단축된다. 핀치 저항의 본체 바이어스는 상기 바이어스 기준 전압을 ac-디커플링(decoupling)시키고, 결과적으로, 도 10 및 11에서 도시된 상기 하이브리드 디바이스의 회로 속도는 부동 본체 디바이스의 속도와 거의 동일하게 될 것이다. 하나의 핀치 저항이 다수의 트랜지스터 세트를 바이어스시키기 위해 사용될 수 있다.
도 12내지 도 14는 상기에서 개시된 상기 디바이스의 다양한 회로 구현을 도시한다. 도 12에서, 회로(230)는 SRAM 셀로서 사용될 수 있다. 도시된 바와 같이, 상기 회로(230)는 핀치 저항(R1, R2)을 구비하고, 상기 핀치 저항(R1, R2)은 도 5 내지 7에서 도시된 상기 핀치 저항(120, 140) 중의 하나일 수 있다. 상기 핀치 저항(R1, R2)은 일 단이 VDD에 연결되고, 각각 부동 본체 SOI 트랜지스터(Q1, Q2)와 직렬로 연결되며, 또한 각각 연결된 본체 트랜지스터(Q3, Q4)와 직렬로 연결된다. 도 12에 도시된 상기 부동 본체 트랜지스터(Q1, Q2) 각각은 도 1 및 2에 도시된 상기 N 채널 부동 본체 트랜지스터(Q1)에 의해 확립될 수 있다. 반면에, 도 12의 상기 트랜지스터(Q3) 및 트랜지스터(Q4)는 도 1 및 2에 도시된 상기 N 채널 연결 본체 트랜지스터(Q2) 등의, 연결 본체 SOI 트랜지스터이다. P 채널 구성요소를 이용하는 회로도 사용될 수 있다. 상기 부동 본체 트랜지스터(Q1, Q2)의 상기 게이트는 도시된 상기 SRAM 로드 회로의 워드 선에 연결되고, 상기 부동 본체 트랜지스터(Q1, Q2)의 소스/드레인 영역 중의 하나는 비트 선에 연결된다.
도 13은 SRAM 로드 회로(240)를 도시하며, 상기 회로(240)에서 도 9에서 도시된 다이오드(170)와 같은 다이오드(D1, D2)가 도 12에서 도시된 상기 핀치 저항을 대신한다. 상기 다이오드(D1, D2)는 일 단이 VDD에 연결되고 각각 부동 본체 SOI 트랜지스터(Q1, Q2)와 직렬로 연결되고, 연결 본체 트랜지스터(Q3, Q4)와 각각 직렬로 연결된다. 도 13에 도시된 상기 부동 본체 트랜지스터(Q1, Q2)의 각각은 도 1 및 2에서 도시된 상기 N 채널 부동 본체 트랜지스터(Q1)에 의해 형성될 수 있다. 반면에, 도 13의 상기 트랜지스터(Q3 및 Q4)는 도 1 및 2에서 도시된 상기 N 채널 연결 본체 트랜지스터(Q2)와 같은 연결 본체 SOI 트랜지스터이다. P 채널 구성 요소를 사용하는 회로도 사용될 수 있다. 상기 부동 본체 트랜지스터(Q1, Q2)의 상기 게이트는 도시된 상기 SRAM 의 상기 워드 선에 연결되고, 상기 부동 본체 트랜지스터(Q1, Q2)의 상기 소스/드레인 중의 하나는 상기 비트 선에 연결된다.
도 14에서는, 아날로그 차동 증폭기 회로(250)가 캐패시터(C1)를 통해서 신호 노드(252)에 결합된다. 도시된 바와 같이, 상기 회로(252)는 SOI PNP 바이폴라 트랜지스터(Q4, Q5)를 포함한다. 도 14에서 도시된 상기 트랜지스터(Q4, Q5)의 각각은 도 4에 도시된 상기 NPN 트랜지스터(94)와 반대되는 PNP 바이폴라 트랜지스터에 의해 확립될 수 있다. 그리고, 도 14에 도시된 상기 회로(250)는 SOI N 채널 트랜지스터(Q2, Q3)를 포함하고, 상기 트랜지스터(Q2, Q3)는 자신의 공통 소스(VSS대신에)에 본체 타이를 구비하고, 상기 트랜지스터(Q2, Q3)는 각각 상기 바이폴라 트랜지스터(Q4, Q5)에 연결된다. 또한 N 채널 연결 본체 트랜지스터(Q1)는 상기 부동 본체 트랜지스터(Q2, Q3)에 연결된다. 본 발명의 원리에 따라, 도 14에 도시된 상기 회로(250)에서의 상기 N 채널 연결 및 바이어스 본체 트랜지스터는 도 1 및 2에 도시된 타입 Q1 트랜지스터일 수 있다. 또한, 도 14에 도시된 상기 회로(250)에서의 상기 N 채널 연결 본체 트랜지스터는 도 1 및 2에서 도시된 타입 Q2 트랜지스터일 수 있으나 다음과 같은 예외가 있다. 도 14에서 도시된 상기 회로(250)에서의 상기 N 채널 연결 본체 트랜지스터는 자신의 본체가 VSS에 연결된다. 만약, 어떤 특정 회로에 대해, 상기 트랜지스터의 어느 하나가 부동 본체로 더 우수하게 작동하면, 도 1 및 2에 도시된 상기 Q1 N 채널 또는 Q4 P 채널 트랜지스터가 어떠한 웨이퍼 제조법의 변경없이 사용될 수 있다.
도 14는 상기 N 채널 부동 본체 트랜지스터(Q3)의 게이트가 바람직하게는 폴리실리콘 필드 전극을 구비하는 SOI 핀치 저항(R4)에 연결되는 것을 도시한다. 따라서, 상기 핀치 저항(R4)은 도 6에 도시된 상기 핀치 저항(140)에 의해 확립될 수 있다. 도 14에서의 상기 핀치 저항(R4)의 폴리실리콘 필드 전극은 제 2 핀치 저항(R5)의 폴리실리콘 필드 전극에 연결된다. 또한 SOI N 채널 트랜지스터(Q6, Q7)가 상기 핀치 저항(R4, R5)에 연결되고, 상기 트랜지스터(Q6)는 연결 본체 SOI 트랜지스터이고, 상기 트랜지스터(Q7)는 바이어스 연결 본체 SOI 트랜지스터이다.
핀치 저항(R3)은 상기 연결 본체 트랜지스터(Q1, Q2, Q3)에 대해 상기 바이어스를 확립한다. 본 발명에 따르면, 상기 연결 본체 트랜지스터(Q1, Q6, Q7)는 전류 미러 트랜지스터이다. 상기 핀치 저항(R3)의 저항이 높으면, 저전류의 특이한 응용에서 상기 연결 본체 트랜지스터(Q1, Q6, Q7)에 대해 낮은 전류 바이어스가 확립되게 허용한다. 상기에서 알 수 있듯이, 기존의 N+ 또는 P+ 시트 저항은 저항값이 너무 낮아서 도 14에서 도시된 응용에 유용하지 않다.
유사하게, 상기 폴리실리콘 필드 전극 핀치 저항(R4 및 R5)은 높은 저항 경로를 확립하여, 바이어스 연결 본체 SOI 트랜지스터(Q2, Q3)의 제어 게이트를 바이어스시키고, 상기 필드 전극은 상기 회로(250)의 상기 로우 패스(low pass) 시정수를 향상시킨다. 도 14에 도시된 상기 SOI 트랜지스터의 본체는 상술된 바와 같은 전압에 연결됨으로써 상기 회로(250)의 저전압 작동을 최적화시킨다.
상기 개시를 고려하면, 본 명세서에 개시된 상기 원리를 SOI 및 벌크 실리콘 제조 프로세스에서 사용되는 이전의 방법을 넘어서는 회로 설계 유연성과 성능에 이르게 됨을 알 수 있다. 또한, 본 발명의 원리는 고전압 디바이스, 예를 들면 드리프트 필드와, 필드 플레이티드 및 그레이디드 접합 MOSFET과, 바이폴라 트랜지스터와 같은 수많은 다른 전자 디바이스 구조에 적용될 수 있다. 또한, 본 발명의 원리는 고전압 다이오드와, 다양한 커패시터 및 인덕터에 적용됨으로써 상술된 연결 본체 또는 부동 본체를 사용하는 상기 회로 설계자가 상기 디바이스를 이용할 수 있게 한다. 본 발명에서 알 수 있듯이, 상술된 본 발명에 의해 제공된 상기 유연성은 성능을 향상시키고 가격을 감소시킨다.
본 발명은 본 발명의 특정 바람직한 실시예 및 특징에 관하여 상세하게 도시되고 설명된다. 그러나, 상기 기술 분야에 종사하는 자에게는 상기 첨부된 청구항에서 시작하듯이 상기 발명의 정신과 범위를 벗어나지 않고 형태상의 다양한 변화와 변형이 이루어지는 것은 명백하다. 상기에서 도해적으로 개시된 본 발명은 상기에서 특정적으로 개시되지 않은 소자없이도 실행될 수 있다. 상기 청구항에서 "오직 하나"의 소자라고 분명히 인용되지 않으면, 소자로 인용하는 상기 청구항에서의 상기 단수의 사용은 "최소한 하나"를 의미하고 "오직 하나"를 의미하지 않는다.

Claims (27)

  1. 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법에 있어서,
    적어도 하나의 실리콘 기판(12) 상에 적어도 하나의 SOI층(14)을 배치하는 단계와;
    상기 SOI층(14) 상에, 제 1 도전형을 구비하는 제 1 본체 영역(22)을 지지하는 단계와;
    상기 제 1 본체 영역(22)과 적어도 소스 및 드레인 영역(18, 20)을 나란히 배치하는 단계를 포함하고, 상기 소스 및 드레인 영역(18, 20)은 제 2 도전형을 구비하며;
    상기 SOI층(14) 상에, 상기 제 1 도전형을 구비하는 제 2 본체 영역(44)을 지지하는 단계와;
    상기 SOI층(14) 위의 상기 제 1 본체 영역(22)과 상기 제 2 본체 영역(44) 근처에 제 1 천이 영역(38, 40)을 배치하는 단계를 포함하고, 상기 제 1 천이 영역(38, 40)은 상기 제 1 본체 영역(22)과 상기 제 2 본체 영역(44)의 상기 도전형과는 반대되는 천이 도전형을 구비함으로써 상기 제 1 천이 영역(38, 40)이 상기 제 1 본체 영역(22)을 상기 제 2 본체 영역(44)으로부터 격리시키며 상기 제 1 본체 영역은 부동 효과를 나타내며;
    상기 SOI층(14) 상에 제 3 본체 영역(58)을 지지하는 단계와; 그리고
    상기 SOI층(14) 위의 상기 제 3 본체 영역(58)과 상기 제 2 본체 영역(44) 근처에 제 2 천이 영역(46; 60)을 배치하는 단계를 포함하고, 상기 제 2 천이 영역(46; 60)은 전원 공급 전압과 통하고, 상기 제 3 본체 영역(58)은 상기 제 2 도전형을 구비하며, 여기서 상기 제 2 천이 영역(60)은 상기 제 2 도전형을 구비하여 상기 제 3 본체 영역(58)과 상기 전원 공급 전압을 연결함으로써 상기 제 3 본체 영역(58)에서의 부동점 본체 효과를 억제하거나, 또는 상기 제 2 천이 영역(46)이 상기 제 1 도전형을 구비하여 상기 제 2 본체 영역(44)과 상기 전원 공급 전압을 연결시킴으로써 상기 제 2 본체 영역(44)에서의 부동점 본체 효과를 억제하는 것을 특징으로 하는 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서,
    제 2 천이 영역(46; 60)을 배치시키는 상기 단계는 비교적 저도핑된 영역(38; 58)을 형성하는 단계와 비교적 고도핑된 영역(40; 60)을 형성하는 단계를 포함하는 것을 특징으로 하는 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법.
  3. 제 2 항에 있어서,
    상기 비교적 저도핑된 영역(38; 58)은 약 1014에서 약 1018 원자 cm-3의 범위의 농도로 도핑되고, 상기 비교적 고도핑된 영역(40; 60)은 약 1019에서 약 1021 원자 cm-3의 범위의 농도로 도핑되는 것을 특징으로 하는 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법.
  4. 제 1 항에 있어서,
    오믹 커넥터(ohmic connector)(48; 62)를 상기 제 2 천이 영역(46; 60)에 접촉시키는 단계를 더 포함하며, 상기 오믹 커넥터(48; 60)는 상기 제 2 천이 영역(46; 60)을 상기 전원 공급 전압에 연결시키는 것을 특징으로 하는 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법.
  5. 제 4 항에 있어서,
    상기 오믹 커넥터(48; 60)를 전압원에 연결시키는 단계를 더 포함하며, 여기서 상기 제 2 천이 영역(60)이 상기 제 2 도전형이면, 상기 전압원은 트랜지스터 드레인 전압이고, 상기 제 2 천이 영역(46)이 상기 제 1 도전형이면, 상기 전압원은 트랜지스터 소스 전압인 것을 특징으로 하는 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 도전형은 P-형이고 상기 제 2 도전형은 N-형인 것을 특징으로 하는 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 천이 영역(38, 40)에 제 2 오믹 커넥터(42)를 접촉시키는 단계를 더 포함하며, 상기 제 2 오믹 커넥터가 격리 전극을 제공하는 것을 특징으로 하는 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 제 2 오믹 커넥터를 전압원에 연결시키는 단계를 더 포함하는 것을 특징으로 하는 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법.
  9. 제 2 항 또는 제 3 항 또는 제 4 항 또는 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 도전형은 P-형이고 상기 제 2 도전형은 N-형인 것을 특징으로 하는 복수의 실리콘 산화물 절연체(SOI) 디바이스를 제조하는 방법.
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