JP2006203198A5 - - Google Patents

Claims (15)

1. 複数のＳＲＡＭセルを備えるＳＲＡＭアレイであって、
   前記ＳＲＡＭセルの各々が、ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
   一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
   前記ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴがボディ領域間に漏れ経路を共有し、さらに、少なくとも２つの隣り合うＮＦＥＴが、ソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース・ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、ＳＲＡＭアレイ。
2. 前記ソース／ドレイン拡散領域の下の前記漏れ経路拡散領域が、前記ソース／ドレイン拡散領域と異なる種を逆ドープされている、請求項１に記載のＳＲＡＭアレイ。
3. 各ＳＲＡＭセルが６トランジスタＣＭＯＳ ＳＲＡＭセルであり、前記６トランジスタＣＭＯＳ ＳＲＡＭセルの４個のＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で互いに全て連結されている、請求項１に記載のＳＲＡＭアレイ。
4. 前記漏れ経路拡散領域を共有する前記ＮＦＥＴの１つが前記パス・ゲートＮＦＥＴの１つであり、かつ前記漏れ経路拡散領域を共有する他のＮＦＥＴが前記インバータＮＦＥＴの１つである、請求項１に記載のＳＲＡＭアレイ。
5. 前記ＮＦＥＴが（１００）結晶方位シリコン領域に製造されている、請求項１に記載のＳＲＡＭアレイ。
6. 前記ＰＦＥＴが（１１０）結晶方位シリコン領域に製造されている、請求項１に記載のＳＲＡＭアレイ。
7. ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、
   前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記隣り合うＳＲＡＭセルの各々が、
   ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
   一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
   前記第１のＳＲＡＭセルの前記ＮＦＥＴの少なくとも１つと前記第２のＳＲＡＭセルの前記ＮＦＥＴの少なくとも１つとが、ボディ領域間に漏れ経路を共有し、前記漏れ経路を共有する前記それぞれのＮＦＥＴが互いに隣接し、さらに、前記少なくとも２つの隣り合うＮＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
8. ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、
   前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記隣り合うＳＲＡＭセルの各々が、
   ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
   一対のビット線を前記交差結合インバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
   前記第１のＳＲＡＭセルの前記ＰＦＥＴの少なくとも１つと前記第２のＳＲＡＭセルの前記ＰＦＥＴの少なくとも１つとが、ボディ領域間に漏れ経路を共有し、前記漏れ経路を共有する前記それぞれのＰＦＥＴが互いに隣接し、さらに、前記少なくとも２つの隣り合うＰＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース・ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
9. ＳＲＡＭアレイの中の一対の隣り合うＳＲＡＭセルであって、前記対が第１のＳＲＡＭセルおよび第２のＳＲＡＭセルを備え、前記ＳＲＡＭセルの各々が２つの縦の辺および２つの横の辺を有し、前記隣り合うＳＲＡＭセルが縦の辺を共有し、前記隣り合うＳＲＡＭセルの各々が、
   ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
   一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
   前記パス・ゲートＮＦＥＴおよびインバータＮＦＥＴの各１つが前記ＳＲＡＭセルの横の辺の各々に沿って位置付けされており、それによって、前記ＳＲＡＭセルの同じ横の辺に接して位置付けされた前記パス・ゲートＮＦＥＴおよびインバータＮＦＥＴが、ひとつの対を構成し、かつ隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で連結されたボディ領域を有し、ここで、前記浅いソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、一対の隣り合うＳＲＡＭセル。
10. 行と列の形に構成された複数のＳＲＡＭセルを備えるＳＲＡＭアレイであって、前記ＳＲＡＭセルの各々が２つの縦の辺および２つの横の辺を有し、前記ＳＲＡＭセルが、
    ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、をさらに備え、そして、
    前記ＳＲＡＭセルの少なくとも２つの隣り合うＮＦＥＴがボディ領域間に漏れ経路を共有し、さらに、前記少なくとも２つの隣り合うＮＦＥＴがソース／ドレイン拡散領域とそれぞれのボディ領域の間に位置付けされた前記ソース／ドレイン拡散領域の下の漏れ経路拡散領域とを有し、ここで、前記ソース／ドレイン拡散領域は前記表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下に前記ＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、そして、
    前記ＳＲＡＭアレイの特定の行に配列された前記ＳＲＡＭセルの各々が、前記行の終端点と一致する各々の１つの縦の辺を有する少なくとも２つの前記ＳＲＡＭセルを除いて、同じ行に位置付けされた２つの他のＳＲＡＭセルと縦の辺を共有し、さらに、前記漏れ経路拡散領域で連結されたボディ領域を有する前記ＳＲＡＭアレイの前記特定の行に配列された各ＳＲＡＭセルの前記少なくとも２つの隣り合うＮＦＥＴが、前記行の終端点と一致する１つの縦の辺を有する前記少なくとも２つの前記ＳＲＡＭセルを除いて、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で前記ＳＲＡＭセルと縦の辺を共有する隣り合うＳＲＡＭセルに含まれたＮＦＥＴのボディ領域にさらに連結されたボディ領域を有し、そして、その前記行の終端点と一致する１つの縦の辺を有する前記少なくとも２つの前記ＳＲＡＭセルが、隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で、前記行の前記終端点の反対側の縦の辺に接した１つのＳＲＡＭセルに位置付けされたＮＦＥＴのボディ領域に連結されたボディ領域を有する少なくとも一対のＮＦＥＴを有し、それによって、
    隣り合う浅いソース／ドレイン拡散領域の下に位置付けされた漏れ経路拡散領域で連結されたボディ領域を有するＮＦＥＴの連続したチェーンが、前記ＳＲＡＭアレイの前記特定の行の端から端まで存在している、ＳＲＡＭアレイ。
11. ＣＭＯＳ混成方位基板に製造されたマイクロプロセッサであって、
    前記マイクロプロセッサが論理部分およびキャッシュ・メモリ部分を備え、前記キャッシュ・メモリ部分が少なくとも１つのＣＭＯＳ ＳＲＡＭアレイをさらに備え、そして、
    前記論理部分が、（１１０）結晶方位バルク・シリコン領域に製造されたＰＦＥＴおよび（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを一部に備え、ここで、前記論理部分の前記ＮＦＥＴが浮遊ボディ領域を有し、さらに、
    前記ＣＭＯＳ ＳＲＡＭアレイが、（１１０）結晶方位シリコン領域に製造されたＰＦＥＴおよび（１００）結晶方位ＳＯＩシリコン領域に製造されたＮＦＥＴを一部に備えている複数のＣＭＯＳ ＳＲＡＭセル備え、ここで、前記ＣＭＯＳ ＳＲＡＭセルの前記ＮＦＥＴの少なくとも一部が、隣り合う浅いソース／ドレイン拡散の下に形成された漏れ経路拡散領域で隣り合うＮＦＥＴのボディ領域に連結されたボディ領域を有し、前記ソース／ドレイン拡散領域は表面シリコン層の中に部分的に延び、かつ前記漏れ経路拡散領域は前記ソース／ドレイン拡散の底から下にＳＯＩ埋込み酸化物層まで延びており、さらに、前記漏れ経路拡散領域が、前記ソース／ドレイン拡散と同じドーパント型を前記ソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらす、マイクロプロセッサ。
12. 複数のＳＲＡＭセルを備えるＳＲＡＭアレイを形成する方法であって、前記ＳＲＡＭセルの各々がＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータを備え、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備え、そして、前記ＳＲＡＭセルが、一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートをさらに備えており、
    シリコン・ウェーハに埋込み酸化物層を形成するステップであって、前記埋込み酸化物層が表面シリコン層とシリコン基板の間に位置付けされるステップと、
    前記表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成するステップと、
    少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成するステップと、を備え、前記漏れ経路拡散領域が、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を前記浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、前記漏れ経路拡散領域が前記埋込み酸化物層まで延びており、さらに、 前記漏れ経路拡散領域の上に前記浅いソース／ドレイン拡散を形成するステップとを備え、
    前記浅いソース／ドレイン拡散が前記表面シリコン層の中に部分的に延びている方法。
13. 高性能シリコン基板に製造された周辺論理と、
    複数のＳＲＡＭセルで構成されたＳＲＡＭアレイと、を備えるＳＲＡＭメモリであって、
    前記ＳＲＡＭセルが、行と列に配列され、さらに、
    ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
    ビット線と一致するＳＲＡＭセルの列に沿って配列されたＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散領域の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成しているＳＲＡＭメモリ。
14. ＣＭＯＳ用のＮＦＥＴおよびＰＦＥＴで構成された前記ＮＦＥＴがバルク・シリコン領域に製造され、前記ＰＦＥＴがＳＯＩシリコン領域に製造され、前記ＰＦＥＴのボディ領域が浮遊である周辺論理と、
    複数のＳＲＡＭセルで構成されたＳＲＡＭアレイと、を備えるＳＲＡＭメモリであって、
    前記ＳＲＡＭセルが、行と列に配列され、さらに、
    ＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータであって、交差結合ＣＭＯＳインバータ各々がＮＦＥＴおよびＰＦＥＴを備えている一対の交差結合ＣＭＯＳインバータと、
    一対のビット線を前記交差結合ＣＭＯＳインバータに選択的に結合する一対のＮＦＥＴパス・ゲートと、を備え、
    ビット線と一致するＳＲＡＭセルの列に沿ったＮＦＥＴのボディ領域が、隣り合う浅いソース／ドレイン拡散の下の漏れ経路拡散領域で連結され、それによって、連結されたボディ領域のチェーンを形成しているＳＲＡＭメモリ。
15. ＳＲＡＭアレイ部分および周辺論理部分で構成されたＳＲＡＭメモリを形成する方法であって、前記ＳＲＡＭアレイ部分が複数のＳＲＡＭセルで構成され、前記ＳＲＡＭセルの各々がＳＯＩ埋込み酸化物層の上に配置された表面シリコン層にある一対の交差結合ＣＭＯＳインバータをさらに備え、各交差結合インバータがＮＦＥＴおよびＰＦＥＴを備え、そして、前記ＳＲＡＭセルが、一対のビット線を前記交差結合ＣＭＯＳインバータに結合する一対のＮＦＥＴパス・ゲートをさらに備えており、
    シリコン・ウェーハに高性能シリコン基板部分を形成するステップと、
    前記シリコン・ウェーハの前記高性能シリコン基板部分に前記ＳＲＡＭメモリの前記周辺論理部分を構成する回路を形成するステップと、
    表面シリコン層とシリコン基板の間に位置付けされた埋込み酸化物層を前記シリコン・ウェーハに形成し、
    前記表面シリコン層のボディ領域の上に複数のＰＦＥＴゲートおよびＮＦＥＴゲートを形成し、
    少なくとも一対の隣り合うＮＦＥＴボディ領域の間に漏れ経路拡散領域を形成し、ここで、前記漏れ経路拡散領域は、他のステップで形成されるべき浅いソース／ドレイン拡散と同じドーパント型を前記浅いソース／ドレイン拡散よりも比較的低い濃度で逆ドープされ、それによって、前記ソース／ドレイン領域よりも低い接合漏れに対する障壁をもたらし、前記漏れ経路拡散領域は前記埋込み酸化物層まで延びているものであり、そして
    前記表面シリコン層の中に部分的に延びている前記浅いソース／ドレイン拡散を前記漏れ経路拡散領域の上に形成することによって、前記ＳＲＡＭメモリの前記ＳＲＡＭアレイ部分を形成するステップと、を備える方法。