KR100395730B1 - 스태틱 랜덤 액세스 메모리 및 반도체장치 - Google Patents

스태틱 랜덤 액세스 메모리 및 반도체장치 Download PDF

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KR100395730B1 KR10-2003-0023497A KR20030023497A KR100395730B1 KR 100395730 B1 KR100395730 B1 KR 100395730B1 KR 20030023497 A KR20030023497 A KR 20030023497A KR 100395730 B1 KR100395730 B1 KR 100395730B1
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Abstract

SRAM에서, 메모리셀은 각각 4개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터로 구성되어 있다. 4개의 NMOS 트랜지스터는 각각 채널영역이 게이트에 전기적으로 접속된 DTMOS로 구성되어 있다. 각 NMOS 트랜지스터에서, 온때의 임계 전압(Vth)은 오프때 보다 낮다. 한편, 오프때의 임계 전압(Vth)은 채널영역이 게이트와 전기적으로 접속되어 있지 않은 통상의 NMOS 트랜지스터와 동등하다. 상기 SRAM의 독출 및 기입 회로도 채널영역이 게이트에 전기적으로 접속된 DTMOS로 형성된 MOS 트랜지스터들을 포함하고 있다.

Description

스태틱 랜덤 액세스 메모리 및 반도체장치{STATIC RANDOM ACCESS MEMORY AND SEMICONDUCTOR DEVICE}
본 발명은 스태틱 랜덤 액세스 메모리(이하, "SRAM"이라 함) 및 반도체 장치에 관한 것이다.
근래, 미세가공기술등의 발전에 의해, LSI(대규모 집적 회로)의 고속화 및 고집적화가 진행되고 있다. 고속으로 동작하는 LSI를 실용화하기 위해서는, LSI의 저소비전력화는 중요한 기술 요건들중 하나이다. 즉, LSI를 고속으로 동작시키면 소비전력은 증가하게 된다. 따라서, LSI를 안정적으로 동작시키기 위해서는, 세라믹 패키지의 채용이나 방열 핀(fin)등이 필요하게 되어, 비용이 증가되어 버리는 것이다. 또한, 근래의 휴대기기는 소형 경량화쪽으로 더욱 진행되고 있으며, 전지에 의해 장치를 장시간 사용하기 위해서도 저소비전력화는 중요하다.
종래, N형 MOS(금속산화막 반도체) 트랜지스터 4개와 P형 MOS 트랜지스터 2개로 구성된 SRAM 셀이 일반적으로 사용되고 있다. 도 9에, 상기 종래의 N형 MOS(이하, "NMOS"라 함) 트랜지스터 4개와 P형 MOS(이하, "PMOS"라 함) 트랜지스터 2개로 구성된 SRAM 셀의 회로도를 나타낸다. 또한, 도 10은 상기 구성의 SRAM 셀을 이용한 SRAM 전체의 레이아웃을 나타낸다.
도 10을 참조하면, 상기 SRAM(1)은 입/출력 인터페이스부(2), 상기 SRAM 셀이 분포되는 메모리부(3), 어드레스 디코더부(4), 데이터 기입/독출 제어부(5)로 개략적으로 구성된다. 상기 메모리부(3)를 구성하는 SRAM 셀은 도 9에 도시된 구성을 갖는다. 즉, 비트선(B)은 제 1 NMOS 트랜지스터(11)의 소스(드레인)에 접속된다. 워드선(WL)은 제 1 NMOS 트랜지스터(11) 및 제 2 NMOS 트랜지스터(12)의 게이트에 접속되고, 반전비트선(BX)은 제 2 NMOS 트랜지스터(12)의 소스(드레인)에 접속되어 있다.
상기 제 1 NMOS 트랜지스터(11)에 속하며 비트선(B)에 접속되지 않은 쪽의 드레인(소스)(Y)는 제 3 NMOS 트랜지스터(13) 및 제 1 PMOS 트랜지스터(15)의 게이트에 접속되고 제 4 NMOS 트랜지스터(14) 및 제 2 PMOS 트랜지스터(16)의 드레인에도 접속되어 있다.
상기 제 2 NMOS 트랜지스터(12)에 속하고 반전비트선(BX)에 접속되지 않은 쪽의 드레인(소스)(YX)는 제 4 NMOS 트랜지스터(14) 및 제 2 PMOS 트랜지스터(16)의 게이트에 접속되고 제 3 NMOS 트랜지스터(13) 및 제 1 PMOS 트랜지스터(15)의 드레인에도 접속되어 있다.
상기 제 3 NMOS 트랜지스터(13) 및 제 4 NMOS 트랜지스터(14)의 소스는 GND에 접속되어 있고, 제 1 PMOS 트랜지스터(15) 및 제 2 PMOS 트랜지스터(16)의 소스는 VDD에 접속되어 있다.
상기 구성에 있어서, 상기 제 1 NMOS 트랜지스터(11)∼제 4 NMOS 트랜지스터(14) 각각이 온될때 채널이 형성되는 반도체영역은 GND에 접속되어 있다. 한편, 제 1 PMOS 트랜지스터(15) 및 제 2 PMOS 트랜지스터(16) 각각이 온될때 채널이 형성되는 다른 반도체영역은 VDD에 접속되어 있다.
그러나, 상기 종래의 SRAM에는 다음과 같은 문제가 있다. 즉, SRAM을 저소비전력화 하기 위해서는, 동작전압(VDD)을 감소시킴에 의해 큰 효과가 얻어진다. 그런데, 전압(VDD)을 내리면, MOS 트랜지스터의 구동전류가 작게 되어 회로의 지연시간이 커져 동작 속도가 저하하는 문제가 있다. 이 문제의 해결책으로, 저전압이라도 M0S 트랜지스터의 구동전류가 너무 작게 되지 않도록 M0S 트랜지스터의 임계전압(Vth)을 낮게 하는 것이 고려된다. 그러나, 임계 전압(Vth)을 낮게 하면, M0S 트랜지스터의 리크전류가 증대하여, 스탠바이 모드에서도 리크 전류가 존재함으로써 소비 전력이 증가하는 문제가 있다.
따라서, 본 발명의 목적은 저전압으로 동작가능한 저소비전력이고 면적도 작은 SRAM 및 반도체장치를 제공하는 것이다.
상기 목적을 달성하도록, 본 발명의 일 양태에 의하면, 채널 형성 반도체영역과 게이트가 서로 전기적으로 접속된 M0S 트랜지스터를 가진 스태틱 랜덤 액세스 메모리(SRAM)가 제공된다.
게이트가 채널 형성 반도체영역에 전기적으로 접속된 M0S 트랜지스터를 본 명세서에서는 "DTM0S(Dynamic Threshold M0S)트랜지스터" 또는 간단하게 "DTMOS"라고 한다. DTMOS 트랜지스터에서는 게이트가 채널 형성 반도체영역에 전기적으로 접속되어 있기 때문에, 각 M0S 트랜지스터는 온일때 임계 전압(｜Vth｜)이 내려 가는 한편, 오프때에는 임계 전압(｜Vth｜)이 올라가도록 제어가능하다. 따라서, 0.5V 에서의 저전압동작이 가능해져, 오프때의 리크 전류의 증가를 방지한다. 따라서, 본 발명의 SRAM은 종래의 SRAM보다 소비 전력이 감소된다. 또한, 상기 온때의 DTMOS의 ｜Vth｜이 낮기 때문에, 온저항도 낮게 되어, 기입/독출 속도가 빠르게 된다. 기입/독출 속도를 종래와 동등하게 유지하는 경우에는, 온저항이 낮아지는 만큼 상기 DTMOS의 게이트폭을 좁게 할 수 있어서 SRAM의 소면적화가 얻어진다.
일 실시예에서, 본 발명의 SRAM의 메모리셀은 DTMOS로 형성된 N형 MOS 트랜지스터, 및 채널 형성 반도체영역이 전원에 전기적으로 접속된 P형 M0S 트랜지스터를 포함하고 있다.
상기 구성에 의하면, 메모리셀 또는 SRAM 셀에 포함되는 N형 MOS 트랜지스터는 DTMOS 트랜지스터이다. 이로써 상기 SRAM 셀의 저전압동작, 저소비전력 및 고속 기입/독출이 가능하게 된다. 기입/독출 속도를 종래의 속도와 동등하게 유지하는 경우에는, 상기 SRAM 셀의 소면적화가 얻어진다.
상기 PMOS 트랜지스터의 게이트산화막 두께를 상기 N형 MOS 반도체 트랜지스터의 게이트산화막 두께보다 두껍게 되도록 할 수 있다.
이 경우, 상기 P형 MOS 트랜지스터의 온저항이 커지기 때문에, 전류가 감소되고, NMOS 트랜지스터를 보다 소형으로 구성할 수 있다. 따라서, 상기 SRAM 셀은 더욱 소면적화되고, 리크 전류가 작게되고, 저소비전력화가 이루어진다.
각각의 P형 MOS 트랜지스터의 채널 형성 반도체영역을 상기 N형 MOS 트랜지스터의 채널 형성 반도체영역을 형성하는 P형 웰보다 깊은 N 형웰로 형성하여, 상기 채널 형성 반도체영역들이 서로 전기적으로 분리되도록 할 수 있다.
이 경우, 서로 분리할 필요가 있는 얕은 웰은 P형 M0S 트랜지스터에 대해 사용되지 않는다. 따라서, 그 만큼 상기 SRAM 셀의 면적이 감소된다.
상기 실시예에서, 메모리셀의 PM0S 트랜지스터를 저항으로 치환할 수 있다.
일 실시예에서, 본 발명의 SRAM은 DTMOS 트랜지스터를 포함하는 기입 회로수단을 구비하고 있다.
상기한 바와 같이, DTMOS 트랜지스터는 온저항이 낮고 오프때의 리크전류를 억제할 수 있다. 그 때문에, 기입 회로의 저전압동작, 저소비전력화, 기입 속도의 고속화 및 소면적화를 달성할 수 있다.
일 실시예에서, 상기 기입 회로 수단의 DTMOS 트랜지스터는 비트선 및 반전비트선의 전위를 각각 고레벨로 하도록 작용하는 N형 DTMOS 트랜지스터를 포함하고 있다.
이 경우, 메모리셀에 대한 기입시에, 상기 비트선 및 반전비트선의 고레벨전위가 감소된다. 따라서, 소비전력이 더욱 감소된다.
또한, 본 발명의 SRAM은 DTMOS 트랜지스터를 포함하는 독출 회로 수단을 포함한다.
또한, 본 발명의 다른 양태에 의하면 :
채널 형성 반도체영역이 제 1 웰로 형성되며, 내부 처리 실행을 하는 제 1 M0S 트랜지스터; 및
채널 형성 반도체영역이 상기 제 1 웰보다 깊은 제 2 웰로 형성되며, 외부 장치와 직접 신호의 송수신을 하는 제 2 MOS 트랜지스터를 구비한 반도체장치가 제공된다.
상기 구성을 갖는 반도체장치는 고정전내압을 갖는 신뢰성이 높은 반도체장치이다.
도 1은 본 발명의 SRAM을 구성하는 SRAM 셀의 회로도,
도 2는 도 1에 도시된 SRAM 셀로 구성된 SRAM 셀어레이, 및 기입 회로 및 독출 회로 사이의 접속 관계를 나타낸 도면,
도 3은 도 1에 도시된 SRAM 셀의 부분 단면도,
도 4는 도1의 SRAM 셀의 변형예의 부분 단면도,
도 5는 도 1과 다른 SRAM 셀의 회로도,
도 6은 도 5 또는 도 1에 도시된 SRAM 셀로 구성된 SRAM 셀어레이, 및 기입 및 독출 회로 사이의 접속관계를 나타낸 도면,
도 7은 도 1 또는 도 5에 도시된 SRAM 셀을 이용하는 반도체장치의 레이아웃을 나타낸 도면,
도 8은 도 7의 인터페이스부의 부분 단면도,
도 9는 종래의 SRAM 셀의 회로도, 및
도 10은 종래의 SRAM 셀을 이용한 SRAM의 레이아웃을 나타낸 도면이다.
이하, 본 발명을 도시된 실시예에 의해 상세하게 설명한다. 도 1은 본 실시예의 SRAM을 구성하는 SRAM 셀의 일례를 나타내는 회로도이다. 본 실시예의 SRAM 셀(27)도 2개의 PMOS 트랜지스터와 4개의 NMOS 트랜지스터로 구성된다.
비트선(B)은 제 1 NMOS 트랜지스터(21)의 소스(드레인)에 접속된다. 워드선(WL)은 제 1 NMOS 트랜지스터(21) 및 제 2 NMOS 트랜지스터(22)의 게이트에 접속되고, 반전 비트선(BX)은 제 2 NMOS 트랜지스터(22)의 소스(드레인)에 접속되어 있다.
상기 제 1 NMOS 트랜지스터(21)에 속하며 비트선(B)에 접속되어 있지 않은 쪽의 드레인(소스)(Y)은 제 3 NMOS 트랜지스터(23) 및 제 1 PMOS 트랜지스터(25)의 게이트에 접속되고 또한 제 4 NMOS 트랜지스터(24) 및 제 2 PMOS 트랜지스터(26)의 드레인에도 접속되어 있다.
상기 제 2 NMOS 트랜지스터(22)에 속하며 반전비트선(BX)에 접속되어 있지 않은 쪽의 드레인(소스)(XY)은 제 4 NMOS 트랜지스터(24) 및 제 2 PMOS 트랜지스터(26)의 게이트에 접속되고 또한 제 3 NMOS 트랜지스터(23) 및 제 1 PMOS 트랜지스터(25)의 드레인에도 접속되어 있다.
상기 제 4 NMOS 트랜지스터(24) 및 제 3 NMOS 트랜지스터(23)의 소스는 GND에 접속되어 있고, 제 1 PMOS 트랜지스터(25) 및 제 2 PMOS 트랜지스터(26)의 소스는 VDD에 접속되어 있다.
본 실시예에서는, 상기 제 1 NMOS 트랜지스터(21)∼제 4 NMOS 트랜지스터(24)가 상기 DTMOS(Dynamic Threshold M0S)로 구성되어 있다. 한편, 제1 PMOS 트랜지스터(25) 및 제 2 PMOS 트랜지스터(26) 각각이 온될 때 채널이 형성되는 반도체영역을, 도 9에 도시한 종래의 SRAM 셀과 유사하게, VDD에 접속하고 있다.
도 2는 상기 구성을 갖는 SRAM 셀(27)을 기억소자로 이용하는 SRAM에서의 SRAM 셀어레이(28)와 기입 회로 및 독출 회로 사이의 접속 관계를 나타낸 회로도이다. 이 경우, 기입 회로(29,31) 및 독출 회로(37)를 구성하는 MOS 트랜지스터들은 모두 DTMOS 트랜지스터이다. 이하, 도 1 및 도 2에 나타낸 회로를, VDD = 0.5V에서 동작되는 경우에 대해서 설명한다.
우선, 데이터 "1"을 기억하고 있는 상태에서 상기 SRAM 셀(27)에 데이터 "0"을 기입하는 방법에 대해 설명한다. 데이터 "1"을 기억하고 있는 상태는, 상기 제 1 및 제 2 NMOS 트랜지스터(21,22)가 오프되고, 제 2 PMOS 트랜지스터(26)가 온되는 한편 제 4 NMOS 트랜지스터(24)가 오프되어 노드 (Y)가 VDD 레벨로 되고, 제 1 PMOS 트랜지스터(25)가 오프되고 제 3 NMOS 트랜지스터(23)가 온되어 노드(XY)가 GND 레벨이 된 상태이다. 이 상태에서, 데이터“0"가 SRAM 셀(27)에 기입된다.
상기 기입 회로(29,31)에 의해 비트선(B)은 GND(0)레벨로, 반전비트선(BX)은 VDD 레벨로 설정된다. 또한, 선택된 SRAM 셀(27)의 워드선(WL)은 VDD 레벨로 되어, 선택된 SRAM 셀(27)의 제 1 및 제 2 NMOS 트랜지스터(21,22)는 함께 온된다. 따라서, 노드(Y)의 전위는 VDD와 GND 사이의 전위차(0.5V)를 제 2 PMOS 트랜지스터(26)의 온저항(RP2), 제 1 NMOS 트랜지스터(21)의 온저항(RNl), 및 비트선(B)을 GND 레벨로 하고 있는 기입 회로(29)의 NMOS 트랜지스터(30)의 온저항(RNW1)의 합으로 분할한 전위가 된다. 따라서, 노드(Y)의 전위(VY)는 식 (1)로 표현된다 :
VY= 0.5×(RN1+ RNW1)/(RP2+ RN1+ RNW1) ··· (1)
식 (1)로 표현되는 노드(Y)의 전위(VY)가 제 3 NMOS 트랜지스터(23)와 제 1 PMOS 트랜지스터(25)로 구성되는 인버터를 반전시킬 수 있는 낮은 전위가 되도록, 제 2 PMOS 트랜지스터(26)의 온저항(PR2)을 크게 설정함과 동시에, 제 1 NMOS 트랜지스터(21)의 온저항(RNl)과 NMOS 트랜지스터(30)의 온저항(RNW1)을 작게 설정하여 놓는다. 그 결과, 데이터“0" 기입시에 제 3 NMOS 트랜지스터(23)와 제 1 PMOS 트랜지스터(25)로 구성되는 인버터가 반전하여, 노드(YX)의 전위는 VDD 레벨로 된다.
다음에, 상기 제 2 PMOS 트랜지스터(26)와 제 4 NMOS 트랜지스터(24)로 구성되는 인버터도 반전하여, 제 2 PMOS 트랜지스터(26)가 오프되는 한편, 제 4 NMOS 트랜지스터(24)가 온된 상태에서, 노드(Y)의 전위는 GND 레벨로 된다. 요컨대, 선택된 SRAM 셀(27)에는 데이터“0"이 기입 완료되었음을 의미한다. 그 후, 워드선(WL)을 GND 레벨로 낮추어 제 1 및 제 2 NMOS 트랜지스터(21,22)를 오프함으로써, 데이터“0"이 기억된다.
데이터“0"을 기억하고 있는 SRAM 셀(27)에 데이터“1"이 기입되는 경우에 대해 설명한다. 기입 회로(29,31)에 의해 비트선(B)은 VDD 레벨로, 반전비트선(BX)은 GND 레벨로 설정된다. 또한, 선택된 SRAM 셀(27)의 워드선(WL)은 VDD 레벨로 되고, 해당 SRAM 셀(27)의 제 1 및 제 2 NMOS 트랜지스터(21,22)는 함께 온된다. 따라서, 노드(YX)의 전위는 VDD와 GND 사이의 전위차(0.5V)를, 제 1 PMOS 트랜지스터(25)의 온저항(RP1), 제 2 NMOS 트랜지스터(22)의 온저항(RN2), 및 반전비트선(BX)을 GND 레벨로 하고 있는 기입 회로(31)의 NMOS 트랜지스터(32)의 온저항(RNW2)의 합으로 분할한 전위가 된다. 따라서, 노드(YX)의 전위(VYX)는 식 (2)로 표현된다 :
VYX= 0.5×(RN2+ RNW2)/(RP1+ RN2+ RNW2) ··· (2)
상기 식 (2)로 표현되는 노드(YX)의 전위(VYX)가 제 4 NMOS 트랜지스터(24)와 제 2 PMOS 트랜지스터(26)로 구성되는 인버터를 반전시킬 수 있는 낮은 전위로 되도록, 제 1 PMOS 트랜지스터(25)의 온저항(PRl)을 크게 설정한다. 한편, 제 2 NMOS 트랜지스터(22)의 온저항(RN2)과 NMOS 트랜지스터(32)의 온저항(RNW2)은 작게 설정하여 놓는다. 그 결과, 데이터“1" 기입시에, 제 4 NMOS 트랜지스터(24)와 제 2 PMOS 트랜지스터(26)로 구성되는 인버터가 반전하여, 노드(Y)의 전위는 VDD 레벨로 된다.
다음에, 상기 제 1 PMOS 트랜지스터(25)와 제 3 NMOS 트랜지스터(23)로 구성되는 인버터도 반전하여, 제 1 PMOS 트랜지스터(25)가 오프되는 한편, 제 3 NMOS 트랜지스터(23)가 온되며, 노드(YX)의 전위는 GND 레벨로 된다. 요컨대, 선택된 SRAM 셀(27)에는 데이터“1"이 기입 완료되었음을 의미한다. 그 후, 워드선(WL)을 GND 레벨로 하여 제 1 및 제 2 NMOS 트랜지스터(21,22)를 오프함으로써, 데이터“1"이 기억된다.
본 실시예에서 SRAM 셀(27)을 구성하는 제 1 NMOS 트랜지스터(21)∼제 4 NMOS 트랜지스터(24)는 상기한 바와 같이 DTMOS 트랜지스터로 형성된다. 또한, 기입 회로(29,31)의 NMOS 트랜지스터(30,32) 및 PMOS 트랜지스터(33,34)도 DTMOS 트랜지스터이다. 상기 DTMOS는, 상기한 바와 같이, 온상태에서 채널을 형성하는 반도체영역이 게이트에 접속되는 트랜지스터이다. 따라서, DTMOS가 온일때의 ｜Vth｜(Vth=임계 전압)는 도 9에 나타낸 종래의 SRAM 셀의 제 1 NMOS 트랜지스터(11)∼제 4 NMOS 트랜지스터(14)의 경우와 같이 채널이 GND 레벨의 전위를 갖는 경우 또는 통상의 PMOS 트랜지스터의 경우와 같이 채널이 VDD 레벨의 전위를 가질 때 보다 낮게 된다. 따라서, 온 상태의 저항이 낮게 된다. 한편, 오프 상태에서는, ｜Vth｜가 도 9에 나타낸 종래의 SRAM 셀의 제 1 NMOS 트랜지스터(11)∼제 4 NMOS 트랜지스터(14) 또는 통상의 PMOS 트랜지스터와 같은 정도로 높게 된다.
따라서, 상기 DTMOS로 구성된 각 MOS 트랜지스터(21∼24,30,32∼34)는 온저항이 작고 오프때의 리크 전류가 적다. 그 결과, 소면적 및 저소비전력을 갖는 SRAM 셀(27)이 실현된다. 또한, 기입 속도가 빠르고, 소면적이며, 저소비전력인 기입 회로(29,31)를 실현할 수 있다.
상기 SRAM 셀(27)에 기억된 데이터를 독출하는 경우에는, 기입 회로(29)의 NMOS 트랜지스터(30) 및 PMOS 트랜지스터(33)와 기입 회로(31)의 NMOS 트랜지스터(32) 및 PMOS 트랜지스터(34)가 오프된다. 또한, 어드레스신호가 스위치된 직후의 일정 기간동안만, 비트선(B)과 전원전압(VDD) 사이에 제공되는 독출 회로(37)의 NMOS 트랜지스터(35), 및 반전비트선(BX)과 전원전압(VDD) 사이에 제공되는 독출 회로(37)의 NMOS 트랜지스터(36)를 온함으로써, 비트선(B)과 반전비트선(BX)을 (VDD-Vthnon)레벨까지 끌어올린다. 그후, 비트선(B) 및 반전비트선(BX)이 (VDD-Vthnon) 레벨로 올려지기에 충분한 기간이 경과한 뒤에, NMOS 트랜지스터(35,36)가 오프된다. 상기 "Vthnon"은 NMOS 트랜지스터(35) 및 NMOS 트랜지스터(36)가 온일때의 Vth이다.
이와 같이 상기 NMOS 트랜지스터(35,36)가 오프되면, 선택된 워드선 (WL)이 VDD 레벨의 전위로 된다. 이어서, 선택된 SRAM 셀(27)의 제 1 NMOS 트랜지스터(21) 및 제 2 NMOS 트랜지스터(22)가 온되어 노드(Y)의 전위가 비트선(B)으로 도출되고 노드(YX)의 전위가 반전비트선(BX)으로 도출된다.
상기 SRAM 셀(27)에 데이터“0"이 기억되어 있는 경우, 제 1 및 제 2 NMOS 트랜지스터(21,22)가 온되기 전에 노드(Y)의 레벨은 GND 이다. 그러나, 제 1 및 제 2 NMOS 트랜지스터(21,22)가 온되면, 비트선(B)은 전위(VDD-Vthnon)로 프리챠지되기 때문에, 노드(Y)의 전위(VY)는, 제 4 NMOS 트랜지스터(24)의 온저항을 RN4라 하면, 일시적으로 식 (3)으로 표현된다 :
VY=(VDD-Vthnon)× RN4/(RN1+ RN4) ··· (3)
이 경우에, 식 (3)으로 표현되는 노드(Y)의 전위(VY)가 제 1 PMOS 트랜지스터(25)와 제 3 NMOS 트랜지스터(23)로 구성된 인버터의 반전전압을 넘지 않도록, 제 4 NMOS 트랜지스터(24)와 제 1 NMOS 트랜지스터(21)의 온저항(RN4,RN1)이 설정되어 있다. 따라서, 비트선(B)은 온상태의 제 1 NMOS 트랜지스터(21)와 온상태의 제 4 NMOS 트랜지스터(24)를 통해 디스챠지되고, 비트선(B)은 GND 레벨로 된다.
한편, 상기 반전비트선(BX)의 전위는, 노드(YX)의 전위가 VDD이므로, (VDD-Vthnon)으로 변하지 않고 유지된다. 따라서, 독출 회로(39)의 인버터(38)를 통해 출력(Q)의 레벨은 L레벨이 되어, 데이터“0"이 독출된다. 그 후, 워드선(WL)이 GND레벨의 전위를 갖게 되어 제 1 및 제 2 NMOS 트랜지스터(21,22)가 오프됨으로써, SRAM 셀(27)에 기억되어 있는 데이터가 파괴되지 않고 보유된다.
유사하게, 상기 SRAM 셀(27)에 데이터 "1"이 기억되어 있고 제 2 NMOS 트랜지스터(22)가 온되는 경우에, 노드(YX)의 전위(VYX)는, 제 3 NMOS 트랜지스터(23)의 온저항을 RN3라 하면, 일시적으로 식 (4)로 표현된다 :
VYX=(VDD-Vthnon)× RN3/(RN2+ RN3) ··· (4)
이 경우에, 식 (4)로 표현되는 노드(YX)의 전위(VYX)가 제 2 PMOS 트랜지스터(26)와 제 4 NMOS 트랜지스터(24)로 구성된 인버터의 반전 전압을 넘지 않도록 제 3 NMOS 트랜지스터(23)와 제 2 NMOS 트랜지스터(22)의 온저항 (RN3,RN2)이 설정되어 있다. 따라서, SRAM 셀(27)에 기억되어 있는 데이터는 파괴되지 않는다. 반전비트선(BX)의 전위는, GND 레벨이므로, 인버터(38)에 의해 반전되어, 출력(Q)에서 데이터“1"이 독출된다.
상기 독출 회로(37)를 구성하는 NMOS 트랜지스터(35) 및 NMOS 트랜지스터(36)는 DTMOS로 구성되어 있다. 따라서, 온저항이 작고, 오프시에 리크 전류가 적은 특성을 갖고 있다. 따라서, 비트선(B) 및 반전비트선(BX)의 프리챠징 시간을 짧게 할 수 있음으로써, 면적 및 리크 전류를 적게 할 수 있다. 독출 회로(37)를 DTMOS로 이루어지는 PMOS 트랜지스터로 구성하더라도 같은 효과가 얻어진다. 또한, 독출 회로(39)를 구성하는 인버터(38)를 DTMOS 인버터로 형성하면, 독출 회로는 저소비전력화 및 독출 속도의 고속화를 이룰 수 있다.
통상, 상기 SRAM 셀에서는, 데이터 기억때의 소비 전력을 작게 하기 위해서각 트랜지스터의 오프때의 리크 전류를 억제할 필요가 있다. 이 경우, 각 M0S 트랜지스터의 ｜Vth｜의 값을 너무 작게 할 수 없다. 따라서, 도 9에 도시된 종래의 SRAM 셀에 있어서는, 제 1 및 제 2 NMOS 트랜지스터(11,12)의 온저항(RN11,RN12)과 기입 회로의 2개의 NMOS 트랜지스터(도 2에서의 NMOS 트랜지스터(30,32)에 대응함)의 온저항을 작게 하기 위해서, 상기 SRAM 셀 및 기입 회로에서의 4개의 NMOS 트랜지스터의 게이트폭을 넓게 해야 하며, 이로써 바람직스러지 않게도 각 NMOS 트랜지스터의 면적, 결국은, SRAM 셀의 면적이 커지게 된다.
또한, 상기 4개의 NMOS 트랜지스터의 게이트폭을 넓게 하지 않는 경우에는, SRAM 셀의 제 1 및 제 2 PMOS 트랜지스터(15,16)의 온저항을 크게 해야 한다. 이를 위해서는, PMOS 트랜지스터(15,16) 모두의 게이트 길이를 길게 해야 한다. 따라서, 이 경우에도 SRAM 셀의 면적이 커져 버린다. 또한, 제 1 및 제 2 PMOS 트랜지스터(15,16)의 게이트 길이를 길게한 경우에는, 해당 SRAM 셀에 데이터를 기입 또는 독출할때에 제 1 및 제 2 NMOS 트랜지스터(11,12)의 온저항이 크기 때문에 기입/독출 시간이 길어지게 되는 다른 문제가 있다.
이에 대하여, 본 실시예에 따르면, 상기 SRAM 셀(27)의 제 1 NMOS 트랜지스터(21)∼제 4 NMOS 트랜지스터(24)는 상기한 바와 같이 DTMOS로 구성되어 있다. 따라서, 상기 4개의 NMOS 트랜지스터(21∼24)의 오프때의 채널영역 전압은 GND 레벨이고, 도 9에 도시된 종래의 SRAM 셀의 제 1 NMOS 트랜지스터(11)∼제 4 NMOS 트랜지스터(14)와 같은 특성을 나타낸다. 이에 대하여, 온때의 4개의 NMOS 트랜지스터(21∼24)의 채널영역 전압은 VDD 레벨이다. 따라서, 각 NMOS 트랜지스터(21∼24)의 온때의 ｜Vth｜는 오프때의 ｜Vth｜(즉, 종래의 SRAM 셀의 각 NMOS 트랜지스터(11∼14)의 ｜Vth｜)보다 작게 된다. 즉, 종래의 SRAM 셀에서는 곤란하던 0.5V라는 낮은 전압에서의 동작이 가능해져, 동작때의 소비전력을 작게 할 수 있는 것이다. 또한, 상기 온저항은 게이트 전압으로부터 ｜Vth｜을 뺀 값(VGS-｜Vth｜)에 역비례하기 때문에, 본 실시예의 SRAM 셀(27)의 각 NMOS 트랜지스터(21∼24)의 온저항은 종래의 SRAM 셀의 각 NMOS 트랜지스터(11∼14)의 온저항보다 작게 된다. 따라서, 종래의 SRAM 셀의 경우보다 기입/독출 속도를 빠르게 할 수 있다. 종래의 SRAM 셀보다 빠르게 기입/독출 속도를 증가시키도록 요구되지 않는 경우, 종래의 SRAM 셀보다 메모리셀의 면적을 작게할 수 있다. 또한, 상기 각 NMOS 트랜지스터(21∼24)의 오프때의 리크 전류는 상기 NMOS 트랜지스터(11∼14)의 오프때의 리크 전류와 동일하기 때문에, 스탠바이 상태에서의 소비 전력이 증가하는 문제가 없게 된다.
상기 SRAM 셀(27)의 제 1 및 제 2 PMOS 트랜지스터(25,26)의 게이트산화막 두께는 제 1∼제 4 NMOS 트랜지스터(21∼24)의 게이트산화막 두께와 같더라도 좋다. 그러나, 제 1 및 제 2 PMOS 트랜지스터(25,26)의 게이트산화막 두께를 제 1∼제 4 NMOS 트랜지스터(21∼24)의 게이트산화막 두께보다 두껍게 함으로써, 제 1 및 제 2 PMOS 트랜지스터(25,26)의 온저항을 크게하여 전류치를 낮게 할 수 있고, 제 1 NMOS 트랜지스터(21)∼제 4 NMOS 트랜지스터(24) 및 제 1 및 제 2 PMOS 트랜지스터(25,26)를 보다 작은 크기로 구성할 수 있다. 따라서, 이 경우에서는, 더욱 소면적이고, 리크 전류도 적고, 저소비전력인 SRAM 셀을 제공할 수 있다.
도 3은 도 1에 도시된 SRAM 셀(27)의 부분 단면도로서, 깊은 웰과 얕은 웰로 된 2중웰 구조를 나타낸다. 제 1 및 제 3 NMOS 트랜지스터(21,23)가 형성되어 있는 얕은 P웰(41,42)은 각 NMOS 트랜지스터(21,23)에 대해 트렌치(43)와 깊은 N웰(44)에 의해 전기적으로 분리되어 있다. 제 1 NMOS 트랜지스터(21)의 게이트는 얕은 P웰(41)에 접속되며, 제 3 NMOS 트랜지스터(23)의 게이트는 얕은 P웰(42)에 접속되어, 각 트랜지스터가 DTMOS를 형성하고 있다. 또한, 깊은 N웰(44)은 VDD에 접속되어 있다.
또한, 상기 제 1 PMOS 트랜지스터(25)가 형성되어 있는 얕은 N웰(45)은 VDD에 접속되는 한편, 깊은 P웰(46)은 GND에 접속되어 있다. 한편, 제 1 PMOS 트랜지스터(25)(제 2 PMOS 트랜지스터(26))는 상기 DTMOS로 구성될 수 있지만, 소면적을 유지하면서 온저항을 크게 하기 위해서는 얕은 N웰(45)을 VDD에 접속함이 좋다.
또한, 제 1 PMOS 트랜지스터(25)의 게이트산화막(251)의 막두께는 제 1 및 제 3 NMOS 트랜지스터(21,23)의 게이트산화막(211,231)의 막두께보다 두껍다. 도시되어 있지 않지만, 이와 유사하게, 제 2 PMOS 트랜지스터(26)의 게이트산화막 두께는 제 2 및 제 4 NMOS 트랜지스터(22,24)의 게이트산화막 두께보다 두껍다.
도 4는 도 3의 SRAM 셀(27)의 구조를 개조한 것이다. 제 1 및 제 3 NMOS 트랜지스터(21,23)가 형성되어 있는 얕은 P웰(51,52)은 각 MOS 트랜지스터(21,23)에 대해 트렌치(53)와 깊은 N웰(54)에 의해 전기적으로 분리되어 있다. 그리고, 제 1 NMOS 트랜지스터(21)의 게이트는 얕은 P웰(51)에 접속되며, 제 3 NMOS 트랜지스터(23)의 게이트는 얕은 P웰(52)에 접속되어, 각 트랜지스터가 DTMOS를 형성하고 있다. 또한, 깊은 N웰(54)은 VDD에 접속되어 있다.
도 3의 구조를 다시 참조하면, 도 3에 완전하게 나타나 있지 않지만, 상기 제 1 및 제 2 PMOS 트랜지스터(25,26)가 형성되어 있는 얕은 N웰은 각 PMOS 트랜지스터에 대해 트렌치(47)와 깊은 P웰(46)에 의해 전기적으로 분리되어 있다. 그러나, SRAM 셀(27)의 제 1 및 제 2 PMOS 트랜지스터(25,26)의 채널이 형성되는 반도체영역은 공통의 VDD 레벨의 전위를 갖기 때문에, 제 1 및 제 2 PMOS 트랜지스터(25,26)에 대해 얕은 N웰(45)을 분리할 필요는 없다.
따라서, 도 4의 개조된 구조에서는, 상기 얕은 P웰(51,52)을 분리하기 위한 깊은 N웰영역(54)(VDD의 전압이 인가됨)에 제 1 PMOS 트랜지스터(25)와 제 2 PMOS 트랜지스터(26) 모두를 형성하는 것이다. 이로써 SRAM 셀(27)의 영역에서 얕은 N웰 및 깊은 P웰을 형성할 필요가 없다. 따라서, 도 3에 도시된 구조보다 SRAM 셀(27)의 면적을 작게 할 수 있다.
도 3 및 도 4에 도시된 구조들은 상기 SRAM 셀(27)을 실리콘 단결정 기판상에 형성한 경우의 예이지만, 이와 다르게 도 1에 도시된 SRAM 셀(27) 및 도 2에 도시된 SRAM은 SOI(실리콘 온 절연체) 기판상에 형성될 수 있다. 또한, 도 3 및 도 4에서는 제 1 NMOS 트랜지스터(21)와 제 3 NMOS 트랜지스터(23) 및 제 1 PMOS 트랜지스터(25) 사이의 관계를 나타내고 있지만, 제 2 NMOS 트랜지스터(22,24) 및 제 2 PMOS 트랜지스터(26) 사이의 관계도 동일하다.
도 5는 도 1에 도시된 SRAM 셀(27)의 제 1 및 제 2 PMOS 트랜지스터(25,26)를 각각 제 1 저항(65) 및 제 2 저항(66)으로 바꿔 놓은 SRAM 셀(67)을 나타낸다.한편, 제 1 NMOS 트랜지스터(61)∼제 4 NMOS 트랜지스터(64)는 각각 도 1에 도시된 SRAM 셀(27)의 제 1 NMOS 트랜지스터(21)∼제 4 NMOS 트랜지스터(24)에 상당한다. 이 경우, 상기 제 1 및 제 2 저항(65,66)은 고저항 폴리실리콘이나 박막 트랜지스터(TFT)등으로 형성된다.
상기 SRAM 셀(67)에, 데이터“1"이 기입된 상태(노드(Y)→ VDD, 노드(YX)→ GND)에서 데이터“0"을 기입하는 경우에는, 제 2 저항(66)이 고저항치(RP2)를 갖게 되어 식 (1)로 표현되는 노드(Y)의 전압(VY)이 제 1 저항(65)과 제 3 NMOS 트랜지스터(63)로 구성되는 인버터를 반전할 수 있는 전압이 된다. 또한, 데이터“0"이 기입된 상태(노드(Y)→ GND, 노드(YX)→ VDD)에서 데이터“1"을 기입하는 경우에는, 제 1 저항(65)이 고저항치(RP1)를 갖게 되어 식 (2)로 표현되는 노드(YX)의 전압(VYX)이 제 2 저항(66)과 제 4 NMOS 트랜지스터(64)로 구성되는 인버터를 반전시킬 수 있는 전압이 된다. 이로써, 도 5에 도시된 SRAM 셀(67)은 도 1에 도시된 SRAM 셀(27)과 유사하게 동작하여 데이터의 기입을 실행하는 것이다.
도 6은 상기 SRAM 셀(67)을 기억소자로 이용하는 SRAM의 SRAM 셀어레이(68)와 기입 회로(69,70) 사이의 접속 관계를 나타낸 회로도이다. 기입 회로(69)는 도 2에 도시된 기입 회로(29)의 PMOS 트랜지스터(33)를 DTMOS 구조를 가진 NMOS 트랜지스터(73)로 바꿔 놓은 구성을 갖는다. 한편, 기입 회로(70)는 도 2에 도시된 기입 회로(31)의 PMOS 트랜지스터(34)를 DTMOS 구조를 가진 NMOS 트랜지스터(74)로 바꿔 놓은 구성을 갖는다. 상기 기입 회로(69)의 NMOS 트랜지스터(71)는 도 2에 도시된 기입 회로(29)의 NMOS 트랜지스터(30)에 대응한다. 또한, 기입 회로(70)의NMOS 트랜지스터(72)는 도 2에 도시된 기입 회로(31)의 NMOS 트랜지스터(32)에 대응한다. NMOS 트랜지스터(73,74)의 게이트에는 NMOS 트랜지스터(71,72)의 게이트에 공급된 입력신호(WB,WBX)의 반전신호(WBX,WB)가 공급된다.
상기 구성에 의하면, 기입 회로(69,70)는 도 2에 도시된 기입 회로(29,31) 보다 회로가 간단하게 된다. 또한, 비트선(B) 및 반전비트선(BX)의 기입때의 전위는 (VDD-Vthnon) 레벨이 되기 때문에, 도 2에 나타낸 기입 회로(29,31)의 경우(VDD)에 비교하여 저소비전력으로 된다.
도 7은 본 실시예의 SRAM을 내장한 반도체장치의 레이아웃을 나타낸다. 반도체장치(81)는 개략적으로 외부 장치와의 인터페이스부(82), 논리회로부(83), 및 SRAM부(84)로 구성된다. 상기 논리회로부(83) 및 SRAM부(84)는 0.5V에서 동작하는 영역이다. 또한, 인터페이스부(82)에는 0.5V보다 높은 전압(예컨대, 3V)으로 동작하는 영역과, 0.5V에서 동작하는 영역이 제공된다. 요컨대, 외부에서 공급된 3V 진폭의 신호를 0.5V 진폭의 신호로 변환하여 그 신호를 내부에 공급하는 회로, 및 0.5V 진폭의 내부신호를 3V 진폭의 신호로 변환하여 그 신호를 외부로 출력하는 회로로 구성되어 있다.
도 8은 상기 인터페이스부(82)의 일부분의 단면도이고, 깊은 웰과 얕은 웰의 이중구조를 나타낸다. 0.5V에서 동작하는 NMOS 트랜지스터(91) 및 PMOS 트랜지스터(92)는 얕은 P웰(93) 및 얕은 N웰(94)에 형성되고, 트렌치(95)와 깊은 N웰(96) 및 깊은 P웰(97)에 의해 전기적으로 분리되어 있다. 이와 대조적으로, 3V에서 동작하는 NMOS 트랜지스터(101) 및 PMOS 트랜지스터(102)는 깊은 P웰(103) 및 깊은N웰(104)에 형성되고 전기적으로 분리되어 있다. 이 배열은 3V에서 동작하는 MOS 트랜지스터(101,102)가 외부 장치와 직접 신호를 송수신하기 때문에, 정전기 내압등에 대한 신뢰성을 향상시키려는 의도이다. 깊은 웰(96,97,103,104)의 주위에는 종래의 반도체장치와 유사하게 보호 회로가 제공되어 있는 것은 말할 필요도 없다.
상기한 바와 같이, 본 실시예에 따르면, SRAM 셀(27,67)의 NMOS 트랜지스터들은 각각 채널영역이 게이트에 접속된 DTMOS로 구성된다. 또한, SRAM 셀(27,67)을 이용하는 SRAM의 기입 회로(29,31,69,70)의 MOS 트랜지스터 (30,32,33,34,71,72,73,74), 및 독출 회로(37)를 구성하는 NMOS 트랜지스터(35,36)가 각각 상기 DTMOS로 구성되어 있다. 따라서, 온때의 DTMOS의 ｜Vth｜를 오프때의 ｜Vth｜보다 낮게 할 수 있고, 종래에는 불가능하던 0.5V 에서의 저전압동작이 가능해져, 동작때의 소비전력을 작게 할 수 있다. 이에 대하여, 오프때의 DTMOS의 ｜Vth｜은 통상의 MOS 트랜지스터와 같다. 따라서, DTMOS의 오프때의 리크 전류를 종래의 SRAM 셀과 동등하게 하여, 스탠바이때의 소비전력의 증가를 방지할 수 있다.
상기 DTMOS로 구성되는 각 MOS 트랜지스터는 온때의 ｜Vth｜이 낮기 때문에 온저항도 작다, 따라서, 상기 DTMOS를 이용하지 않는 종래의 SRAM보다 기입/독출 속도를 빠르게 할 수 있다. 또한, 기입/독출 속도가 종래의 SRAM의 것보다 높게 되도록 증가될 필요가 없으면, 온저항이 작은 것만큼 상기 DTMOS의 게이트 폭을 좁게 할 수 있다. 따라서, 상기 DTMOS의 면적, 결국은 SRAM 셀 및 SRAM의 면적을 작게할 수 있다.
또한, 도 6에 도시된 SRAM의 기입 회로(69,70)는 비트선(B) 및 반전비트선(BX)이 고레벨의 전위를 갖도록 하는 트랜지스터들이 상기 DTMOS 구조를 가진 NMOS 트랜지스터로 구성되어 있다. 따라서, 비트선(B) 및 반전비트선(BX)의 기입때의 전위를 (VDD-Vthnon) 레벨로 할 수 있음으로써, 도 2에 도시된 SRAM의 기입 회로(29,31)의 경우보다 저소비전력으로 할 수 있다.
또한, 상기 SRAM 셀(27,67)을 내장한 반도체장치의 인터페이스부(82)에 포함되고 0.5V에서 동작하는 MOS 트랜지스터(91,92)의 채널영역은 얕은 웰(93,94)로 구성되어 있다. 이와 대조적으로, 3V에서 동작하는 인터페이스부(82)의 MOS 트랜지스터(101,102)의 채널영역은 깊은 웰(103,104)로 구성되어 있다. 따라서, 상기 MOS 트랜지스터(101,102)는 정전기 내압등에 대한 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 스태틱 랜덤 액세스 메모리로서,
    상기 스태틱 랜덤 액세스 메모리의 각 메모리셀은,
    각각 서로 전기적으로 접속된 채널 형성 반도체영역과 게이트를 가진 N형 DTMOS 트랜지스터; 및
    전원에 전기적으로 접속된 채널 형성 반도체영역을 가진 P형 M0S 트랜지스터를 포함하며,
    상기 P형 M0S 트랜지스터들의 상기 채널 형성 반도체 영역은 동일의 깊은 N형 웰로 형성되어 서로 전기적으로 접속되며, 상기 N형 DTMOS 트랜지스터들의 상기 채널 형성 반도체 영역은 깊은 N형 웰에 형성된 얕은 P형 웰로 형성되고,
    상기 P형 MOS 트랜지스터들 및 N형 DTMOS 트랜지스터들의 채널 형성 반도체영역 사이에 상기 얕은 p형 웰보다는 깊고 상기 깊은 N형 웰보다는 얕은 트랜치들이 개별적으로 제공되는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
  2. 제1항에 있어서,
    상기 P형 MOS 트랜지스터는 상기 N형 DTMOS 반도체 트랜지스터보다 두께가 더 두꺼운 게이트 산화막을 갖는 스태틱 랜덤 액세스 메모리.
  3. 제1항에 있어서,
    서로 전기적으로 접속된 채널 형성 반도체영역과 게이트를 각각 구비하는 DTM0S 트랜지스터들을 포함하는 기입 회로 수단을 포함하는 스태틱 랜덤 액세스 메모리.
  4. 제3항에 있어서,
    상기 기입 회로 수단의 DTM0S 트랜지스터는 비트선 및 반전비트선이 각각 고레벨 전위를 가지도록 작용하는 N형 DTMOS 트랜지스터들을 포함하는 스태틱 랜덤 액세스 메모리.
  5. 제1항에 있어서,
    서로 전기적으로 접속된 채널 형성 반도체영역과 게이트를 각각 갖는 DTM0S 트랜지스터들을 구비한 독출 회로 수단을 포함하는 스태틱 랜덤 액세스 메모리.
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