TW472261B - Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate - Google Patents

Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate Download PDF

Info

Publication number
TW472261B
TW472261B TW088116850A TW88116850A TW472261B TW 472261 B TW472261 B TW 472261B TW 088116850 A TW088116850 A TW 088116850A TW 88116850 A TW88116850 A TW 88116850A TW 472261 B TW472261 B TW 472261B
Authority
TW
Taiwan
Prior art keywords
transistor
random access
access memory
static random
semiconductor region
Prior art date
Application number
TW088116850A
Other languages
English (en)
Inventor
Yuichi Sato
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Application granted granted Critical
Publication of TW472261B publication Critical patent/TW472261B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

472261 五、發明說明（1) 發明背景 本發明有關於一靜態隨機存取記憶體（以下稱11 SRAM")， 與一半導體裝置。 由於微製程技術之進步，LS I (大型積體電路）之操作速 度與整合程度，在近幾年提高許多。為能有效的在高速操 作下使用LS I ，減少LS I所消耗之功率為最重要的技術需 求。也就是說，通常高速操作L S I時，即增加功率之消 耗。因此，為能穩定的操作LSI，、需.要陶瓷封裝與散熱片 等，而使得成本增加。近幾年來，可搞式裝置更朝向減少 其大小與重量，而要讓使用的裝置亦可達到長時間使用， 減少功率消耗亦很重要。 通常，業界常使用由四個N型MOS (金屬氧化，.物半導體） 電晶體，與二個P型MOS電晶體所構成之SR AM元件。圖9顯 示一習用SRAM元件之電路圖，該元件由四個N型MOS (以下 稱11 Ni\iOSM )電晶體，與二個P型MOS (以下稱1‘ PMOSM )電晶體 構成。圖1 0顯示應用具有上述結構SRAM元件之整個SRAM的 配置圖。 現在參考圖1 〇，該SRAM 1 大致由一輸入/輸出界面部分 2，散佈有SRAM元件之一記憶體部分3，一位址解碼器部分 4，以及一資料寫入/讀取控制部分5所構成。構成該記憶 體部分3之SRAM元件，具有如圖9所示之結構。即，將一位 元線B連接至第一 N Μ 0 S電晶體1 1之源極（ >及極）5將一字線 WL連接至該第一NMOS電晶體1 1與一第二NMOS電晶體12之閘 極。而將一倒轉位元線ΒΧ連接至該第二NMOS電晶體1 2之源
472261 五、發明說明（2) 極（汲極）。 -瞧電晶朗未連接至位 Y，連接至第二ί\ί ΜΟ ς册曰—，。丄 汉徑、砂極） 技$ %日日體13與第—PMOS電晶體15之間
極，更連接至第四關〇$電曰Μ彳4 J 極。 电日日祖14與苐二PM0S電晶體16之汲 將該第二Ν Μ 0 S電晶體I 9 土、志& ^ (源極）ΧΥ ,連接至1宽 該倒轉位元線ΒΧ之汲極 體16之閉極，更連接5;=M〇wS:晶體14與第二簡電晶 晶體15之沒極。 该第三_s電晶體Π與第一 PM0S電 將弟二NM^S電晶體13與第四_s電晶體14之源極連 GND，而將第一PM0S電晶體1 5盥笫_ ρ ς + 至 連接至VDD。 肢15只第—PM0S電晶體16之源極 ^上配置中，將半導體區域連接至 在個別導通該第一麗0S雷B辦】〗κ # ' r x牛—虹域 會在該半導體區域中形成四JOS電晶體1 4時’ 體區托、自拉s vnn 通迢。另一方面’將其他半導 a ^ 1 ', ，忒半導體區域在個別導通第一PM0S電 明^與弟二剛S電晶體16時’會在其中形成—通道， 你iC'而，上述之習用SRAM具有以下問題。即，藉由降低产 ^ ^ , -丨凡成減V SRAM之功率消耗的效應。 '··、而’如果降低電壓VDD，則該，電晶體之驅動電流變 二’而不利地增加該電路的延遲時間，導致減慢里操作逹 (H為解決/匕問題，可減少各個M〇s電晶體之門梭電壓 電、、，块m在低電壓時’亦不減少㈣電晶體之驅動 叫…、、而’如果減少門程電壓vth，則會增加M0S電晶體
友、P --- <七’說明（3) 即使在待機模式，亦 有属i流’由於洩漏電流的存在 替明巾§增加消耗功率之問題。 ^總結 囚此， t，波’本發明—項目的在於提供一 SRAM與一半導體裝 小區域？可在低電壓下操作而消耗很少的功率，且各具有 M〇S電曰目^的^根“本發明之概念’提供一個包括有 包祛d出蛘悲隨機存取記憶體（SRAM)，該MOS電晶體各 弗。乂一户通道之半導f區域以及一閘極，兩者彼典電連 s \τίΛ \ 起稱=與形成通這支半導體區域電連接的M0S電晶體，一 " ητλ,π"Μ DTM0S 一雙..門檻μ〇s)電晶體”或在此僅稱 晶體’而在導通階段具有— ! Vth Vth 1 ，在.截止階段具有一高門檻電壓— 止.°、如此則可在〇· 5 V之低電墨操#，且避免增加載 消紅：之々漏電流。因此，本發明2SRAM可比習用之SRAM 暮；·f功率。另外，因為DTM〇S導通階段之！ Vth |低， ^、之電阻亦小，並能增加寫入/讀取之速度。若將 1之寫入/讀取速度保持相同於習用之速度，則可根據 辱=η大態之電阻而縮小間極之寬度’而藉以達成減小 之區域。 11 一 η鈿例中，本發明SRAM之記憶格包括，由DTM〇s形成 之N型MOS電晶體，以及具有與電源電連接之形成通道半導 區域十。因為DTM0S電晶體中，閘極與形成通道之半導體 攸二Ϊ赛接’可控制&M〇s電 η榼電壓
si· _繼__ 472261 五'發明說明（4) ~~~~：-- 體區域的P型MOS電晶體。 根據以上結構，記憶格或SRAM元件中所包括之N 晶體為DTMOS電晶體。此可容許SRAM元件之低電壓操作’ 低功率消耗與高寫入/讀取速度。若將寫入 相同於習用之速度，則可達成減小關元件之=度保持 曰该PMOS電晶體之問極氧化物膜可比N型恥8半導體電晶體 此丄因為P型M0S電晶體導通狀態之電阻增加，而增加 屯机，容許將NM〇s電晶體做得較小。因此，可達成進一牛 減》SRAM兀件區域，少量洩漏電流與低功率消耗。 ，、各P型MOS電晶體形成通道之半導體區立或’可用n型井形 刑而且，&些形成通道之半導體區域互相電絕緣，該N ς ^用以形成N型脱電晶體之形成通道半導體區域的p 在此，P型MOS電晶體不使川而 各SRAM元件之區域只減少那麼多 j述實施例中，可用電阻器取代記憶格之pM〇s電晶體。
貫施例中，本發明之SRAM包括具有”肋 M 入電路裝置。 屯明肢之冩 $上所述，DTMOS電晶體具有低導通狀態電阻，並可壓 -截·止階段之洩漏電流。因此，可達 低幼方-4< 力乂罕乂低电歷插作，秦 -力千瑀耗，較南寫入速度，並減少寫入電路。 曰二實，例中:、寫入電路之DTM0S電晶體包括N sdtm〇s電 曰曰拉，用以造成各具有高電位之一位元線及—倒轉位元
472261 五、發明說明（5) 線。 在此例中，寫入記憶格時，降低該位元線與倒轉位元線 之高電位。因此，可達成進一步減少功率之消耗。 本發明之SRAM可包括具有DTMOS電晶體之讀取電路裝 置。 此外，根據本發明另一概念，提供一半導體，包括： 用以執行内部處理之第一MOS電晶體，各具有以第一井 形成之形成通道半導體區域；以及 第二MOS電晶體，用以執行來往一内部裝置之直接信號 傳輸與接收，各具有由比第一井深之第二井形成之形成通 道半導體區域。 具有此結構之半導體裝置，為具有高靜電耐壓之高度可 靠半導體裝置。 附圖簡單說明 圖1為構成本發明SRAM之部分SRAM元件之電路圖； 圖2顯示以如圖1所示之SRAM元件構成之SRAM元件陣列， 與一寫入電路及一讀取電路間之連接圖； 圖3為如圖1所示SRAM元件之部分剖面圖； 1 圖4為修改圖1 S RAM元件之部分剖面圖； 圖5為不同於圖1之S R A Μ的電路圖， 圖6顯示以如圖1或圖5所示之SRAM元件構成之SRAM元件 陣列，與一寫入電路及一讀取電路間之連接圖； 圖7說明應用如圖1或圖5所示SRAM元件之一半導體裝置 之配置圖；
第9頁 472261 一一 玉.發明說明（6) 圖8為圖7中一界面部分之部分剖面圖： 圖9為習用SRAM元件之電路圖；以及 圖說明應用習用SRAM元件之別“丨的 最佳貫施例詳細說明 瓦131 顔干祀於根太據,圖中所不之“&例’詳細說明本發明。圖 m 例sramuram元件範例的電路®。本f 施例之SRAM兀件27，亦以兩個pM〇s電s邮 _Q ' 體構成。 $日日歧與四個NMOS電晶 將二：ί ’連接至第一M〇S電晶體21)之源極(汲極）。 將一子線u連接至該第一NM0S電晶體2 22之間極。將一倒轉位元線βΧ連接至 ^ 日电日日體 之細汲極）。 $接至“―NMOS電晶體22 將該第一 Ν Μ 0 S電晶體2 1失s a - a .古时广π —包日日；^1禾連接至位兀線3之汲極（源極） Υ ’連接至弟二NM〇S電晶體23盘笛 d η η 〇 極，更連接至-第四瞧電晶體ί;與 汲極。 將該第二NMOS電晶體22未連接至該倒轉位元線βχ之及極 (源極）ΧΥ，迷接至第四NMOS電晶體24與第二pM〇s電晶體 26之閘極’更連接至第三_3電晶體23與第一ρ_電晶體 2 5之没極。 將第四NMOS電晶體24與第：NM〇s電晶體23之源極連接至 GND，而將第-PMQS電晶體25與第：pM()S電晶體26 連接至VDD。 ' 本實施例中，第一NM0S電晶體21至第四NM〇s電晶體Μ ’
第10頁 472261 五、發明說明（7) 均以DTMOS (動態門檻M〇s)構成。另—方面，將半導體區 蟑連接至VDD，該半導體區域在個別導通該第— 體25與第二PMOS電晶體26時’會在其中形成一通增，^ 圖9所示之習用SRAM元件相似。 圖2為一電路圖，顯示應用具有前述結構之抑μ元件做 為記憶格之SRAM中，SRAM陣列28與一寫人電路及讀取電路 之連接在此構成寫入電路29及3丨與讀取電路之⑽s 電晶體，均為DTMOS (動態Π檻MOS)電晶體。圖} ，2所示 之電路會在後述於VDD = 0.5 V下操作電路時敘述。 以下敘述如何在儲存資料“1，，之狀態中，將資料“〇 ,， f入SRAM元件27。該儲存資料“1 ”之狀態，是在第一與 ^二NMOS電晶體21與22截止，第二PMOS電晶體26導通/而 第四NMOS電晶體24載止，以在VDD位準上置一節點丫，且第 一 PMOS電晶體25截止，而第三NM〇s電晶體23導通，以在 G N D位準上置—節點X γ的狀態下。在此狀態，將資料‘‘ 〇，， 寫入S R A Μ元件2 7。 ' 刀別藉由舄入電路2 9及3 1 ，將位元線β設定至ς ι\ β ( q )位 準，而將倒轉位元線ΒΧ設定至VDD位準。將一選擇SRAM元 件27之字線WL置於VDD位準’而使該選擇SRAM元件27之第 及第一 ^ Μ 0 S電晶體2 1及2 2都導通。因此，藉由將v j) d與 之電位差異（〇5V)，除以將位元線β置於GN{)位準之 .为入電路29中’其第二PM〇s電晶體26之導通狀態電阻 (RP2) ’第一NM〇S電晶體21之導通狀態電阻（rni)，以及 NM〇S電晶體3〇之導通狀態電阻（RNW1 )之總和，而獲得該節
472261 五、發明說明（8) 該節點γ之電位v y，可用以下方程式) 點Y之電位。即 表示： 二Y=_〇·5 X(RN1 +，l)/(m+RN1 +RNW"......⑴ 哎“ PM〇S電晶體26導通狀態之電阻RP2設為一值，足以 措由方程式㈠）表示之節點γ電位ν γ，至一 可倒轉以第二NMOS雷日姊”《够 低电仪 而 .弟—⑽⑽^•日日肢23及第—PM0S電晶體25構成之轉 应Ξ時’將第一NM0S電晶體21導通狀態之電阻RN1，^ ，、1電晶體3 0導通狀態之電阻RNffl設為較小值。結果’ ^貢料“〇 ”的期間’倒轉以第：NM0S電晶體23及第 且右1電晶體25構成之轉換器，藉以使節點YX之電位變成 ✓、句V JJ u位準。 & 2著▲亦倒轉以第二PM〇S電晶體26與第raNMOS電晶體24 #成之轉換器’其中截止該第二PM0S電晶體26，而導通該 弟四NM0S電晶體24，而結果使節點γ之電位達到GND位準。 至此完成將資料“〇 ”寫入所選擇之SRAM元件27。接著’ T由將字線WL降低至GND位準，截止該第一及第二NM〇s電 晶體21及22，而储存該資料“〇 ” 。 接著說明將資料“丨”寫入儲存資料“〇，，iSRAM元件27 的例子。分別藉由寫入電路29及31，將位元線B設定至VJ)D 位準’而將倒轉位元線^設定至GND位準。將所選擇SRM 元42J之字線R置於VDD位準，結果將該SRAM元件27之第 τ及β第一NM0S電晶體21及22都導通。因此，藉由將vdd與 G N D f〜之·电也差異（〇. 5 ν ) ’除以將位元線β置於G Ν ρ位準之 寫入電路29中’其第一PM〇s電晶體25之導通狀態電阻
第12頁 472261 五'發明說明（9) 第二NM0S電晶體22之導通狀態電阻（RN1)，以及 1 iiOS电晶體3 2之導通狀態電阻（RNW2 )之總和，而獲得該節 點Y X之電位。即’該節點Y X之電位V Y X，可用以下方程式 5 X (RN2 + RNW2 )/( RP 1 +RN2 +RNW2).....(2) 將第一PMOS電晶體25導通狀態之電阻RP1設為一值，足以 ，藉由方程式（2)所表示之節點γχ電位νγχ ,低至可倒轉以 $四NM〇s電晶體24及第二pM〇s電晶體26構成之轉換器：另 [方面’將第一NM0S電晶體22導通狀態之電阻RN2，與 ⑽⑽電晶體32導通狀態之電阻RNW2設為較小值。因此，寫 :二料1 ’’時，倒轉以第四關〇S電晶體24及第二PM0S電 Ba収2 6構成之轉換器，而使節點Y之電位變為v D D位準。 接著，亦倒轉以第一PM0S電晶體25與第三MM0S電晶體23 f成之轉換器，其中截止該第一PM0S電晶體25，而導通該 第二NM0S電晶體23，藉以使節點γχ之電位達到GND位準。 至此完成將資料“丨”寫入所選擇之SRAM元件27。接著， 藉由將字線WL置於GND位準，截止該第一及第二題⑽雷曰 體21及2 2，而儲存該資料“ 1，， 。 一 Ba 構成本實施例SR AM元件27之第一NM0S電晶體21至第四 NM0S電晶體24，是以如上所述之DTM0S電晶體形成的。此 外’該寫入電路29及31之題〇3電晶體30及32，與？1\丨〇3電晶 體33及34 ’亦為DTM〇s電晶體。DTM〇s為如上所述之一== 曰曰體，其用以在導通狀態形成一通道的半導體區域與間極 連接。因此，DTM0S在導通階段之丨Vth | (Vth=門檻電，
472261 五、發明說明（10) 壓)’,於如圖9所示，f用5議元件之第一剛s電晶體U 至第—MGS電晶體14中，通道具有GND位準之電位時 狀如:般PMOS電晶體中，通道具有m位準之電位時一。 因此，導通狀態之電阻變低。相反地，在截止階段， 曰1$ 1」變成與圖9所一示習用SRAM元件之第— ΐ Γ J丨至第四NM〇S電晶體14，或與一般PMOS電晶體 X_S構成之MQS電晶體2卜24，30，與仏以， f截：^具：小量的導通狀態電阻，與少量的茂漏電 2";。：Γ : 有小區域及低功率消耗之 電=具有高寫入逮度，小區域及低功率消 讀取儲存於SRAM元件27中之資料時， NMOS電晶體30及PM〇s電晶體33 =寫入弘路29之 ㈣及PMOS電晶體34。在轉換位=^電路3彳_8電晶 元線B與電源電壓VDD間，讀取電路37:二於： 位於倒轉位元線Βχ與電源電〃 體36,導通—段時間，藉以將：^== 元Ϊβ升:=VDD ~ Vth_)位準。接著，在經過足以將位 倒榦位疋線BX拉升至該（VD〇 — Vthn〇n)位準的時 =，，戴止NMOS電晶體35及3.6。該“Vthn〇n ,，為導旱通阀⑽ 私晶體35及NMOS電晶體36時之Vth。 二著/止，電晶體35及36，選擇之字線奵變成具有 準之电位。結果，導通該選擇SRAM元件27之第一
第14頁 472261 五、發明說明（u) NMOS电晶體2 1及第：NM〇s電晶體22，將節點γ之電位嗜 /元，.泉δ，而將節點γ X之電位導至倒轉位元線Μ。 a 如果資料“0，，儲存在SRAM元件27中，導通該 一 一NMOS電晶體21及22前，該節點γ位於GND位準。块及苐 ^5元線\已先以該電位（州_¥心〇11)充電，'如^’由 2U —及ϊ :NM0S電晶體21及22 ’假設第四nm〇s電晶體 V通狀恶電阻為r N 4，則節點γ之電位v Y，暫時 以下列方程式（3 )所表示之電位： 节τ变成如 VY=(VDD -Vthnon) XRN4/(RN1 +RN4).....(3). ^ H中，4第四NMQS電晶體24與第—NMGS電晶體21之導 ^態電阻刚與㈣設定為，使以方程式⑺算出之節點Y 二^VY，不超過以第—PM〇S電晶體25與第三NM0S電晶體 =成，轉換器的倒轉電壓。因&，在導通狀態時，經由 ^ =狀態之第一NM0S電晶體21，與導通狀態之第wNM〇s電 曰曰肢24，將位元線3放電’而該位元線B轉為GND位準。 另一方面’該節點γχ之電位為VD[)，因此，該倒轉位元 BX保待不是，仍在（VDd — Vthn〇n)。因此，經由一讀取 ΐ路3!之轉換器38，—輪出之Q位準變成L位準，藉以讀取 Π “〇 ”。其後’該字線WL具有-電位在GND位準，而截 杜5 :及第二NMC)S電晶體21及22，藉以保留儲存在SRAM元 1牛2 7中之資料而不致損毁。 ，体地，划不貝料1，，儲存在SRAM元件27中，且導通 或弟二NM〇s電晶體22，則節點γχ之電位川，暫時變成如 以下列方程式（4 )所表示之電位：
472261 五'發明說明（Ί2) VYX = (VDD -Vthnon) xRN3/(RN2 4-RN3).....(4) 其中R N 3為第三Ν Μ 0 S電晶體2 3之導通狀態電阻。在此例 中，將第三NM0S電晶體23與第二NM0S電晶體22之導通狀態 電阻R N 3與R N 2設定為，使以方程式（4 )算出之節點γ X之電 位VYX，不超過以第二PM0S電晶體26與第四NM〇s電晶體24 構成之轉換器的倒轉電壓。因此，不損毀$7在“ ^丨元件2了 中之資料。藉由轉換器3 8，倒轉該倒轉位元線b X之電位 (在G Ν β位準），而在輸出q讀取資料“ 1 ” 。 構成該讀取電路37之關03電晶體35及36各由〇了1^03所形 成。因此，該電晶體具有一特徵，其導通狀態之電阻小， ^戴止階段之茂漏電流亦小。因此，可縮短位元線3與倒 =位凡線BX之預先充電時間，而可減少其區域與洩漏電 =取，注意的是，藉由以包括DTM〇s 2PM〇s電晶體構成該 US7，可達成同樣效應。如果構成該讀取電路39之 乂 =岛38為一 DTM0S轉換器，則該讀取電路可更進—步 /功率之消耗，而增加讀取速度。 茂：：：上述SRAM元件中，必須壓低各電晶體截止階段之 咖ΥΛ’之以^儲^ ”期間之功率消耗。如此，各 晶體iΛ 該寫入電路之第-及第電 1地增加各NM0S電晶體之區域，以及該別錢元件之區l
圖Γ之議s電晶體3G及32)之導通狀態電阻二 兀件與寫入電路四個NM0S之閘極寬度必須增加’
麵
第16頁 472261 五'發明說明（13) 域。 如果未加寬四個酬S電晶體之問極寬度，則必 SRM元件第一及第二PMOS電晶體15及16之導通狀够電〜 基於此目的，應增加PMOS電晶體15及16兩者之閘極長产。 因此，在此例中亦不利地增加該SRAM元件之區域^另\ ς 如果增加第一及第二PMOS電晶體15及16之間極長度’又合 有一問題，即來往SRAM元件寫入或讀取資料的期$，由二 第一及第二NMOS電晶體1 1及丨2之大量導通狀態電阻，而辦 加寫入/讀取_Β寺間。 s 與此相反’根據本實施例，SRAM元件27之第一關〇s帝曰 體21至第四NMOS電晶體24，各以如上所述之DTM〇s所構 成。因此，上述四個NM0S電晶體21 止 區域電壓在㈣位準，與如圖9所示習用二;；广 NMOS電晶體1丨至第raNM〇s電晶體u顯示相同的特徵。相反 的’此四個NMOS電晶體21至24在導通階段之通道區域電壓 在VDD位準。因此，在導通階段中，nm〇s電晶體Μ至^ 之，I的值，變成比在截止階段中小（即’比習用SRAM 兀=之NMOS電晶體n至14的丨vth !小）。也就是說，可達 成1 1 S R A Μ元件難以做到的，在〇 . 5 v之低壓操作，減少操 $階段之功率消耗。此外，因為該導通狀態電阻反向地與 二，（Hs — I Vth I )相稱’該值（VGS - | Vth | )是以閘極 =，=| v L卜1丨而得到的，本實施例S R A Μ元件2 7之N Μ 0 S 电日日姐21至24的導通狀態電阻，變成小於習用SRAM元件之 NM0S电晶體1丨至〗4的導通狀態電阻。因此，其寫入/讀取
第17頁
WbX 、發明說明（⑷ 件高。如果其寫入，讀取速度不需比 SR“元件=Γ料將記㈣元件、成比習用 漏電流=〇;匕=;:21至24在截止階段之-同，因此，不旦有m至14在截止階段之茂漏電流相 奶RAM元件2；^：!機!段增加功率消耗之問題。 物犋厚度可與第—及弟一PM0S<1晶體25及26，其氧化 度相同。狄而，# ^鳴⑽電晶體21至24之氧化物膜厚 化物膜厚^，大^ =及第二PM0S電晶體25及26的氧 膜厚度…加=一至第四刚S電晶體21至“之氧化物 態電阻丄以；；第·™S電晶體25及26之導通狀 第四_3電晶體24，:;及第亚：：將第一_S電晶體21至 成較小。因此，在e5 Γ :PM0S電晶體25及26構 件，較少洩漏電-:乂 ： ，可提供較小區域之SRAM元 Ά爲屯"，，以及較低之功率消耗。 圖示咖元件27之部分剖面μ，顯示一深井 構。為各龍08電晶體21，23，藉由渠溝 ...^ +將其中形成第一及第三NMOS電晶體21及23 '、v做私，.’邑緣。接著，將第—NMOS電晶體21之閘極
至井4丨，而將第三⑽⑽電晶體23之閘極連接至淺P 井42，各電晶體形成DTM〇s。另夕卜，將深^44連接至 V D D ° 旖其中形成第-PMOS電晶體25之淺N井45連接至VDD，而 將深P井46連接至GND。該第一PM〇s電晶體25 (第：pM〇s電 晶體26 )可用DTMOS構成，❻為能保持小區域而增加導通狀
第18頁 472261 五、發明说明（15) "- 想览阻’最好將淺N井4 5連接至v D D。 第一 PMOS電晶體2 5閘極氧化物膜2 5 1之厚度，大於第一 及第一 Ν Μ 0 S电日日體2 1及2 3之閘極氧化物膜2 1 1及2 3 1的厚 度' 相同地，雖然未顯示’第二pM〇s電晶體26之閘極氧化 物膜厚度，大於第二及'第raNM〇s電晶體22及24之問極 物膜厚度。 圖4為如圖3所示SRAM元件27之修改結構。為各M〇s 體21及23 ’⑯其中形成第一及第三關⑽電晶體2ι及㈡之曰： 一井5 1及5 2耜由朱溝5 3及一深N井5 4做電絕緣。接箸 弟一 NMOS電晶體21之閘極連接至淺？井51，而將第 ： 電晶體之閘極連接至淺p井52，各電晶體形成dtm〇s\〇s 外’將深N井5 4連接至v d D。 另 回頭參考圖3之結構，雖然在圖3未完全顯示，為各 電晶體’將其中形成第一及第二PM〇s電晶體2u26=i〇s 井，措由渠溝47及一深P井46做電絕緣。然而，SRam 27中，用以形成第一及第二M〇s電晶體25及冗之通^件 導體區域’一般具有一VDD電位，此表示不需為第9半 二PMOS電晶體25及26絕緣該淺P井45。 久苐 因此，在圖4修改結構中，在深N井區域54 (在此 VDD電壓）内，形成第一PM〇s電晶體25及第二pM〇s電=力口 26，用以絕緣淺p井51及52。此做法免除在SRAM元枓=鳆 域中形成淺N丼及深P井之需。因此，SRAM元件2?區 做得比圖3所示之結構小。 品織γ 圖3及圖4所示之結構，為將sR AM元件2 7形成於〜μ
第19頁 472261 五、發明說明（丨6) ---- ，底土之範例。另外’如圓1所示之SRAM元件27及圖2所示 _，可形成於一s〇 ί (絕緣體上之矽）基底上。雖然圖 裳Λ顯示該第一NM〇S電晶體21，第三酬S電晶體23及 ，⑽I 〇S t晶體25間之關係，亦可同樣說明第二NM〇s電晶 ’肢2及24與第二PM0S電晶體26間之關係。 圖5顯示一SRAM元件67 ’其中以第一電阻器65及第二電 =二66，取代圖1所示SRM元件27之第一及第二pM〇s電晶 ^灿及26。要注意的是，第一NM0S電晶體61至第四NMOS雨 曰曰肢64，個別對應圖丨所示SRAM元件π之第一nm〇s 2ι至^ 電晶體24。在此例中，該第-及第二電阻器65及 疋以两電阻多晶矽或薄膜電晶體（TFτ)等所形成。 件3广資料“1 ”的狀態下，將資料Τ寫入SRAM元 二（即點Y—VDD，節點YX—GND),使第二電阻器66旦 有二二=阻值RP2，以使藉由上述方程式（1)所得之節點? :思f 變成可倒轉—轉換器的電I，該轉換器以第— 黾阻益6ΰ及第三NM0S電晶體63構成。另一方面，在已 資料^ ”的狀態下寫入資料“〇”時（節點γ—㈣，節寫^ YX-VDD):使第一電，器“具有—高電阻值Rpi，以使夢 由上、’〔方程式⑴所付之節？έγχ之電壓νγχ，變成可 日— 轉=的電壓，該轉換器以第二電阻器66及第四嶋‘： 體64 :成。藉此’圖5《SRAM元件67與圖^sram元= 似地#作，而執行資料的寫入。 知 圖^為一電路圖，顯示在應用上述SRam元件”做為記情 格之RAM中，SRAH凡件陣列68與寫入電路㈢及7〇間之連、
Έ
第20頁 472261 五、發明說明（丨_7) ί-二寫路69之結構中’以具有_叱結構之酬 ;: Γ圖2所示寫入電路29之PMOS電晶體33。另、 晶卿74 ^路7〇之結構中，以具有DTM〇S結構（NM0S電 二之1圖2中寫入電路31之?·電晶體34。寫入電 曰體：30 1 \電晶體71 ，相應於圖2中寫入電路29之關的電 : 。寫入電路70之麗〇3電晶體72，相應於圖2中寫 i 電晶體32。在_3電晶體73及74之間極施永 规X及Μ，該WBuWB為分別施加於_ 及72之輸入信號的倒轉信號。 屯日日肢7] ♦根據上述結構，寫入電路69及7〇變得比圖2所示之 :，2 9及31簡單。另外，位元線B及倒轉位元線βχ之* ==電位，獲得（VDD _ Vthn〇n)位準。因此，其功率· -¾:得低於如圖2所示之寫入電路29及31的〇;[)1))。卞/、毛 :7顯示充滿本實施例MRAM的半導體裝置配置圖 命體裝置之構成，大致為具有一内部裝置之一界面部，八 ’-邏輯電路部分83 ’與—SRAM部分84。二: ，麵曙δ4為在。·5ν操作之區域。該界面匕路: 有一區域在高於〇.5V之電壓（例如3V)操作，以及82 = /操作。即，該界面部分82之構成包括兩電路， 具有3”以之外部施加信號，轉換成具有。.5v = ::而將f :5號施加至内部’另-電路用以將具^ 田X的内部信號，轉換成具有3V幅度之信號’再$ ； 唬施加至外部。. u时邊信 圖8為該界面部分82之部分剖面圖，顯示一深井與 472261 五、發明說明Π8) " ~~" 井之雙井結構。分別在—淺ρ井93及一淺Ν井94中，形成均 在5V操作的NMOS電晶體91及PMOS電晶體92，並藉由渠溝 95 l —深Ν井96及一深ρ井97而做電絕緣。相對地，分別在 二深Ρ井103及一深Ν井1〇4中，形成均在3V操作iNM〇s電晶 ’收1 〇 1及PMOS電晶體1 〇2，並使其電絕緣。由於在3V操作之 MOS電晶體1 〇 1及丨〇 2，來回一外部裝置傳輸及接收信號， 此配置疋要改進有關靜電耐壓等之可靠性。理所當然，如 習用半導體裝置，在深井96，97，1〇3及1〇4外圍提供 電路。 、’'。又 辟如上所述，根據本實施例，SRAM元件27及67之龍電晶 體’，各由其通道區域與閘極連接iDTM〇s 雷曰 體W，32及3"寫人電路^之剛電:體二“ 73，與72及74 ;應用SRAM元件27，67之SRAM的M〇s電晶體 69及70 ,亦各以DTM0S構成。另外，構成該讀取電路”之 籠03電晶體3 5及36，亦各由1)^108構成。因此，可使1)1^〇3 在導通階段之| Vth |值，低於在截止階段之！ Vth !，而 能在0.5V操作（這在以往是不可能的），並因此能減少在操 作階段之功率消耗。DTM〇s在截止階段之丨yth !仍 统 M〇S電晶體相同。因此，^纟丨⑽在載止階段之沒漏電^斑習 用SRAM元件的相等，而能避免增加待機階段之功率消耗。 以DTMOS構成之各MOS電晶體，在導通階段具有—低 丨Vth |值，而使導通狀態電阻小。因此’其寫入/讀'取速 度較未應用DTMOS之習用SRAM快。如果其寫入/讀取速度不 需增加至較習用SRAM快，則可視該導通狀態電阻有多=，
第22頁 472261 五、發明說明（丨9) ' ' ' 而縮小DTMOS之閘極寬度。因此’可縮小DTm〇s之區域，以 及SRAM元件之區域及SRAM之區域。 另外，圖6所示之寫入電路69及70中，用以使位元線B及 倒轉位元線BX具有一高位準電位之電晶體，各以具有上述 DJMOS結構之NM0S電晶體構成。因此，容許該位元線6及倒 字‘位兀線BX在寫入階段之電位具有（VDD _ Vthn〇n)位準， 使其功率消耗低於如圖2所示SRAM之寫入電路29及”的。 曰=93及94形成MOS電晶體91及92之通道區域，該M〇s電 ==及92 :包括在具有内建SRM元件27或67之半導體褒 且的界面部分82内，且在0.5V操作。相對的 1〇4形成在3V操作之界面部分 日 木井 , 口丨刀包曰日體101及1〇2的通道 £域。因此，這些NM0S電晶體1〇1及1〇2 , 耐壓等之可靠性。 匕改進有關砟迅

Claims (1)

  1. 472261 修正 案號 88116850 六、申請專利範圍 1 . 一種靜態隨機存取記憶體，包括DTMOS電晶體，該 DTMOS電晶體各包括一形成通道之半導體區域以及一閘 極，兩者互相電連接。 2. 如申請專利範圍第1項之靜態隨機存取記憶體，其中 該靜態隨機存取記憶體之記憶格各包括： 具有形成通道半導體區域之N型DTMOS電晶體及一閘 極，兩者互相電連接；以及 具有形成通道半導體區域之P型M0S電晶體，與電源 電連接。 3. 如申請專利範圍第2項之靜態隨機存取記憶體，其中 該P型M0S電晶體具有一閘極氧化物膜，其厚度大於該N型 DTMOS半導體電晶體。 4. 如申請專利範圍第2項之靜態隨機存取記憶體，其中 形成該P型M0S電晶體形成通道半導體區域之N型井，比形 成Ν型DTMOS電晶體形成通道半導體區域之Ρ型井深，而這 些形成通道之半導體區域互相電絕緣。 5. 如申請專利範圍第1項之靜態隨機存取記憶體，包括 寫入電路裝置，包括： 具有一形成通道半導體區域與一閘極互相電連接之 DTMOS電晶體° 6. 如申請專利範圍第5項之靜態隨機存取記憶體，其中 該寫入電路裝置之DTMOS電晶體包括N型DTMOS電晶體，用 以使一位元線及一倒轉位元線分別具有高位準之電位。 7. 如申請專利範圍第1項之靜態隨機存取記憶體，包括
    O:\60\60541.ptc 第1頁 2001. 08.15. 025 472261 案號 88116850 ϊ 。年年月
    修正 六、申請專利範圍 讀取電路裝置，其包括各具有形成通道半導體區域與一閘 極互相電連接之DTMOS電晶體。 8 .如申請專利範圍第1項之靜態隨機存取記憶體，其中 該靜態隨機存取記憶體之記憶格包括： 具有形成通道半導體區域與閘極互相電連接之Ν型 DTMOS電晶體；以及 電阻器 9. -種半導體裝置，包括： 用以執行内部處理之第一 MOS電晶體，各具有以第 一井形成之形成通道半導體區域；以及 用以來往一外部裝置執行直接信號傳輸及接收之第 二MOS電晶體，各具有以比第一井深之第二井形成之形成 通道半導體區域。 O:\60\60541.ptc
    第2頁 2001.08. 15. 026
TW088116850A 1998-10-05 1999-09-30 Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate TW472261B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28233598A JP3560480B2 (ja) 1998-10-05 1998-10-05 スタティック・ランダム・アクセスメモリ

Publications (1)

Publication Number Publication Date
TW472261B true TW472261B (en) 2002-01-11

Family

ID=17651085

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088116850A TW472261B (en) 1998-10-05 1999-09-30 Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate

Country Status (4)

Country Link
US (2) US6724065B2 (zh)
JP (1) JP3560480B2 (zh)
KR (2) KR100421827B1 (zh)
TW (1) TW472261B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105845174A (zh) * 2015-01-12 2016-08-10 上海新储集成电路有限公司 一种非易失性查找表存储单元结构及查找表电路实现方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051191A (ja) * 2001-05-31 2003-02-21 Mitsubishi Electric Corp 半導体記憶装置
JP4376495B2 (ja) 2002-08-13 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体メモリ
JP2003188278A (ja) * 2002-11-01 2003-07-04 Sharp Corp 半導体装置
KR100706737B1 (ko) 2003-08-28 2007-04-12 가부시끼가이샤 르네사스 테크놀로지 반도체 기억 장치 및 그 제조 방법
JP2006049784A (ja) * 2003-08-28 2006-02-16 Renesas Technology Corp 半導体記憶装置及びその製造方法
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4500133B2 (ja) * 2004-08-26 2010-07-14 株式会社ルネサステクノロジ スタティック・ランダム・アクセス・メモリ
JP4274113B2 (ja) 2004-12-07 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
US7238990B2 (en) * 2005-04-06 2007-07-03 Freescale Semiconductor, Inc. Interlayer dielectric under stress for an integrated circuit
US7570527B2 (en) * 2005-06-02 2009-08-04 Texas Instruments Incorporated Static random-access memory having reduced bit line precharge voltage and method of operating the same
JP2007067012A (ja) * 2005-08-29 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
US20070072309A1 (en) * 2005-09-29 2007-03-29 General Electric Company Analytical compositions including nanometer-sized transducers, methods to make thereof, and devices therefrom
JP4787593B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 半導体装置
JP2007335784A (ja) * 2006-06-19 2007-12-27 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US20080285367A1 (en) * 2007-05-18 2008-11-20 Chang Ho Jung Method and apparatus for reducing leakage current in memory arrays
US8759872B2 (en) * 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
JP5531848B2 (ja) 2010-08-06 2014-06-25 富士通セミコンダクター株式会社 半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法
US8648426B2 (en) * 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
JP5790387B2 (ja) 2011-10-06 2015-10-07 富士通セミコンダクター株式会社 半導体装置
US9159402B2 (en) 2012-07-02 2015-10-13 Stmicroelectronics International N.V. SRAM bitcell implemented in double gate technology
US9082617B2 (en) * 2013-12-17 2015-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and fabricating method thereof
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
CN106340320B (zh) * 2015-07-15 2019-06-21 中国科学院微电子研究所 一种存储器读取方法及读取系统
CN108665943B (zh) * 2018-05-04 2020-06-09 上海华力集成电路制造有限公司 一种静态随机存取存储器读取电流的测试方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5437544A (en) 1977-08-29 1979-03-20 Sharp Corp Mos static random access memory
JPH0812917B2 (ja) 1985-02-13 1996-02-07 日本電気株式会社 Ｍｉｓトランジスタの動作方法およびｍｉｓトランジスタ
JPH0322476A (ja) * 1989-06-19 1991-01-30 Nec Corp 半導体記憶装置
JPH0453090A (ja) 1990-06-19 1992-02-20 Sharp Corp スタティックｒａｍ
JP3285442B2 (ja) 1993-12-13 2002-05-27 株式会社日立製作所 メモリ装置
JPH07176633A (ja) 1993-12-20 1995-07-14 Nec Corp Ｃｍｏｓ型スタティックメモリ
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
US5831897A (en) * 1996-12-12 1998-11-03 Stmicroelectronics, Inc. SRAM memory cell design having complementary dual pass gates
US5831899A (en) 1997-04-07 1998-11-03 Integrated Device Technology, Inc. Local interconnect structure and process for six-transistor SRAM cell
US6020222A (en) * 1997-12-16 2000-02-01 Advanced Micro Devices, Inc. Silicon oxide insulator (SOI) semiconductor having selectively linked body
JPH10222985A (ja) 1998-03-09 1998-08-21 Hitachi Ltd 半導体記憶装置
JP3022476B2 (ja) 1998-04-09 2000-03-21 日本電気株式会社 接着強度が測定できるリード保護テープ及びリードフレーム
US5960289A (en) * 1998-06-22 1999-09-28 Motorola, Inc. Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105845174A (zh) * 2015-01-12 2016-08-10 上海新储集成电路有限公司 一种非易失性查找表存储单元结构及查找表电路实现方法

Also Published As

Publication number Publication date
US20030102514A1 (en) 2003-06-05
KR100421827B1 (ko) 2004-03-10
US20040159905A1 (en) 2004-08-19
US7019369B2 (en) 2006-03-28
KR20030036519A (ko) 2003-05-09
KR20000028817A (ko) 2000-05-25
KR100395730B1 (ko) 2003-08-25
JP3560480B2 (ja) 2004-09-02
US6724065B2 (en) 2004-04-20
JP2000114399A (ja) 2000-04-21

Similar Documents

Publication Publication Date Title
TW472261B (en) Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate
TW382164B (en) Semiconductor IC device with tunnel current free MOS transistors for power supply intercept of main logic
TWI238411B (en) Semiconductor memory device
Horiguchi et al. Switched-source-impedance CMOS circuit for low standby subthreshold current giga-scale LSI's
US7633315B2 (en) Semiconductor integrated circuit device
TWI259939B (en) A power gating structure with concurrent data retention and intermediate modes
TWI295801B (en) Standby mode sram design for power reduction
TW200922138A (en) Low leakage and data retention circuitry
JP2007150761A (ja) 半導体集積回路及びリーク電流低減方法
TW201230034A (en) Semiconductor memory device and driving method thereof
TWI282173B (en) Electrostatic protection circuit
TWI338946B (en) Semiconductor transistor arrays, semiconductor cell arrays, and arrays of sram cells
US20040026760A1 (en) Ultra-low power basic blocks and their uses
TW200425136A (en) Reduced integrated circuit chip leakage and method of reducing leakage
TW200416730A (en) Low standby power semiconductor circuit
Mishra et al. Efficient layout design of junctionless transistor based 6-T SRAM cell using SOI technology
JP3551468B2 (ja) Ｓｒａｍメモリセルの動作方法
JP2976903B2 (ja) 半導体記憶装置
JPH06104405A (ja) スタティック型メモリ
JP4397066B2 (ja) ラッチ回路
JPS61127159A (ja) スタテイツク形記憶素子
JPS61222254A (ja) 半導体記憶装置
Goel et al. Area efficient diode and on transistor inter‐changeable power gating scheme with trim options for SRAM design in nano‐complementary metal oxide semiconductor technology
Asthana et al. 6T SRAM performance and power gain using Double Gate MOS in 28nm FDSOI Technology
KR100363768B1 (ko) 반도체 집적회로 장치

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees