JPH0453090A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
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- JPH0453090A JPH0453090A JP2160883A JP16088390A JPH0453090A JP H0453090 A JPH0453090 A JP H0453090A JP 2160883 A JP2160883 A JP 2160883A JP 16088390 A JP16088390 A JP 16088390A JP H0453090 A JPH0453090 A JP H0453090A
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はスタティックＲＡＭ（以下、ＳＲＡＭと省略す
る）に関するものである。
る）に関するものである。
（従来の技術）
近年はメモリの容量が大きくなってきており、このよう
な大容量化に伴って動作の高速化及び低消費電力化が求
められている。このような大容量ＳＲＡＭのメモリセル
部を一種類のＭＯ３ｈランジスタ（一般にＮチャネルＭ
ＯＳトランジスタ）だはで構成した回路として、一般に
第５図に示すような駆動素子Ｑ、、Ｑ、に対して高抵抗
を負荷素子Ｒ−，Ｒｍとする二つのＭＯＳインバータを
クロス接続したフリップフロップ構成の回路が用いられ
ている。
な大容量化に伴って動作の高速化及び低消費電力化が求
められている。このような大容量ＳＲＡＭのメモリセル
部を一種類のＭＯ３ｈランジスタ（一般にＮチャネルＭ
ＯＳトランジスタ）だはで構成した回路として、一般に
第５図に示すような駆動素子Ｑ、、Ｑ、に対して高抵抗
を負荷素子Ｒ−，Ｒｍとする二つのＭＯＳインバータを
クロス接続したフリップフロップ構成の回路が用いられ
ている。
（発明が解決しようとする問題点）
このような従来の回路構成において、高抵抗負荷素子Ｒ
＝、Ｒｅの抵抗値としては、Ａ点またはＢ点の高電位側
の電荷が拡散領域やオフ状態の駆動素子を介して流れる
リーク電流により減少する電荷を補償することができる
範囲でできるだけ大きな値が望ましい。
＝、Ｒｅの抵抗値としては、Ａ点またはＢ点の高電位側
の電荷が拡散領域やオフ状態の駆動素子を介して流れる
リーク電流により減少する電荷を補償することができる
範囲でできるだけ大きな値が望ましい。
しかし、従来回路における高抵抗負荷素子はポリシリコ
ンで構成され、不純物の注入によりその抵抗値を制御す
るのが一般的である。
ンで構成され、不純物の注入によりその抵抗値を制御す
るのが一般的である。
処で、上記ＳＲＡ、Ｍの製造工程において、高抵抗負荷
素子Ｒ，，Ｒ，の抵抗値を制御するプロセス工程と、こ
の高抵抗負荷素子が補償するべきＡ点またはＢ点の電荷
をリークさせる拡散領域やＭＯＳトランジスタを作るプ
ロセス工程とは夫々異なる工程で行われており、そのた
めプロセスのばらつきに対してそれぞれが関係なく別々
の特性変化を呈することになる。しかも、高抵抗負荷素
子を作るために余分なポリシリコンの工程を必要とする
。
素子Ｒ，，Ｒ，の抵抗値を制御するプロセス工程と、こ
の高抵抗負荷素子が補償するべきＡ点またはＢ点の電荷
をリークさせる拡散領域やＭＯＳトランジスタを作るプ
ロセス工程とは夫々異なる工程で行われており、そのた
めプロセスのばらつきに対してそれぞれが関係なく別々
の特性変化を呈することになる。しかも、高抵抗負荷素
子を作るために余分なポリシリコンの工程を必要とする
。
また上記回路構成のＳＲＡＭでは、高抵抗素子を負荷と
しているため、この負荷素子に欠陥が生じている場合、
これを検出するためには、一般に長時間の高温エージン
グを必要とする。
しているため、この負荷素子に欠陥が生じている場合、
これを検出するためには、一般に長時間の高温エージン
グを必要とする。
本発明はこのような点に鑑みてなされたもので、高抵抗
ポリシリコン負荷素子を使わないで構成できるＳＲＡＭ
メモリセルを提供し、また負荷素子の欠陥検出を容易に
したＳＲＡＭを提供することを目的とする。
ポリシリコン負荷素子を使わないで構成できるＳＲＡＭ
メモリセルを提供し、また負荷素子の欠陥検出を容易に
したＳＲＡＭを提供することを目的とする。
（問題点を解決するための手段）
本発明のＳＲＡＭは、メモリセルを構成するフリップフ
ロップのクロスに接続されたインノル−夕を、第１のし
きい値Ｖ、を有するＮチャネルＭＯＳトランジスタから
なる駆動素子と、ゲートをソースに接続し、上記駆動素
子のしきい値より小さくかつ高電位側の電荷のリーク電
流を補償する第２のしきい値Ｖ、に設定したＮチャネル
ＭＯ５）ランンスタからなる負荷素子との接続により構
成する。
ロップのクロスに接続されたインノル−夕を、第１のし
きい値Ｖ、を有するＮチャネルＭＯＳトランジスタから
なる駆動素子と、ゲートをソースに接続し、上記駆動素
子のしきい値より小さくかつ高電位側の電荷のリーク電
流を補償する第２のしきい値Ｖ、に設定したＮチャネル
ＭＯ５）ランンスタからなる負荷素子との接続により構
成する。
またメモリセルが、２つのインバータをクロスに接続し
たフリップフロップを含んでなるスタティックＲＡＭに
おいて、第１のしきい値Ｖ、を有するＮチャネルＭＯ３
トランジスタからなる駆動素子と、ゲートをソースに接
続し、上記駆動素子のしきい値より小さくかつ高電位側
の電荷のリーク電流を補償する第２のしきい値Ｖ、に設
定したＮチャネルＭＯＳトランジスタからなる負荷素子
とを接続してインバータを構成し、上記インバータをク
ロス接続してなるフリップフロップの電源に、電源電圧
を選択的に低電位に切り換え可能な手段を接続して構成
する。
たフリップフロップを含んでなるスタティックＲＡＭに
おいて、第１のしきい値Ｖ、を有するＮチャネルＭＯ３
トランジスタからなる駆動素子と、ゲートをソースに接
続し、上記駆動素子のしきい値より小さくかつ高電位側
の電荷のリーク電流を補償する第２のしきい値Ｖ、に設
定したＮチャネルＭＯＳトランジスタからなる負荷素子
とを接続してインバータを構成し、上記インバータをク
ロス接続してなるフリップフロップの電源に、電源電圧
を選択的に低電位に切り換え可能な手段を接続して構成
する。
（作用）
ゲートをソースに接続したＮＭＯＳトランジスタは、マ
クロに見ればオフ状態であるが、ミクロに見れば微少な
サブスレッショルド電流か流れる。
クロに見ればオフ状態であるが、ミクロに見れば微少な
サブスレッショルド電流か流れる。
このインバータを構成する負荷素子のカブスレッショル
ド電流を負荷電流として利用する。
ド電流を負荷電流として利用する。
つぎに、テスト時にはメモリセルの電源ｖおを例工ば接
地レベルのような低電位にし、かつ、方のビット線電位
を高電位に設定する。この状態で、選択されたメモリセ
ルの負荷素子が断線していなければ、高電位ビット線側
の負荷素子であるＮＭＯＳトランジスタはオン状態とな
り、高電位ビット線電位を低電位に設定した電源Ｖ。に
向かって引き下げるように作用する。その結果、高電位
ビット線の電位はもとの電位より低くなるので、この電
位を検出してメモリセルの負荷素子が正常であることを
判定する。
地レベルのような低電位にし、かつ、方のビット線電位
を高電位に設定する。この状態で、選択されたメモリセ
ルの負荷素子が断線していなければ、高電位ビット線側
の負荷素子であるＮＭＯＳトランジスタはオン状態とな
り、高電位ビット線電位を低電位に設定した電源Ｖ。に
向かって引き下げるように作用する。その結果、高電位
ビット線の電位はもとの電位より低くなるので、この電
位を検出してメモリセルの負荷素子が正常であることを
判定する。
（実施例）
第１図は本発明の一実施例のＳＲＡＭメモリセル回路図
である。Ｑ１〜Ｑ６は総てＮＭＯ５トランジスタであり
、駆動素子であるドライバートランジスタＱ１に対して
、ゲートをソースに接続したトランジスタＱ５を負荷素
子として一方のインバータを構成する。次に、ドライバ
ートランジスタＱ２に対してゲートをソースに接続した
トランジスタＱ６を負荷素子とする他のインノ・−夕を
設け、相互にクロス接続し、てフリップフロップを構成
している。上記インバータを構成するＭＯＳトランジス
タは、ドライバートランジスタＱｉ、 Ｑ２がしきい
値Ｖ、に設定されているのに対して、負荷素子Ｑ５．Ｑ
６は後述するように、■、より小さいしきい値Ｖ、に設
計されている。
である。Ｑ１〜Ｑ６は総てＮＭＯ５トランジスタであり
、駆動素子であるドライバートランジスタＱ１に対して
、ゲートをソースに接続したトランジスタＱ５を負荷素
子として一方のインバータを構成する。次に、ドライバ
ートランジスタＱ２に対してゲートをソースに接続した
トランジスタＱ６を負荷素子とする他のインノ・−夕を
設け、相互にクロス接続し、てフリップフロップを構成
している。上記インバータを構成するＭＯＳトランジス
タは、ドライバートランジスタＱｉ、 Ｑ２がしきい
値Ｖ、に設定されているのに対して、負荷素子Ｑ５．Ｑ
６は後述するように、■、より小さいしきい値Ｖ、に設
計されている。
トランジスタＱ３とＱ４は上記フリップフロップにデー
タを書き込んだり、データを読み出したりするためにビ
ット線との間でデータのやり取りをするメモリセル選択
用のトランジスタで、両トランジスタＱ３．Ｑ４のゲー
トは共にメモリセルを選択するためのワード線につなが
っている。
タを書き込んだり、データを読み出したりするためにビ
ット線との間でデータのやり取りをするメモリセル選択
用のトランジスタで、両トランジスタＱ３．Ｑ４のゲー
トは共にメモリセルを選択するためのワード線につなが
っている。
第２図はＭＯＳトランジスタのサブスレッショルド特性
の説明図である。横軸にゲート電圧Ｖ ＧＳ、縦軸に対
数でドレイン電流Ｉｎｓをとり、それぞれしきい値の異
なる４種類の特性曲線を示している。
の説明図である。横軸にゲート電圧Ｖ ＧＳ、縦軸に対
数でドレイン電流Ｉｎｓをとり、それぞれしきい値の異
なる４種類の特性曲線を示している。
図から明らかなように、同じゲート印加電圧Ｖｃｓにお
いても、しきい値の異なるＭＯＳ）ランンスタでは異な
るドレイン電流１１．５が流れることが判る。
いても、しきい値の異なるＭＯＳ）ランンスタでは異な
るドレイン電流１１．５が流れることが判る。
処で上記第１図のメモリセルにおける負荷素子Ｑ５とＱ
６はともにゲートをソースに接続しているためゲート・
ソース電圧ＶＣＳはＯボルトとなり、第２図におけるＶ
。ＳがＯボルトの場合に対応する微少なサブスレッショ
ルド特性が、負荷電流１ゎ、としてトランジスタＱ５と
Ｑ６を流れる。この電流Ｉゎ、はＭＯＳトランジスタの
チャネル部作成時に行うイオン注入プロセスなどにより
容易に制御可能であり、本実施例では、メモリセルを構
成するフリップフロップの高電位側の電荷が拡散領域や
オフ状態のトランジスタを介して流れるリーク電流によ
り減少する電荷を補償し得るサブスレッソゴルド電流を
呈するしきい値Ｖ、をもつＭＯＳトランジスタとして設
計する。
６はともにゲートをソースに接続しているためゲート・
ソース電圧ＶＣＳはＯボルトとなり、第２図におけるＶ
。ＳがＯボルトの場合に対応する微少なサブスレッショ
ルド特性が、負荷電流１ゎ、としてトランジスタＱ５と
Ｑ６を流れる。この電流Ｉゎ、はＭＯＳトランジスタの
チャネル部作成時に行うイオン注入プロセスなどにより
容易に制御可能であり、本実施例では、メモリセルを構
成するフリップフロップの高電位側の電荷が拡散領域や
オフ状態のトランジスタを介して流れるリーク電流によ
り減少する電荷を補償し得るサブスレッソゴルド電流を
呈するしきい値Ｖ、をもつＭＯＳトランジスタとして設
計する。
次に上記回路からなるメモリセル１の負荷素子に生じる
断線等の欠陥をテストするための動作について、第３図
を用いて説明する。第３図は上記メモリセル１およびそ
の周辺制御回路図でアルｖ、４はメモリセル１の電源で
あり、第４図に示すようなＰＭＯＳＭＯＳトランジスタ
ＴＦとＮＭＯＳトランジスタＴ１．お下構成される切り
換え回路２を介して供給される。この切り換え回路２の
入力信号Ｔは通常“Ｏ″レベルあり、電源ｖＭには高電
位が供給されている。テスト時にはＴ入力が“１”レベ
ルになり、ｖＭは接地電位になり、電源ｖＸへの印加電
圧が切り換えられる。
断線等の欠陥をテストするための動作について、第３図
を用いて説明する。第３図は上記メモリセル１およびそ
の周辺制御回路図でアルｖ、４はメモリセル１の電源で
あり、第４図に示すようなＰＭＯＳＭＯＳトランジスタ
ＴＦとＮＭＯＳトランジスタＴ１．お下構成される切り
換え回路２を介して供給される。この切り換え回路２の
入力信号Ｔは通常“Ｏ″レベルあり、電源ｖＭには高電
位が供給されている。テスト時にはＴ入力が“１”レベ
ルになり、ｖＭは接地電位になり、電源ｖＸへの印加電
圧が切り換えられる。
ＮＭＯＳトランジスタＴｋＬＯとＴｌ１ＬＩはそれぞれ
ビット線Ｂ ｋｏおよびＢ ｋｌのプルアップトランジ
スタである。コラムアドレス信号ＣＪｋによりビット線
選択トランジスタＴ、ｋＯおよびＴｊｋ、を選択してビ
・／ト線ＢｋＤとＢｋ、をそれぞれデータ線ＤｋＯおよ
びＤ ｋｌに接続する。
ビット線Ｂ ｋｏおよびＢ ｋｌのプルアップトランジ
スタである。コラムアドレス信号ＣＪｋによりビット線
選択トランジスタＴ、ｋＯおよびＴｊｋ、を選択してビ
・／ト線ＢｋＤとＢｋ、をそれぞれデータ線ＤｋＯおよ
びＤ ｋｌに接続する。
データ線制御回路３．．３ｔに含まれたＮＭＯＳトラン
ジスタＴｔｎ＋ｏ詠ＴＤｋ１１は、テスト時（Ｔが論理
“１”の時）または非テスト時（Ｔが論理“じの時）に
かかわらず、チップ選択信号Ｃ８と書き込み信号Ｗが共
に論理“１”の時、データ入力信号りの論理レベルに応
じてオンかオフの状態となる。ＮＭＯＳトランジスタＴ
ｐｈｏｔとＴｐｉｕｔは非テスト時にチップ選択信号
Ｃ８と書き込み信号Ｗか共に論理“１”のとき、データ
人ツノ信号りの論理レベルに応じてオンかオフの状態と
なる。
ジスタＴｔｎ＋ｏ詠ＴＤｋ１１は、テスト時（Ｔが論理
“１”の時）または非テスト時（Ｔが論理“じの時）に
かかわらず、チップ選択信号Ｃ８と書き込み信号Ｗが共
に論理“１”の時、データ入力信号りの論理レベルに応
じてオンかオフの状態となる。ＮＭＯＳトランジスタＴ
ｐｈｏｔとＴｐｉｕｔは非テスト時にチップ選択信号
Ｃ８と書き込み信号Ｗか共に論理“１”のとき、データ
人ツノ信号りの論理レベルに応じてオンかオフの状態と
なる。
たとえば、データ入力信号りの論理レベルがＯ″のとき
、データ線制御回路３．．３．のトランジスタＴＤｋ、
、とＴＤｋ＋！は共にオフでＴＤｋＯｌとＴＤＫＩＩは
共にオン状態である。データ入力信号りの論理レベルが
１″のときはそれぞれのトランジスタは逆の状態になる
。ＮＭＯＳトランジスタＴ□０．とＴＤｋ１３はテスト
時にチップ選択信号Ｃ８と書き込み信号Ｗが共に論理“
１”のとき、データ入力信号りの論理レベルに応じてオ
ンかオフの状態となる。たとえば、テスト時で、チップ
選択信号Ｃ８と書き込み信号Ｗが共に論理“１”のとき
、データ入力信号りの論理レベルが“０”であればＴゎ
、。３とＴＤ□１は共にオン状態となり、ＴＤＩｉＯｌ
とＴＤｋ１３は共にオフ状態となる。データ入力信号り
が論理レベル“ビであれば、これらのトランジスタはそ
れぞれ逆の状態となる。非テスト時におけるデータ線制
御回路３．、．３．のトランジスタＴｆｌｋｆｌｌ。
、データ線制御回路３．．３．のトランジスタＴＤｋ、
、とＴＤｋ＋！は共にオフでＴＤｋＯｌとＴＤＫＩＩは
共にオン状態である。データ入力信号りの論理レベルが
１″のときはそれぞれのトランジスタは逆の状態になる
。ＮＭＯＳトランジスタＴ□０．とＴＤｋ１３はテスト
時にチップ選択信号Ｃ８と書き込み信号Ｗが共に論理“
１”のとき、データ入力信号りの論理レベルに応じてオ
ンかオフの状態となる。たとえば、テスト時で、チップ
選択信号Ｃ８と書き込み信号Ｗが共に論理“１”のとき
、データ入力信号りの論理レベルが“０”であればＴゎ
、。３とＴＤ□１は共にオン状態となり、ＴＤＩｉＯｌ
とＴＤｋ１３は共にオフ状態となる。データ入力信号り
が論理レベル“ビであれば、これらのトランジスタはそ
れぞれ逆の状態となる。非テスト時におけるデータ線制
御回路３．、．３．のトランジスタＴｆｌｋｆｌｌ。
ＴＤｋＪｔ、Ｔｐｋｌ＋およびＴＤｋｌ？の動作は通常
のＳＲＡ、Ｍにおけるテータ書き込み動作と同様てあリ
、以下の説明は省く。
のＳＲＡ、Ｍにおけるテータ書き込み動作と同様てあリ
、以下の説明は省く。
上記ビット線Ｂ ５Ｆｏｒ Ｂ Ｋ ｌのレベルを検
出するための検出回路４は、インバータＩ ＮＶＫｏ、
Ｉ ＮＶつ。
出するための検出回路４は、インバータＩ ＮＶＫｏ、
Ｉ ＮＶつ。
及び各インバータの出力をゲートに入力したＰＭＯ８Ｔ
ｘｐｏ、 Ｔ ＫＰ＋を含み、上記ＰＭＯ３トランジス
タのドレインをプルダウン抵抗ＲＬが接続された検出線
Ｌ ｌｌｔに接続して構成されている。
ｘｐｏ、 Ｔ ＫＰ＋を含み、上記ＰＭＯ３トランジス
タのドレインをプルダウン抵抗ＲＬが接続された検出線
Ｌ ｌｌｔに接続して構成されている。
次に上記メモリセル及び周辺制御回路からなるＳＲＡＭ
の負荷素子の欠陥テストの動作を説明する。
の負荷素子の欠陥テストの動作を説明する。
テスト時（Ｔが論理“１″の時）で、チップ選択信号Ｃ
８と書き込み信号Ｗが共に論理“１”の時を考える。デ
ータ入力信号りの論理レベルが“○”であれば、トラン
ジスタＴＤｋ（ＮとＴゎｋ１３はオフ状態で、Ｔ ｏｋ
ｏｓとＴ。２３．はオン状態である。
８と書き込み信号Ｗが共に論理“１”の時を考える。デ
ータ入力信号りの論理レベルが“○”であれば、トラン
ジスタＴＤｋ（ＮとＴゎｋ１３はオフ状態で、Ｔ ｏｋ
ｏｓとＴ。２３．はオン状態である。
この状態でデータ線ＤｋＣとビット線Ｂ、。は高電位に
なり、データ線Ｄｋｌとビット線Ｂｋｌは低電位になる
。選択されたワード線により選択されたメモリセルでは
、そのメモリセル選択用トランジスタＱ３と０４はオン
状態にあり、ビット線Ｂ ｋｏからＱ３と負荷素子Ｑ５
を介して接地電位の■９に向かって電流が流れ、ビット
線Ｂ８゜の電位を下げる。
なり、データ線Ｄｋｌとビット線Ｂｋｌは低電位になる
。選択されたワード線により選択されたメモリセルでは
、そのメモリセル選択用トランジスタＱ３と０４はオン
状態にあり、ビット線Ｂ ｋｏからＱ３と負荷素子Ｑ５
を介して接地電位の■９に向かって電流が流れ、ビット
線Ｂ８゜の電位を下げる。
ここでビット線Ｂｘｏの電位低下の度合は、データ線制
御回路のトランジスタＴ工。５、プルアップトランジス
タＴ ｋＬｆｌ、ビット線選択）−ランジスタＴ３、。
御回路のトランジスタＴ工。５、プルアップトランジス
タＴ ｋＬｆｌ、ビット線選択）−ランジスタＴ３、。
、メモリセル内のトランジスタＱ３およびＱ５の設計に
より適当に設定できる。この低下した電位を検出回路４
のインバータＩＮＶｍｏにより論理“０”レベルの入力
と判定させる。一方、ビット線Ｂｋｌはもともと低電位
であるのでインバータＩＮＶｋ、の入力も論理“０”レ
ベルである。この結果、ＰＭＯ８トランジスタＴ ｋＰ
ｏとＴｋＰｌは共にオフである。他のコラムでも正常で
あれば、検出線Ｌ ｄｔにつながっているＰＭＯ３Ｉ−
ランシスタはすべてオフであり、プルダウン抵抗ＲＬに
より検出線Ｌ ｄｌは低電位であり、アンプＴ ＡＪＩ
Ｐを介して検出信号Ｔ。ｕ７に論理“０”を出力し、正
常であることを示す。
より適当に設定できる。この低下した電位を検出回路４
のインバータＩＮＶｍｏにより論理“０”レベルの入力
と判定させる。一方、ビット線Ｂｋｌはもともと低電位
であるのでインバータＩＮＶｋ、の入力も論理“０”レ
ベルである。この結果、ＰＭＯ８トランジスタＴ ｋＰ
ｏとＴｋＰｌは共にオフである。他のコラムでも正常で
あれば、検出線Ｌ ｄｔにつながっているＰＭＯ３Ｉ−
ランシスタはすべてオフであり、プルダウン抵抗ＲＬに
より検出線Ｌ ｄｌは低電位であり、アンプＴ ＡＪＩ
Ｐを介して検出信号Ｔ。ｕ７に論理“０”を出力し、正
常であることを示す。
次に、選択されたメモリセルの負荷素子Ｑ５のケートま
たはソースか断線している場合を考える。
たはソースか断線している場合を考える。
ビット線Ｂｋｇが高電位であっても、今回は負荷素子Ｑ
５を介して接地電位のＶＭに電流が流れないので、ビッ
ト線Ｂ ｋＱの電位は高電位のままであり、インバータ
ＩＮＶｋ、の出力は低電位となり、ＰＭＯＳトランジス
タＴｋｐｏがオンとなる。この結果、検出線Ｌ １１１
は高電位となり、検出信号Ｔ。ＩＪＴに論理“１”を出
力し、メモリセル内の負荷素子の異常を示す。
５を介して接地電位のＶＭに電流が流れないので、ビッ
ト線Ｂ ｋＱの電位は高電位のままであり、インバータ
ＩＮＶｋ、の出力は低電位となり、ＰＭＯＳトランジス
タＴｋｐｏがオンとなる。この結果、検出線Ｌ １１１
は高電位となり、検出信号Ｔ。ＩＪＴに論理“１”を出
力し、メモリセル内の負荷素子の異常を示す。
以上の説明は、データ入力信号りの論理レベルが“０”
の場合について述べたが、データ入力信号りの論理レベ
ルが“１”の場合にも、データ線やビット線の左右の動
作を反転して考えれば同様である。
の場合について述べたが、データ入力信号りの論理レベ
ルが“１”の場合にも、データ線やビット線の左右の動
作を反転して考えれば同様である。
以上の説明では、テスト時に本来高電位であるはずのビ
ット線電位の電圧低下を検出する回路としてインバータ
ＩＮＶ、、とＩ ＮＶｋ、、ＰＭＯ３トランジスタＴｔ
ｉｐゎとＴうＰｌおよびプルダウン抵抗Ｒ。
ット線電位の電圧低下を検出する回路としてインバータ
ＩＮＶ、、とＩ ＮＶｋ、、ＰＭＯ３トランジスタＴｔ
ｉｐゎとＴうＰｌおよびプルダウン抵抗Ｒ。
を使用しているが、インバータの代わりにノンインバー
タを使い、ＰＭＯＳトランジスタのわりにＮＭＯＳトラ
ンジスタを使い、そのソースを接地電位にして、プルダ
ウン抵抗の代わりにプルアップ抵抗を使用してもＴ。Ｌ
ＩＴの極性が反転するだけで同様の効果を得ることがで
きるし、当然、その他の方法でビット線電位の電圧低下
を検出しても構わない。また、抵抗ＲＬは便宜上抵抗と
して示しであるが、抵抗成分を持つものであればＭＯＳ
トランジスタであってもその他のもので実現しても構わ
ない。
タを使い、ＰＭＯＳトランジスタのわりにＮＭＯＳトラ
ンジスタを使い、そのソースを接地電位にして、プルダ
ウン抵抗の代わりにプルアップ抵抗を使用してもＴ。Ｌ
ＩＴの極性が反転するだけで同様の効果を得ることがで
きるし、当然、その他の方法でビット線電位の電圧低下
を検出しても構わない。また、抵抗ＲＬは便宜上抵抗と
して示しであるが、抵抗成分を持つものであればＭＯＳ
トランジスタであってもその他のもので実現しても構わ
ない。
（発明の効果）
以上述べたように本発明によれば、メモリセルを構成す
るフリップフロップを、総てＮＭＯＳトランジスタで構
成することができ、高抵抗ポリシリコン負荷素子を要素
とするメモリセル構造に比べ、回路設計が容易になるだ
けでなく特性の安定したＳＲＡＭを得ることができ、実
用的に極めて有効である。
るフリップフロップを、総てＮＭＯＳトランジスタで構
成することができ、高抵抗ポリシリコン負荷素子を要素
とするメモリセル構造に比べ、回路設計が容易になるだ
けでなく特性の安定したＳＲＡＭを得ることができ、実
用的に極めて有効である。
またメモリセルにおける負荷素子の断線などの検出のた
めに従来必要とした長時間の高温エージングをなくすこ
とかでき、生産性の向上を図ることができる。
めに従来必要とした長時間の高温エージングをなくすこ
とかでき、生産性の向上を図ることができる。
第１図は本発明のメモリセルの回路図、第２図はＭＯＳ
トランジスタのサブスレッショルド特性の説明図、第３
図は本発明のメモリセルとその周辺制御回路図、第４図
は第３図の電源ＶＷの切り替え回路図、第５図は従来の
高抵抗負荷素子によるＳＲＡＭメモリセルの回路図であ
る。 Ｑ、、Ｑ、ニドライバートランジスタ Ｑ、、Ｑ＠：負荷素子 １：メモリセル ２：切り換え回路 ４：検出回路 代理人 弁理士 梅１）勝（他２名） ４３ａｌｌ 第１図 ゲート転 Ｖ雫、（Ｖ） 第２図 １１４図 ＠５図
トランジスタのサブスレッショルド特性の説明図、第３
図は本発明のメモリセルとその周辺制御回路図、第４図
は第３図の電源ＶＷの切り替え回路図、第５図は従来の
高抵抗負荷素子によるＳＲＡＭメモリセルの回路図であ
る。 Ｑ、、Ｑ、ニドライバートランジスタ Ｑ、、Ｑ＠：負荷素子 １：メモリセル ２：切り換え回路 ４：検出回路 代理人 弁理士 梅１）勝（他２名） ４３ａｌｌ 第１図 ゲート転 Ｖ雫、（Ｖ） 第２図 １１４図 ＠５図
Claims (1)
- 【特許請求の範囲】 １）メモリセルが、２つのインバータをクロスに接続し
たフリップフロップを含んでなるスタテイックＲＡＭに
おいて、 第１のしきい値Ｖ＿１を有するＮチャネルＭＯＳトラン
ジスタからなる駆動素子と、ゲートをソースに接続し、
上記駆動素子のしきい値より小さくかつ高電位側の電荷
のリーク電流を補償する第２のしきい値Ｖ＿２に設定し
たＮチャネルＭＯＳトランジスタからなる負荷素子とを
接続してインバータが構成されてなることを特徴とする
スタティックＲＡＭ。 ２）メモリセルが、２つのインバータをクロスに接続し
たフリップフロップを含んでなるスタティックＲＡＭに
おいて、 第１のしきい値Ｖ＿１を有するＮチャネルＭＯＳトラン
ジスタからなる駆動素子と、ゲートをソースに接続し、
上記駆動素子のしきい値より小さくかつ高電位側の電荷
のリーク電流を補償する第２のしきい値Ｖ＿２に設定し
たＮチャネルＭＯＳトランジスタからなる負荷素子とを
接続してインバータを構成し、上記インバータをクロス
接続してなるフリップフロップの電源に、電源電圧を選
択的に低電位に切り換え可能な手段を接続したことを特
徴とするスタティックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160883A JPH0453090A (ja) | 1990-06-19 | 1990-06-19 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160883A JPH0453090A (ja) | 1990-06-19 | 1990-06-19 | スタティックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453090A true JPH0453090A (ja) | 1992-02-20 |
Family
ID=15724435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160883A Pending JPH0453090A (ja) | 1990-06-19 | 1990-06-19 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019369B2 (en) | 1998-10-05 | 2006-03-28 | Sharp Kabushiki Kaisha | Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate |
-
1990
- 1990-06-19 JP JP2160883A patent/JPH0453090A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019369B2 (en) | 1998-10-05 | 2006-03-28 | Sharp Kabushiki Kaisha | Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate |
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