KR100411845B1 - 반도체 장치 - Google Patents

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KR100411845B1
KR100411845B1 KR10-2000-0074521A KR20000074521A KR100411845B1 KR 100411845 B1 KR100411845 B1 KR 100411845B1 KR 20000074521 A KR20000074521 A KR 20000074521A KR 100411845 B1 KR100411845 B1 KR 100411845B1
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Abstract

대기 시의 누설 전류를 억제한다.
보디 바이어스 생성 회로(13)는 PMOS 트랜지스터 MP의 보디 영역으로 보디 전위 Vbody_n을 공급한다. 보디 전위 Vbody_n은 입력 신호 VBODYIN에 따라서, 소스 영역에 대하여 보디 영역이 역 바이어스 또는 제로 바이어스가 되도록 인가된다. 입력 신호 VBODYIN은 PMOS 트랜지스터 MP의 대기 시에는 제로 바이어스, 동작 시에는 역 바이어스가 보디 영역으로 인가되도록 입력된다. 보디 바이어스 생성 회로(14)는 입력 신호 VBODYIN의 반전 신호 V* BODYIN에 따라서, NMOS 트랜지스터 MN의 보디 영역으로 보디 전위 Vbody_p를 공급한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 SOI형 반도체 장치에 적합한 반도체 장치에 관한 것으로 특히 대기 시의 누설 전류 및 동작 시의 회로 지연을 억제하기 위한 개량에 관한 것이다.
본 명세서에 있어서, 「MOS 트랜지스터(MOSFET)」는 상기 분야의 관례에 따라서 게이트 전극이 금속 이외의 도체로 구성된 절연 게이트형 트랜지스터를 넓게 포함한다. 또한, 플래시(flash) EEPROM의 메모리 소자와 같이 제어 전극과 채널 영역 간에 개삽된 다른 전극을 포함하는 절연 게이트형의 반도체 소자를 MOS 트랜지스터라고 칭한다.
시스템 LSI를 실현하는데에 있어서, LSI를 구성하는 소자로서의 CMOS 트랜지스터(상보형 MOS 트랜지스터 : CMOSFET)를, 벌크로서의 반도체 기판의 주요면에 형성하는 것보다도 SOI(Silicon On Insulator) 기판의 주요면에 형성하는 것이 집적도, 동작 속도 및 소비 전력 상에서 유리한 것으로 알려져 있다. 도 20은 SOI 기판의 구조를 모식적으로 나타내는 단면도이다. SOI 기판(100)에서는 실리콘을 주성분으로 하는 반도체 기판인 지지 기판(113) 상에 산화 실리콘으로 이루어지는 매립 산화막층(BOX층 : Buried OXied layer ; 114)이 형성되며 또한 그 위에 실리콘 결정으로 이루어지는 SOI층(115)이 형성되어 있다.
BOX층(114)의 두께는 0.01㎛ ∼ 0.4㎛ 정도로, SOI층(115)의 두께는 0.1㎛ ∼ 1㎛ 정도이다. SOI층(115)의 주요면에 MOS 트랜지스터가 형성된다. 각 MOS 트랜지스터는 서로 LOCOS 혹은 STI(Shallow Trench Isolation)에 의해 소자 분리되어 있다. MOS 트랜지스터의 활성 영역 중 채널 영역은 보디 영역이라고도 불리고 있다.
지지 기판(113), BOX층(114) 및 SOI층을 요소로 하는 SOI 구조를 포함하는 반도체 장치에서는 BOX층(114)과 저면이 BOX층(114)에 도달하는 분리 절연막(이하, 「완전 분리」 혹은 「풀 STI : Full Shallow Trench Isolation」이라고 칭하고 「FTI」라고 한다 : 150)에 따라 활성 영역이 둘러싸여 있기 때문에, CMOS 트랜지스터가 SOI층에 형성되어도 래치 업이 발생하지 않는다는 이점이 있다. 또한, MOS 트랜지스터의 소스/드레인 영역이 BOX층(114)에 접하므로, 반도체 기판의 주요면에 직접적으로 MOS 트랜지스터가 형성된 반도체 장치에 비하여 접합 용량이 작으며 고속 동작이 가능함과 함께, 스탠바이 시의 누설 전류도 작아져서 소비 전력을 억제할 수 있다는 이점이 얻어진다.
그러나, BOX층(114) 상에 형성된 반도체층인 SOI층(115)의 막두께가 예를 들면, 0.15㎛ 이상인 경우에는 충돌 전리 현상에 의해서 발생하는 캐리어(NMOS 트랜지스터에서는 정공, PMOS 트랜지스터에서는 전자)가 채널 영역 바로 하측에 축적된다. 이에 따라 트랜지스터의 Ids-Vds특성에 킹크가 생긴다고 하는 문제점 혹은 동작 내압이 열화한다는 문제점이 나타난다. 또한, 채널 영역의 전위가 안정되지 않기 때문에, 지연 시간에 주파수 의존성이 나타나는 등, 기판 부유 효과에 의해 생기는 여러가지의 문제점이 있기 때문에, 통상은 채널 영역의 전위는 고정된다. 이와 같이 채널 영역의 전위가 고정된 반도체 장치는 특개소 58-124243호 공보에 개시되고 있다.
최근에는 또한 각 MOS 트랜지스터마다 채널 영역의 전위를 고정하지는 않고 동일 도전형의 복수의 트랜지스터의 채널 영역의 전위를 일괄하여 고정하기 때문에 저면이 BOX층(114)에 도달하지 않는 분리 절연막(이하, 「부분 분리」 혹은 「파셜 STI : Partial Shallow Trench Isolation」이라고 칭하고 「PTI」라고 한다 ; 116)을 이용하여 분리를 행하고, 그에 따라 미세화를 진행시킨다는 시도가 이루어지고 있다. 이 구조의 반도체 장치는 IEEE International SOI Conference, Oct. (1997) 등에 개시되고 있다.
도 21은 종래의 반도체 장치를 나타내는 상면도이다. 이 반도체 장치에서는 SOI층에 NMOS 영역과 PMOS 영역이 형성되어 있으며, NMOS 영역에는 복수의 NMOS 트랜지스터가 형성되며, PMOS 영역에는 복수의 PMOS 트랜지스터가 형성되어 있다. 각 MOS 트랜지스터의 활성 영역(102)이 형성되어 있으며, 이 활성 영역(102)에는 일조의 소스·드레인 영역(103, 104)이 채널 영역이 포함되도록 형성되어 있다. 소스·드레인 영역(103, 104)의 한쪽은 소스 영역이고, 다른쪽은 드레인 영역이지만 모두 캐리어(전자 혹은 정공)의 공급원(소스)이 되거나 혹은 캐리어를 외부로 추출하는(드레인) 기능을 가지므로 본 명세서에서는 이들 중 어느 하나를 「소스·드레인 영역」이라고 칭한다.
NMOS 영역과 PMOS 영역 각각에는 보디 컨택트 영역(112)이 형성되어 있다. 보디 컨택트 영역(112) 및 각 MOS 트랜지스터의 활성 영역(102)은 소자 분리 영역으로서의 PTI(101)에 의해서 서로 분리되어 있다. 보디 컨택트 영역(112)은 동일 도전형의 복수의 MOS 트랜지스터의 채널 영역(보디 영역)의 전위를 고정하기 위해서 설치되고 있다.
소스·드레인 영역(103, 104)에는 소스·드레인 배선(105, 107)이 각각 접속되어 있다. 또한, 채널 영역의 상측에는 게이트 전극(게이트 배선 ; 106)이 배치되어 있다. 게이트 전극(106)은 게이트 전극 컨택트(109)를 통하여 금속 배선(110)으로 접속되어 있다. 또한, 컨택트 영역(112)에는 금속 배선(111)이 접속되어 있다. 소자 분리폭(108)은 NMOS 영역과 PMOS 영역을 분리하는 PTI(116)의 폭을 의미한다.
도 22는 도 21의 A-A 절단선에 따른 단면도이다. SOI층(115)에 형성된 활성 영역(102) 각각에는 일조의 소스·드레인 영역(103, 104)이 N형 채널 영역(122p) 또는 P형 채널 영역(122n)을 끼우도록 선택적으로 형성되어 있다. 소스·드레인 영역(103, 104) 각각에는 고농도 소스·드레인 영역(124)과 저농도 소스·드레인 영역(123)이 형성되어 있다. 인접하는 두개의 활성 영역(102)을 분리하는PTI(116)는 BOX층(114)에 도달하지 않고, PTI(116) 바로 하측에는 P형 채널 스토퍼(125) 및 N형 채널 스토퍼(126)가 형성되어 있다.
채널 영역(122p, 122n) 상에는 게이트 절연막(117)이 형성되어 있으며, 이 게이트 절연막(117) 상에는 도핑된·폴리실리콘층(118)과 금속층(119)과의 2층 구조를 이루는 게이트 전극(106)이 형성되어 있다. 즉, 게이트 전극(106)은 게이트 절연막(117)을 끼워서 채널 영역(122p, 122n)으로 대향하고 있다. 게이트 전극(106)은 절연막(120)으로 덮어지며 또한 게이트 전극(106)의 측벽면에는 절연막(120)을 끼워서 측벽(121)이 형성되어 있다. 소스·드레인 배선(105, 107)은 층간 절연막(127, 128)을 관통하는 컨택트 플러그(131, 129)를 통하여 소스·드레인 영역(103, 104)으로 접속되어 있다.
MOS 트랜지스터의 소스·드레인 영역(103, 104)의 기생 용량은 채널 영역(122p, 122n) 간의 접합과, 채널 스토퍼(125, 126) 간의 접합에 따라서 발생한다. MOS 트랜지스터의 동작 속도를 향상시키기 위해서는 이 기생 용량이 작은 것이 바람직하다.
또한, MOS 트랜지스터의 대기 시의 누설 전류는 소스·드레인 영역(103, 104)과 채널 영역(122p, 122n) 혹은 소스·드레인 영역(103, 104)과 채널 스토퍼(125, 126)가 형성하는 접합으로, 역 바이어스가 인가됨으로써 발생하는 공핍층을 흐르는 생성 전류에 기인한다. 또한, 채널 스토퍼(125, 126)가 형성하는 접합에 역 바이어스가 인가되는 경우에도 동일하게 생성 전류가 발생한다. 이 전류도 누설 전류의 한가지 원인이 된다. 대기 시의 누설 전류가 크면 반도체 칩 전체의 소비 전력이 커진다. 따라서, 대기 시의 누설 전류는 작은 쪽이 바람직하다.
도 23은 도 21의 B-B 절단선에 따른 PMOS 영역의 단면도이다. 층간 절연막(127)을 관통하는 컨택트 플러그(109)를 통하여, 게이트 전극(106)이 금속 배선(110)으로 접속되어 있다. 또한, 층간 절연막(127)을 관통하는 컨택트 플러그(135)를 통하여, 보디 컨택트 영역(112)이 금속 배선(111)에 접속되어 있다. 또한, N형 불순물을 고농도로 함유하는 보디 컨택트 영역(112)은 N형 채널 스토퍼(126)를 통하여 N형 채널 영역(122p)에 접속되어 있다.
도시를 생략하지만, NMOS 영역에는 P형 불순물을 고농도로 함유하는 보디 컨택트 영역(112)이 P형 채널 스토퍼(125)를 통하여, P형 채널 영역(122n)에 접속되어 있다. 따라서, PMOS 영역 및 NMOS 영역 각각에 개별로, 바이어스 전위를 금속 배선(111)으로 공급함으로써, 채널 영역(122p, 122n)을 바이어스 전위로 고정할 수 있다.
그러나, SOI 기판(100)에 형성된 복수의 MOS 트랜지스터가 PTI(116)에서 소자 분리되어 있는 반도체 장치에서는 대기 시의 누설 전류가 PTI(116) 바로 하측의 채널 스토퍼를 통하여 흐르기 때문에, 소자 분리로서 FTI(150)를 이용한 반도체 장치에 비하여, 대기 시의 소비 전력이 커진다는 문제점이 있었다. 또한, 동작 시에도 채널 영역(보디 영역 ; 122)에 축적되는 전하에 의해 기판 전류가 발생하고, 동작 주파수에 의해서는 회로 신호에 노이즈가 중첩하거나 기판 전류에 기인하는 임계치 전압의 변동에 의해 회로 동작이 늦어지는 등의 문제점이 있었다.
본 발명은 종래의 장치에서의 상기한 문제점을 해소하기 위해 이루어진 것으로, 대기 시의 누설 전류를 억제함과 함께, 동작 시의 회로 지연을 억제할 수 있는 반도체 장치를 얻는 것을 목적으로 한다.
또, 본 발명에 관련한 기술을 개시하는 문헌으로서 특개평 11-340465호 공보(이하, 문헌 1)가 알려져 있다.
제1 발명의 장치는, 반도체 장치에 있어서 반도체 기판의 주요면에 형성되며, 시스템 클럭에 동기하여 동작하는 회로의 요소인 적어도 하나의 MOS 트랜지스터와, 상기 적어도 하나의 MOS 트랜지스터의 보디 영역으로 보디 전위를, 상기 시스템 클럭에 동기하여 동작하는 상기 회로의 신호에 따라서 소스 영역에 대하여 역 바이어스가 되는 전위를 포함하는 다른 레벨로 인가하는 보디 바이어스 생성 회로를 포함한다.
제2 발명의 장치에서는, 제1 발명의 반도체 장치에 있어서 상기 보디 바이어스 생성 회로가 상기 보디 전위로서 상기 역 바이어스가 되는 전위와, 상기 소스 영역에 대하여 제로 바이어스가 되는 전위 중 어느 하나를 선택적으로 상기 보디 영역으로 인가한다.
제3 발명의 장치에서는, 제1 발명의 반도체 장치에 있어서 상기 보디 바이어스 생성 회로가 상기 보디 영역으로 M(≥2)개의 크기의 공급 전류 중 어느 하나를 선택적으로 공급한다.
제4 발명의 장치에서는, 제3 발명의 반도체 장치에 있어서 상기 보디 바이어스 생성 회로가 주파수가 다른 M개의 클럭을 생성하는 M개의 발진 회로와, 상기 M개의 클럭에 개별로 동기하여 간헐적으로 상기 보디 영역에 전류를 공급하는 M개의 차지 펌프 회로를 포함한다.
제5 발명의 장치에서는, 제4 발명의 반도체 장치에 있어서 상기 보디 바이어스 생성 회로가 상기 보디 영역의 전위와 상기 소스 영역의 전위와의 차를 기준치와 비교하여 그 결과를 출력하는 모니터 회로를 포함하고, 상기 M개의 발진 회로 중에서 주파수가 가장 높은 클럭을 생성하는 발진 회로가 상기 차가 상기 기준치를 넘어서 작을 때 상기 클럭을 생성하도록 상기 비교 결과에 응답하여 동작한다.
제6 발명의 장치에서는, 제4 또는 제5 발명의 반도체 장치에 있어서 상기 M개의 클럭 중 적어도 하나는 상기 시스템 클럭보다도 주파수가 높다.
제7 발명의 장치에서는, 제4 내지 제6 중 어느 하나의 발명의 반도체 장치에 있어서 상기 시스템 클럭에 동기하여 동작하는 상기 회로가 다이내믹 RAM으로, 상기 M개의 발진 회로 중에서 주파수가 가장 낮은 클럭을 생성하는 발진 회로가 상기 다이내믹 RAM의 동작 모드가 통상 동작 모드와 전지 백업 모드 중 어느 하나를 판정하는 전지 백업 모드 제어 회로를 포함하고, 통상 동작 모드에 있다고 판정하면 상기 클럭을 생성하고, 전지 백업 모드에 있다고 판정하면 리프레시 요구의 기간에 한하여 상기 클럭을 생성한다.
제8 발명의 장치에서는 제1 내지 제7 중 어느 하나의 발명의 반도체 장치에 있어서 상기 반도체 기판이 SOI 기판으로, 상기 적어도 하나의 MOS 트랜지스터가 부분 분리에 의해서 서로 소자 분리된 동일 도전형의 복수의 MOS 트랜지스터를 포함하고 있으며, 상기 SOI 기판은 상기 부분 분리의 바로 하측에 불순물이 도입된채널 스토퍼를 가지고 있으며, 상기 보디 바이어스 생성 회로는 상기 복수의 MOS 트랜지스터로 상기 채널 스토퍼를 통하여 공통으로 상기 보디 전위를 공급한다.
제9 발명의 장치에서는, 제8 발명의 반도체 장치에 있어서 상기 적어도 하나의 MOS 트랜지스터가 상기 복수의 MOS 트랜지스터와는 도전형이 다른 MOS 트랜지스터를 더 포함하고 있으며, 상기 다른 MOS 트랜지스터와, 해당 MOS 트랜지스터에 인접하는 상기 복수의 MOS 트랜지스터 중 적어도 하나가 완전 분리에 의해서 서로 소자 분리되어 있다.
제10 발명의 장치에서는, 제1 내지 제9 중 어느 하나의 발명의 반도체 장치에 있어서, 상기 반도체 기판이 SOI 기판으로, 상기 적어도 하나의 MOS 트랜지스터가 M(≥2)개의 MOS 트랜지스터를 포함하고 있으며, 해당 M개의 MOS 트랜지스터는, N(2≤N<M)개의 기능 블록으로 분할 배치되어 있으며, 상기 보디 바이어스 생성 회로는 L(2≤L≤N)개의 단위 보디 바이어스 생성 회로로 분할되어 있으며, 상기 L개의 단위 보디 바이어스 생성 회로는 상기 N개의 기능 블록 중에서부터 선택된 L개의 군에 속하는 MOS 트랜지스터의 보디 영역으로 역 바이어스의 보디 전위를 개별로 공급한다.
제11 발명의 장치에서는, 제10 발명의 반도체 장치에 있어서 상기 N개의 기능 블록 중에서 적어도 2개의 서로 인접하는 기능 블록이 완전 분리에 의해서 서로 소자 분리되어 있다.
제12 발명의 장치에서는, 제1 내지 제11 중 어느 하나의 발명의 반도체 장치에 있어서, 상기 반도체 기판이 SOI 기판으로 상기 보디 바이어스 생성 회로가 상기 주요면에 형성되어 있으며, 상기 보디 바이어스 생성 회로와 상기 적어도 하나의 MOS 트랜지스터 간이 완전 분리에 의해서 소자 분리되어 있다.
제13 발명의 장치에서는, 제1 ∼ 제12 중 어느 하나의 발명의 반도체 장치에 있어서, 상기 반도체 기판이 SOI 기판으로 상기 SOI 기판은 상기 적어도 하나의 MOS 트랜지스터의 바로 하측에 위치하고, 매립 절연막의 상기 주요면과는 반대측 면에 접하여 불순물이 도입된 반도체층인 보텀층을 포함한다.
제14 발명의 장치는, 제13 발명의 반도체 장치에 있어서 상기 보텀층으로 그 바로 상측에 위치하는 MOS 트랜지스터의 소스 영역에 대하여 역바이어스가 되는 전위를 온 오프 가능하게 인가하는 보텀 전위 생성 회로를 더 포함한다.
제15 발명의 장치에서는, 제14 발명의 반도체 장치에 있어서 상기 보텀 전위 생성 회로가 상기 역 바이어스가 되는 상기 전위와, 상기 바로 상측에 위치하는 MOS 트랜지스터의 상기 소스 영역과 동전위 중 어느 하나를 선택적으로 상기 보텀층으로 인가한다.
제16 발명의 장치에서는, 제14 또는 제15 발명의 반도체 장치에 있어서 상기 보텀 전위 생성 회로가 상기 보디 바이어스 생성 회로에 동기하여 상기 전위를 인가한다.
제17 발명의 장치에서는, 제13 발명의 반도체 장치에서 상기 보디 바이어스 생성 회로가 상기 보디 영역으로 공급하는 전위를 상기 보텀층으로도 동시에 공급한다.
도 1은 실시 형태 1의 반도체 장치의 일부 평면도.
도 2는 도 1의 장치의 동작을 나타내는 타이밍차트.
도 3은 도 1의 장치의 동작 설명도.
도 4는 실시 형태 1의 보다 바람직한 장치 예를 나타내는 단면도.
도 5는 실시 형태 1의 다른 장치예를 나타내는 단면도.
도 6은 실시 형태 1의 보디 바이어스 생성 회로의 회로도.
도 7은 실시 형태 1의 보디 바이어스 생성 회로의 회로도.
도 8은 도 5의 장치의 동작을 나타내는 타이밍차트.
도 9는 실시 형태 1의 보디 바이어스 생성 회로의 평면도.
도 10은 실시 형태 2의 보디 바이어스 생성 회로의 회로도.
도 11은 도 10의 회로의 동작을 나타내는 타이밍차트.
도 12는 실시 형태 3의 반도체 장치를 예시하는 평면도.
도 13은 실시 형태 3의 반도체 장치를 예시하는 평면도.
도 14는 실시 형태 4의 반도체 장치를 예시하는 단면도.
도 15는 실시 형태 4의 반도체 장치를 예시하는 단면도.
도 16은 실시 형태 4의 반도체 장치를 예시하는 단면도.
도 17은 실시 형태 4의 보텀 전위 생성 회로의 회로도.
도 18은 실시 형태 4의 보텀 전위 생성 회로의 회로도.
도 19는 보텀 전위 생성 회로의 동작을 나타내는 타이밍차트.
도 20은 종래의 반도체 장치의 단면도.
도 21은 종래의 반도체 장치의 평면도.
도 22는 도 21의 A-A 절단선에 따른 단면도.
도 23은 도 21의 B-B 절단선에 따른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
13, 14, 30 : 보디 바이어스 생성 회로
33, 34 : 발진 회로
31, 32 : 차지 펌프 회로
35 : 보디 바이어스 레벨 모니터 회로(모니터 회로)
36 : 전지 백업 모드 제어 회로
41 ∼ 45, 51 ∼ 58 : 기능 블록
62 : 보텀층
100 : SOI 기판(반도체 기판)
103, 104 : 소스·드레인 영역
114 : BOX층(매립 절연막)
116 : PTI(부분 분리)
122n, 122p : 보디 영역
125, 126 : 채널 스토퍼
150, 46, 59 : FTI(완전 분리)
f1, f2 : 주파수
ICP: 공급 전류
Vbody, Vbody_n, Vbody_p : 보디 전위
[1. 실시 형태 1]
본 발명의 실시 형태 1에 따른 반도체 장치에서는 집적 회로를 구성하는 복수의 MOS 트랜지스터가 SOI 기판에 형성되어 있으며, 각 MOS 트랜지스터 간은 PTI에 의해서 소자 분리되며, 채널 영역과 소스·드레인 영역 간에 인가되는 역 바이어스의 절대치가 동작 시보다도 대기 시에 커지도록 보디 전위를 변화시키는 보디 바이어스 생성 회로가 구비되고 있다. 그 때문에, 종래의 반도체 장치에 비하여, 대기 시의 서브 임계치 전류가 저감되며, 소비 전력이 적은 반도체 장치가 실현된다. 보다 바람직하게는 서로 인접하는 적어도 일조의 NMOS 트랜지스터와 PMOS 트랜지스터 간은 FTI에서 소자 분리된다.
[1-1. 장치의 구성과 동작]
도 1은 실시 형태 1에 따른 반도체 장치의 일부를 나타내는 회로도이다. 이 장치는 보디 바이어스 생성 회로(13, 14)가 구비된다는 점에서 도 21 ∼ 도 23에 도시한 종래 장치와는 특징적으로 다르다.
복수의 PMOS 트랜지스터 중 하나인 PMOS 트랜지스터 MP와 복수의 NMOS 트랜지스터 중 하나인 NMOS 트랜지스터 MN이 인버터(12)를 구성하고 있다. 인버터(12)는 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터로 구성되는 집적 회로의 일부에 상당한다. 집적 회로에는 전원 전위로서 고전위측 전원 전위 VDD와 저전위(접지 전위)측 전원 전위 VSS가 공급된다. 인버터(12)는 입력 신호 VIN의 반전 신호를 출력 신호 VOUT으로서 출력한다. 도 1을 평면도로 보았을 때의 인버터(12)의 C-C 절단선에 따른 단면 구조는 종래 장치에 관한 도 22와 동일하게 나타낸다.
보디 바이어스 생성 회로(13)는 PMOS 트랜지스터 MP에 대표되는 복수의 PMOS 트랜지스터의 보디 영역으로 보디 전위 Vbody_n을 공급한다. 마찬가지로, 보디 바이어스 생성 회로(14)는 NMOS 트랜지스터 MN에 대표되는 복수의 NMOS 트랜지스터의 보디 영역으로 보디 전위 Vbody_n을 공급한다. 본 실시 형태에서는 보디 바이어스 생성 회로(13, 14)는 보디 전위 Vbody_n, Vbody_p를 공급하는 대상인 MOS 트랜지스터와 함께, 단일 SOI 기판의 주요면에 형성되지만, 본 발명은 이 형태에 한정되지는 않는다.
보디 바이어스 생성 회로(13)는 고전위측 전원 전위 VDD및 저전위측 전원 전위 VSS외에 제3 전원 전위로서, VDD+α(VDD-VSS)의 공급을 받아, 입력 신호 VBODYIN에 응답하여 2 단계로 설정된 전위 중 어느 하나를 보디 전위 Vbody_n으로서 출력한다. 여기서, α는 플러스 상수이다. 보디 바이어스 생성 회로(14)는 고전위측 전원 전위 VDD및 저전위측 전원 전위 VSS외에 제3 전원 전위로서 VSS-β(VDD-VSS)의 공급을 받아서, 입력 신호 VBODYIN의 반전 신호인 입력 신호 V* BODYIN에 응답하여, 2 단계로 설정된 전위 중 어느 하나를 보디 전위 Vbody_p로서 출력한다. 여기서, β는 β>0의 범위의 상수이다. 또한, 본 명세서에서는 임의의 신호 A의 반전 신호를, A*로 표현한다. 입력 신호 VBODYIN은 반도체 장치 중에 형성된 제어 회로에서 공급되어도 되며 또한 반도체 장치의 외부에서 공급되어도 된다.
도 21 ∼ 도 23이 도시한 바와 같이, 단일 보디 컨택트 영역(112)을 통하여 동일 도전형의 복수의 MOS 트랜지스터에 대하여, 보디 전위 Vbody_n 또는 Vbody_p가 공통으로 공급된다. 즉, 보디 바이어스 생성 회로(13)가 출력하는 보디 전위 Vbody_n은 금속 배선(111), 보디 컨택트 영역(112) 및 채널 스토퍼(126)를 통하여 PMOS 트랜지스터의 보디 영역(122p)으로 공급된다. 마찬가지로, 보디 바이어스 생성 회로(14)가 출력하는 보디 전위 Vbody_p는 금속 배선(111), 보디 컨택트 영역(112) 및 채널 스토퍼(125)를 통하여 NMOS 트랜지스터의 보디 영역(122n)으로 공급된다.
또, 도시를 생략하지만, 도 1의 반도체 장치에서는 BOX층(114 ; 도 22)의 바로 하측의 지지 기판(113)은 P형의 실리콘 기판으로, 그 전위는 접지 전위로 고정되어 있다. 지지 기판(113)의 전위를 고정하는 기술 자체는 종래 주지이므로 그 상세한 설명은 생략한다.
도 2는 보디 전위 Vbody_n, Vbody_p, 입력 신호 VBODYIN및 입력 신호 VIN의 관계를 나타내는 타이밍차트이다. 인버터(12)를 포함하는 집적 회로가 대기 상태에 있을 때는 입력 신호 VBODYIN으로서, 저전위측 전원 전위 VSS와 동일한 전위가 제공된다. 이 때, 보디 전위 Vbody_n에는 VDD+α(VDD-VSS)가 제공되고 보디 전위 Vbody_p에는 VSS-β(VDD-VSS)가 제공된다. 예를 들면, 상수 α는 α=0.1 ∼ 1.0 정도로 설정되며, 상수 β는 β=0.1 ∼ 1.0 정도로 설정된다. 또한, 저전위측 전원 전위 VSS는 VSS=0이라고 하고 있다.
집적 회로가 대기 상태에서 동작 상태로 이행하는데 수반하여, 입력 신호 VBODYIN은 저전위측 전원 전위 VSS에서 고전위측 전원 전위 VDD로 천이한다. 보디 바이어스 생성 회로(13)는 입력 신호 VBODYIN의 변화를 검출함으로써, 보디 전위 Vbody_n을 VDD+α(VDD-VSS)로부터 VDD로 변화시킨다. 마찬가지로, 보디 바이어스 생성 회로(14)는 입력 신호 V* BODYIN의 변화를 검출함으로써 보디 전위 Vbody_p를 VSS-β(VDD-VSS)로부터 VSS로 변화시킨다. 집적 회로가 동작 상태에 있는 기간에 입력 신호 VIN이 변화하고, 그에 따라 출력 신호 VOUT이 변화한다. 즉, 인버터(12)가 소정의 동작을 실행한다.
집적 회로가 동작 상태로부터 대기 상태로 이행하는데 수반하여, 입력 신호 VBODYIN은 고전위측 전원 전위 VDD로부터 저전위측 전원 전위 VSS로 복귀한다. 보디 바이어스 생성 회로(13)는 입력 신호 VBODYIN의 변화를 검출함으로써 보디 전위 Vbody_n을 VDD로부터 VDD+α(VDD-VSS)로 복귀시킨다. 마찬가지로, 보디 바이어스 생성 회로(14)는 입력 신호 V* BODYIN의 변화를 검출함으로써 보디 전위 Vbody_p를 VSS로부터VSS-β(VDD-VSS)로 복귀시킨다.
이 일련의 동작에 의해, MOS 트랜지스터의 대기 시에는 동작 시에 비하여, 소스 영역을 기준으로서 보디 영역에 인가되는 보디 전위가 깊어진다. 또, 본명세서에서는 상기 분야의 관례에 따라 보디 전위가, NMOS 트랜지스터에서는 마이너스의 방향으로 크고, PMOS 트랜지스터에서는 플러스의 방향으로 큰 것 즉 일반적으로 역 바이어스가 큰 것을 「보디 전위가 깊다」라고 표현하고, 반대로 역 바이어스가 작은 것을 「보디 전위가 얕다」라고 표현한다.
도 3의 그래프가 도시한 바와 같이, 보디 전위가 깊어지면, 서브 임계 특성이 곡선 C1에서 곡선 C2로 천이하고, 임계치 전압이 상승하기 때문에, 동일한 게이트 전압 VGS에 대한 누설 전류가 대폭 저감된다. 또한, 동작 시에는 소스 영역을 기준으로 해서 보디 영역에 제로 전위(제로 바이어스)가 인가되므로, 임계치 전압이 본래의 값이 되며, 더구나 보디 전위가 고정된 상태에서의 동작이 실현된다. 또, 도 3에서 종축은 대수 표시의 드레인·소스 간 전류 IDS에 대응하고, 횡축은 게이트 전압(게이트·소스 간 전압) VGS에 대응한다.
[1-2. 더욱 바람직한 예]
도 1의 C-C 절단선에 따른 단면 구조가 도 22에 도시한 바와 같이 설정되어 있는 경우에는 집적 회로가 대기 상태에서 동작 상태 혹은 동작 상태에서 대기 상태로 천이할 때 PMOS 영역과 NMOS 영역을 소자 분리하는 PTI(116)의 바로 하측의 채널 스토퍼(125, 126)가 형성하는 접합에 역 바이어스의 변동이 생긴다.
즉, 대기 시에는 채널 스토퍼(125, 126)에 인가되는 역 바이어스는 VSS=0V인 경우에는 -(1+α+β)VDD이다. 한편, 동작 시에 인가되는 역 바이어스는 -VDD가 된다. 따라서, 동작 상태 및 대기 상태 간에서의 역 바이어스의 변동량은 -(α+β)VDD가 된다. 이 역 바이어스의 변동은 채널 스토퍼(125, 126)와 소스·드레인 영역(103, 104)간에 형성되는 접합 용량에 기인하는 노이즈 발생이나 소자 분리폭(108)이 작은 경우에는 무시할 수 없는 크기의 누설 전류 발생의 원인으로 상정된다.
도 1의 C-C 절단선에 따른 단면 구조를, 도 4와 같이 설정함으로써 이 문제를 해소할 수 있다. 도 4를 포함시킨 이하의 도면에서, 도 20 ∼ 도 23에 도시한 종래의 장치와 동일 부분 또는 상당 부분(동일한 기능을 갖는 부분)에 대해서는 동일 부호를 붙여서 그 상세한 설명을 생략한다. 도 4의 구조에서는 PMOS 영역과 NMOS 영역 간의 소자 분리는 FTI(150)에 의해서 달성되고 있다. 이 때문에, 소자 분리폭(108)을 좁게 하여 집적 회로의 집적도를 높게 유지하면서, 더구나, 노이즈 및 누설 전류를 더욱 저감할 수 있다.
[1-3. 집적 회로에 관한 다른 예]
도 1에서는 집적 회로에 인버터(12)가 포함되는 예를 나타냈지만, 집적 회로로서 SRAM(스태틱 RAM) 또는 DRAM(다이내믹 RAM)을 포함하는 반도체 장치를 구성하는 것도 가능하다. 도 5는 집적 회로가 SRAM일 때 메모리셀 어레이의 일부와, 메모리셀 어레이에 포함되는 MOS 트랜지스터의 보디 전위를 생성하는 보디 바이어스생성 회로를 나타내는 회로도이다. 메모리셀 어레이 중 일부로서 2개의 워드선(21, 22)과, 2조의 비트선(23, 24, 25, 26)에 접속된 4개의 메모리셀이 나타나고 있다.
SRAM의 메모리셀에서는 2개의 CMOS 인버터가 크로스커플하고 있고, 각각의 게이트 전극이 액세스 트랜지스터를 통하여 비트선에 접속되어 있다. 따라서, 1개의 메모리셀은 2개의 PMOS 트랜지스터와 4개의 NMOS 트랜지스터를 포함하고 있다. 각 NMOS 트랜지스터의 보디 전위는 보디 바이어스 생성 회로(13)가 공급하는 보디 전위 Vbody_n에 고정되어 있으며, 각 PMOS 트랜지스터의 보디 전위는 보디 바이어스 생성 회로(14)가 공급하는 보디 전위 Vbody_p에 고정되어 있다.
도 5에 도시하는 보디 바이어스 생성 회로(13, 14)에서는 도 1의 보디 바이어스 생성 회로(13, 14)에서 α=1 및 β=1로 설정되어 있으며, 이들의 내부 구성은 예를 들면, 도 6 및 도 7의 회로도로 나타난다. 입력 신호 VBODYIN및 V* BODYIN은 어드레스 디코더(20 ; 도 5)에 의해 워드선(21, 22)으로 송출되는 신호 VWL1, VWL2와 함께 공급되며 신호 VWL1, VWL2에 동기하여 변화한다.
도 8은 보디 전위 Vbody_n, Vbody_p 및 워드선(21, 22) 중 어느 하나의 신호 VWL의 변화를 나타내는 타이밍차트이다. 워드선이 선택되어 있을 때(즉, SRAM이 대기 상태에 있을 때)에는 보디 전위 Vbody_n은 2VDD로 고정되고, 보디 전위 Vbody_n은 -VDD에 고정된다. 한편, 워드선이 선택될 때(즉, SRAM이 동작 상태에 있을 때)는 보디 전위 Vbody_n은 VDD에 고정되며, 보디 전위 Vbody_n은 VSS로 고정된다. 보디 전위의 천이가 종료한 후에 워드선의 신호의 천이가 개시되도록 타이밍을 조정함으로써 누설 전류를 보다 적게 할 수 있다.
메모리셀을 구성하는 MOS 트랜지스터는 SOI 기판(100)의 주요면에 형성되며 서로 PTI(116)로 소자 분리되어 있지만, (a) 보디 바이어스 생성 회로(13, 14)에 포함되는 PMOS 트랜지스터와 NMOS 트랜지스터 간이 FTI(150)로 분리되어 있는 것 및 (b) 메모리셀과 보디 바이어스 생성 회로(13, 14) 간에서 인접하는 MOS 트랜지스터끼리는 FTI에서 분리되어 있는 것이 누설 전류를 저감하는 관점에서 한층 바람직하다. 도 9는 상기 (b)에 의거하는 1조의 보디 바이어스 생성 회로(13, 14)의 일례를 나타내는 평면도이다.
상기한 (a)와 (b)는 어느 한쪽이 실현되어도 되지만, 양쪽이 모두 실현되는 쪽이 보다 바람직하다. 상기한 (a) 또는 (b)에 의해서 적어도 한조의 PMOS 트랜지스터와 NMOS 트랜지스터 간이 FTI(150)에서 분리되므로, PTI(116)에서 분리되는 경우에 비하여, 분리폭(108)이 삭감되기 때문에, 메모리셀의 면적을 축소할 수 있다는 효과를 또한 얻을 수 있다.
[1-4. 주지 기술과의 대비]
상기한 문헌 1에서는 그 도 1에 (1) SOI 기판의 주요면에 형성되며, PTI에서 분리된 MOS 트랜지스터와, (2) PTI 바로 하측에 존재하는 SOI층을 통하여 보디 전위를 고정하기 위한 보디 컨택트 영역과, (3) NMOS 트랜지스터의 웰 컨택트에 인가하는 보디 전압을 액티브 시(동작 시)와 스탠바이 시(대기 시) 간에서 변화시키는 기술과, (4) PMOS 영역과 NMOS 영역 간이 FTI에서 소자 분리된 구조가 개시되어 있다. 그러나, 문헌 1에는 보디 바이어스 생성 회로에 대한 개시도 없으며, 시사도 없다. 또한, 문헌 1에는, (5) SOI 층에 웰을 형성하는 기술에 대해서는 개시되어 있지만, PTI의 바로 하측에 채널 스토퍼를 형성하는 기술에 대한 개시는 없다.
[2. 실시 형태 2]
본 발명의 실시 형태 2에 따른 반도체 장치에서는 집적 회로를 구성하는 복수의 MOS 트랜지스터가 SOI 기판에 형성되어 있으며, 각 MOS 트랜지스터 간은 PTI에서 소자 분리되어 있으며, 보디 전류의 크기에 따라서, 공급 전류의 크기를 바꾸는 보디 바이어스 생성 회로가 구비되고 있다. 그에 따라, 누설 전류가 억제됨과 함께, 보디 영역으로의 전하의 축적이 효과적으로 억제되며, 임계치 전압의 변동 및 회로 동작의 지연 등의 문제가 해소된다. 또, 실시 형태 2에서도 바람직하게는 BOX층의 바로 하측의 반도체 기판의 전위는 접지 전위에 고정되어 있다.
도 10은 본 실시 형태의 보디 바이어스 생성 회로의 구성을 나타내는 회로도이다. 이 보디 바이어스 회로(30)는 반도체 장치를 포함하는 집적 회로로서의 DRAM에 포함되는 NMOS 트랜지스터의 P형 보디 영역(122n)으로 보디 전위 Vbody_n을 공급하는 회로로서 구성되어 있다. 이하에서는 설명을 생략하지만, N형 보디 영역(122p)으로 보디 전위 Vbody_p를 공급하는 회로도 마찬가지로 구성 가능하다. 보디 바이어스 생성 회로(30)는 2개의 차지 펌프 회로(31, 32), 2개의 발진 회로(33, 34) 및 보디 바이어스 레벨 모니터 회로(35)를 포함하고 있다.
발진 회로(33)는 링오실레이터 및 전지 백업 모드 제어 회로(36)를 포함하고 있으며, 전지 백업 모드 제어 회로(36)가 노드 N5에 출력하는 제어 신호에 의거하여, 클럭 φ1을 노드 N6으로 온 오프 가능하게 출력한다. 발진 회로(34)는 링오실레이터 및 논리 스위치로서의 NAND 소자를 포함하고 있으며, 행 어드레스 스트로브 신호 RAS*및 보디 바이어스 레벨 모니터 회로(35)가 출력하는 제어 신호에 응답하여 클럭 φ2를 온 오프 가능하게 출력한다.
도시를 생략하지만, 보디 바이어스 생성 회로(30)에는 전원 전위로서 고전위측 전원 전위 VDD및 저전위측 전원 전위 VSS가 공급된다. 따라서, 차지 펌프 회로(31, 32)에 구비되는 4개의 MOS 용량 소자 C1 ∼ C4의 일단에 입력되는 인버터의 출력 신호는 저전위측 전원 전위 VSS와 고전위측 전원 전위 VDD간에 천이한다. MOS 용량 소자 C1과 C2는 서로 동일한 용량을 가지고 있으며 MOS 용량 소자 C3과 C4는 서로 동일한 용량을 가지고 있다.
차지 펌프 회로(31)는 클럭 φ1에 동기하여 동작한다. 클럭 φ1이 로우 레벨에 있을 때는 PMOS 트랜지스터 MP2의 임계치 전압을 VTP로서 노드 N2의 전위는 |VTP|-VDD가 된다. PMOS 트랜지스터 MP1은 온으로 하고, 노드 N1의 전위는 0V로 클램프된다. 이어서, 클럭 φ1이 하이 레벨로 천이하면 노드 N2의 전위는 |VTP|로 클램프되며, 노드 N1의 전위는 용량 결합에 의해 일순, -VDD가 된 후, NMOS 트랜지스터 MN1을 통하여 서서히 전자가 보디 영역(122n)으로 공급된다. 클럭 φ1의 인가를 반복함으로써, 상기한 요령으로 전하의 공급이 행해져서 최종적으로 보디 전위가 -VDD에 달함으로써 전하의 공급이 정지한다. 보디 영역(122n)에 전하를 공급할 때, NMOS 트랜지스터의 MN1의 게이트 전극의 전위는 노드 N1의 전위와 보디 영역(122n)의 전위에 대하여, 충분히 큰 플러스의 값이 된다. 그렇기 때문에, 보디 전위 Vbody는 NMOS 트랜지스터 MN1의 임계치 전압에 의한 영향을 거의 받지 않고 거의 -VDD가 된다.
차지 펌프 회로(32)도 클럭 φ2에 동기하여, 차지 펌프 회로(31)와 마찬가지로 보디 영역(122n)으로 전하의 공급을 행한다. 두개의 차지 펌프 회로(31, 32)는 보디 영역(122n)으로 전하를 공급하는 능력 즉 공급 전류 ICP의 크기에 있어서, 서로 차이가 난다. 그 때문에, 클럭 φ2의 주파수 f2는 클럭 φ1의 주파수 f1보다도 크게 설정되어 있으며 MOS 용량 소자 C3, C4의 용량은 MOS 용량 소자 C1, C2의 용량보다도 크게 설정되어 있다. 주파수 f1, f2는 발진 회로(33, 34)에 포함되는 링오실레이터에 의해서 설정된다. 공급 전류 ICP는 동작하는 MOS 용량 소자의 용량을 C로 하고, 동작하는 클럭의 주파수를 f로 하면 VDD·C·f에 비례하므로 용량 C 및 주파수 f가 클수록 큰 공급 전류 ICP가 얻어진다.
차지 펌프 회로(31)는 저전력으로 동작하므로, 항상 동작하도록 제어되며, 차지 펌프 회로(32)는 대전력을 요하므로, 큰 공급 전류 ICP를 필요로 하는 경우에만 동작하도록 제어된다. 도 10의 예에서는 행 어드레스 스트로브 신호 RAS*가 액티브가 될 때 즉 DRAM이 액세스될 때 클럭 φ2가 발진하고 차지 펌프 회로(32)가 동작한다.
그에 따라, DRAM이 액세스될 때에 발생하는 큰 보디 전류 Ibody를 보충하도록 큰 공급 전류 ICP가 공급된다. 이 때문에, DRAM이 동작 상태에 있을 때, 보디 영역에 축적되는 전하에 의해 기판 전류가 발생하고 동작 주파수에 의해서는 회로 신호에 노이즈가 중첩하거나 기판 전류에 기인하는 임계치 전압의 변동에 의해 회로 동작이 늦어지는 등의 종래 장치에서의 문제점이 해소된다.
또한, 전원 투입 시나 회로의 동작 시에 어떠한 이유에서 보디 영역(122p)의 보디 전위가 얕아진 경우에도 보디 디바이스 레벨 모니터 회로(35)의 동작에 의해 클럭 φ2가 발진하고 큰 공급 전류 ICP가 공급된다. DRAM이 대기 상태가 되고 더구나 보디 전위가 충분히 깊은 경우에는 차지 펌프 회로(31)만이 동작한다. 이 때문에, 보디 바이어스 생성 회로(30)의 소비 전력이 낮게 억제된다.
보디 바이어스 레벨 모니터 회로(35)는 다음과 같이 동작한다. 기판 바이어스 효과가 없는 경우의 NMOS 트랜지스터 QN1과 QN2의 임계치 전압을 VTN으로 하면, 모니터되는 전위 레벨(모니터 레벨)은 -2VTN이 된다. 보디 전위 Vbody가 모니터 레벨보다도 얕아지면 MOS 트랜지스터 QP1, QN1, QN2가 오프가 된다. 그 결과, NMOS 트랜지스터 QN1의 드레인의 전위는 하이 레벨이 되며 클럭 φ2의 발진이 기동된다.PMOS 트랜지스터 QP2는 보디 바이어스 레벨 모니터 회로(35)에 구비되는 인버터 소자의 출력 신호의 파형을 정형하는 목적으로 개삽되어 있다. 또, 보디 영역(122p)으로 모니터를 위해 불필요하게 흐르는 전류를 작게 하기 위해서 PMOS 트랜지스터 QP1의 W/L은 작게 설정되는 것이 바람직하다. 여기서, W는 게이트 폭, L은 게이트 길이를 나타낸다.
발진 회로(33)에 갖춰지는 전지 백업 모드 제어 회로(36)는 DRAM의 동작 모드가 통상 모드인지, 전지 백업 모드인지를 판정하고, 그 결과에 따라, 다른 제어 신호를 노드 N5로 출력한다. 도 11은 이 동작을 나타내는 타이밍차트이다. 동작 모드가 통상 모드일 때는 전지 백업 모드 제어 회로(36)는 제어 신호로서 하이 레벨의 신호를, 항상 출력한다. 그 결과, 노드 N6에는 항상 발진하는 클럭(71)이 출력된다.
동작 모드가 전지 백업 모드일 때는 전지 백업 모드 제어 회로(36)는 DRAM에 리프레시 요구 신호가 입력되는 기간에 한하여, 제어 신호로서 하이 레벨의 신호를 출력한다. 그 결과, 노드 N6에는 리프레시 요구가 있을 때 한해서 발진하는 클럭 φ1이 출력된다. 따라서, 동작 모드가 전지 백업 모드일 때 또한 소비 전력을 저감하는 것이 가능해진다.
게이트 전극의 스위칭 속도에 비하여, 보디 영역에 축적된 전하가 제거되는 속도가 느린 경우에는 집적 회로의 동작으로의 영향이 상정된다. 그래서, 예를 들면, 링오실레이터의 발진 주파수 f1, f2를 보디 바이어스 생성 회로(30)의 지연 시간을 고려하여 보디 전위를 공급하는 대상으로서의 집적 회로의 동작 주파수(집적 회로에 공급되는 도시하지 않은 시스템 클럭의 주파수)보다도 크게 설정함으로써, 상기한 영향을 배제할 수 있다. 본 실시 형태에서는 시스템 클럭과는 독립된 클럭을 발생하는 발진 회로(33, 34)가 갖춰져 있기 때문에 보디 바이어스 생성 회로(30)의 동작 주파수를 집적 회로의 동작 주파수와는 별개로 정하는 것이 가능해지고 있다.
또, 발진 회로와 차지 펌프 회로의 조를 일반적으로, M(≥2)조 포함하고 M 단계의 크기의 공급 전류를 보디 영역으로 공급하도록, 보디 바이어스 생성 회로를 구성하는 것도 가능하다. M을 크게 설정함으로써 보디 전류의 크기에 따라서 공급 전류를 보다 적절한 크기로 조정할 수 있으므로 소비 전류가 더 절감된다. 도 10의 보디 바이어스 생성 회로(30)는 M=2의 예에 해당한다.
[3. 실시 형태 3]
본 발명의 실시 형태 3에 따른 반도체 장치에서는 복수의 기능 블록을 갖는 집적 회로에 포함되는 복수의 MOS 트랜지스터가 SOI 기판에 형성되어 있으며, 각 기능 블록마다 대기 시와 동작 시에서 다른 보디 전위로 고정되어 있으며 또한 적어도 인접하는 일조의 기능 블록 간은 FTI로 분리되어 있다. 동일한 기능 블록에 속하는 MOS 트랜지스터 간은 주로 PTI로 소자 분리되어 있다.
따라서, 개개의 기능 블록의 동작에 따라 보디 전위를 최적화하는 것이 가능하며, 반도체 장치 전체의 소비 전력을 보다 효과적으로 저감할 수 있다. 또한, 칩 면적을 작게 유지하면서 기능 블록 간의 누설 전류를 저감할 수 있다. 또, 실시 형태 3에서도 바람직하게는 BOX층 바로 하측의 반도체 기판의 전위는 접지 전위로 고정되어 있다.
도 12는 실시 형태 3에 따른 반도체 장치의 일례를 나타내는 상면도이다. 이 장치에서는 집적 회로가 복수의 기능 블록으로서, DRAM, SRAM 혹은 EEPROM의 메모리셀 어레이(41 ∼ 44) 및 주변 회로(45)를 포함하고 있다. 각 기능 블록 간은 FTI(46)으로 소자 분리되어 있다.
4개의 메모리셀 어레이(41 ∼ 44) 각각에는 단일 보디 바이어스 생성 회로(도시를 생략한다)에 의해서 보디 전위가 공급된다. 따라서, 메모리셀 어레이(41 ∼ 44)는 집적 회로의 상태에 따라 서로 동일한 보디 전위로 고정된다. 한편, 주변 회로(45)에는 다른 보디 바이어스 생성 회로에 의해서 보디 전위가 공급된다. 주변 회로(45)는 메모리셀 어레이(41 ∼ 44)의 어드레스를 지정하고 데이터의 기록 및 판독을 제어하는 기능을 완수하는 기능 블록이다.
주변 회로(45)에서는 메모리셀 어레이(41 ∼ 44)와는 다른 기능을 완수하기 때문에, 다른 보디 바이어스 생성 회로에 의해서 메모리셀 어레이(41 ∼ 44)와는 다른 보디 전위로 고정된다. 메모리셀 어레이(41 ∼ 44) 및 주변 회로(45)에 이용되는 보디 바이어스 생성 회로로서 예를 들면, 도 6 및 도 7에 도시한 보디 바이어스 생성 회로(13, 14)를 이용할 수 있다.
도시를 생략하지만, 주변 회로(45)는 또한 디코더, 승압 회로, 강압 회로, 감지 증폭기 등의 서브 기능 블록으로 분할된다. 이들의 서브 기능 블록마다 다른 보디 바이어스 생성 회로를 수반해도 된다. 또한, 동일 기능 블록에 속하는 복수의 MOS 트랜지스터의 일부 간에서 PTI 대신에 FTI에서 소자 분리가 이루어져도 된다. 또한, 모든 기능 블록 간이 FTI(46)에서 소자 분리되는 대신에, 일부 인접하는 기능 블록 간에 한하여 FTI에서 소자 분리하고 그 외에는 PTI를 이용하는 것도 가능하다.
또한, 기능 블록마다 개별로 보디 바이어스 생성 회로가 수반하는 대신에 기능 블록 군마다 개별로 보디 바이어스 생성 회로가 수반하도록, 반도체 장치를 구성하는 것도 가능하다. 즉, 일반적으로는 N(≥2)개의 기능 블록에 대하여 L(2≤L≤N)개의 보디 바이어스 생성 회로가 수반해도 된다.
도 13은 실시 형태 3에 따른 반도체 장치의 다른 일례를 나타내는 상면도이다. 이 장치에서는 집적 회로가 시스템 LSI로서 구성되어 있으며, 복수의 기능 블록으로서, CPU(51), 메모리셀 어레이(52), X-어드레스 디코더/캐쉬(53), Y-어드레스 디코더/캐쉬(54), DSP(Digital Signal Processor ; 55), 변조기/컨버터(56), ESD(Electro-Static-Discharge) 보호 회로(57) 및 입출력 인터페이스(58)를 포함하고 있다. 각 기능 블록 간은 FTI(59)에서 소자 분리되어 있다.
각 기능 블록에 속하는 복수의 MOS 트랜지스터 간은 주로 PTI에서 소자 분리되어 있다. 입출력 인터페이스(58)는 신호를 유선(금속 배선이나 광 파이버) 혹은 무선을 매체로 하여, 반도체 장치의 외부로 출력하거나 혹은 외부에서부터 신호를 수신하는 기능을 완수한다. ESD 보호 회로(57)는 정전 방전으로부터 반도체 칩을 보호하는 회로이다. 변조기/ 컨버터(56)는 무선 또는 유선을 매체로서 보내진 신호를 변조 혹은 복조하는 기능을 완수한다. 외부와 교환되는 신호는 공지의 통신 방식으로 암호화/부호화된 형식으로 전송되며 반도체 칩의 내부에서는 복조된 신호가 처리의 대상이 된다. 이들의 암호 혹은 부호는 처리 대상이 되는 신호로 중첩하여 전송된다.
어드레스 디코더/캐쉬(53)는 메모리셀 어레이(52)의 어드레스를 지정하여 기록 및 판독을 제어하고, 그 데이터를 보유하고 동작 주파수가 빠른 CPU(51) 혹은 DSP(55)와, 동작 주파수가 느린 메모리셀 어레이(52) 간에서 데이터의 교환을 효율적으로 행하는 기능을 완수한다. 메모리셀 어레이(52)는 데이터를 보유하는 기능 블록이다. CPU(51)는 데이터의 연산 처리를 행하는 기능 블록이다. 또한, DSP(55)는 복수의 디지털 데이터를 일괄 처리하는 기능 블록이다.
이들 기능 블록에서는 동작 주파수(즉, 시스템 클럭의 주파수)가 서로 다르기 때문에, 각 기능 블록마다 다른 주파수로 동작하는 다른 전위를 발생하는 보디 전위 발생 회로를 포함하고 있다. 도 13의 각 기능 블록에 이용되는 보디 바이어스 생성 회로로서, 예를 들면, 도 10에 도시한 보디 바이어스 생성 회로(30)를 이용할 수 있다.
동일 기능 블록에 속하는 복수의 MOS 트랜지스터의 일부 간에서 PTI 대신에 FTI에서 소자 분리가 이루어져도 된다. 또한, 모든 기능 블록 간이 FTI(59)에서 소자 분리되는 대신에, 일부 인접하는 기능 블록 간에 한하여 FTI에서 소자 분리하고 그 외에는 PTI를 이용하는 것도 가능하다. 또한, 도 12에 예시한 반도체 장치와 마찬가지로, 기능 블록마다, 개별로 보디 바이어스 생성 회로가 수반하는 대신에 기능 블록 군마다 개별로 보디 바이어스 생성 회로가 수반하도록 반도체 장치를 구성하는 것도 가능하다.
[4. 실시 형태 4]
실시 형태 1 ∼ 3에서는 반도체 장치가 SOI 기판(100)을 포함하고 있으며, 바람직하게는 그 BOX층 바로 하측에 위치하는 반도체의 지지 기판은 접지 전위에 고정되어 있었다. 다른 바람직한 예로서 도 14 또는 도 15가 도시한 바와 같이, BOX 층(114)에 접하는 지지 기판(113)의 주요면에 적어도 1층의 불순물 확산층인 보텀층(62)을 집적 회로의 형태에 따라서 형성하고, 전위 고정하는 것도 가능하다. 그에 따라, 보디 영역(122) 혹은 PTI(116) 바로 하측의 채널 스토퍼(125, 126)에서의 포텐셜 분포를 조절할 수 있으므로, PTI(116) 바로 하측의 채널 스토퍼(125, 126)를 흐르는 누설 전류를 더 저감하는 것이 가능해진다.
더 바람직하게는, 보텀층(62)의 전위는 보디 전위에 동기하여 변화한 바와 같이 보디 바이어스 생성 회로와 동등하게 구성되는 보텀 전위 생성 회로가 설치된다. 그에 따라 누설 전류를 더 효과적으로 억제할 수 있다. 보텀 전위 생성 회로도 보디 바이어스 생성 회로와 마찬가지로, 바람직하게는 집적 회로와 함께, SOI층(115)에 형성된다. 혹은 보텀 전위 생성 회로를 형성하는 대신에, 보디 바이어스 생성 회로가 출력하는 보디 전위를, 보디 영역(122)과 동시에 보텀층(62)으로도 공급하도록 구성해도 되며, 그에 따라 반도체 장치의 구성을 간소화하는 것이 가능해진다.
도 16은 반도체 장치의 단면도이며, 보텀 전위를 보텀층(62)으로 공급하기 위한 구성을 예시하고 있다. 도시하지 않은 보텀 전위 생성 회로 또는 보디 바이어스 생성 회로에서 생성된 두 종류의 전위가 금속 배선(201, 204), 컨택트플러그(221, 222), 보텀 컨택트층(225, 226)을 통하여, 보텀층(62n, 62p)으로 각각 공급된다.
도 17 및 도 18은 보텀 전위 생성 회로를 예시하는 회로도이다. 도 19는 이들의 회로를 생성하는 보텀 전위 Vbottom_n 및 Vbottom_p의 변화를 나타내는 타이밍차트이다. 도 17 ∼ 도 19가 도시하는 예에서는 보텀 전위 Vbottom_n 및 Vbottom_p는 입력 신호 VBODYIN에 기초하여 보디 전위 Vbody_n 및 Vbody_p와 동일하게 생성된다. 따라서, 상기한 바와 같이 보텀 전위 생성 회로는 보디 바이어스 생성 회로가 겸하는 것도 가능해진다. 일반적으로는, 보텀 전위와 보디 전위와는 다른 값으로 설정해도 된다.
[5. 변형예]
(1) 상기한 각 실시 형태에서는 매립 절연막으로서, 산화 실리콘을 재료로 하는 BOX층(114)이 형성되는 예를 나타냈지만, 일반적으로는 매립 절연막의 재료는 절연물이면 되며, 예를 들면 산 질화 실리콘, 질화 실리콘, SiOF, SiOC 혹은 중공 형상 구조(헬륨, 아르곤, 질소 등의 절연성 가스)를 이용하는 것도 가능하다.
(2) 이상의 실시 형태에서는 집적 회로가 SOI 기판의 주요면에 형성되는 예를 나타냈지만, 일반적으로는 반도체 기판의 주요면에 벌크의 반도체 회로로서 형성되어도 된다. 다만, SOI 기판을 이용하는 쪽이 FTI를 이용한 소자 분리가 가능한 점에서 보다 바람직하다.
제1 발명의 장치에서는, 온 오프 가능하게 역 바이어스의 보디 전위를 보디 영역에 인가하는 보디 바이어스 생성 회로가 포함되므로, MOS 트랜지스터를 포함하는 회로가 대기 상태에 있을 때, 역 바이어스를 보디 영역으로 인가할 수 있다. 그에 따라, 대기 시의 누설 전류가 저감되며 소비 전류가 적은 반도체 장치가 실현된다.
제2 발명의 장치에서는, 보디 바이어스 생성 회로가 역 바이어스뿐만아니라 제로 바이어스를 선택적으로 인가하므로, MOS 트랜지스터를 포함하는 회로를 제로 바이어스에 보디 전위가 고정된 상태로 동작시킬 수 있다.
제3 발명의 장치에서는, 보디 바이어스 생성 회로가 보디 영역으로 복수 단계의 공급 전류 중 어느 하나를 선택적으로 공급하므로, MOS 트랜지스터에 흐르는 보디 전류의 크기에 따라서 적절한 공급 전류를 공급할 수 있다. 그에 따라, 소비 전류를 억제하면서 보디 영역으로의 전하의 축적을 효과적으로 억제할 수 있어 임계치 전압의 변동 및 회로 동작의 지연의 문제가 해소된다.
제4 발명의 장치에서는, 클럭의 주파수가 다른 M개의 발진 회로와, 이들에 개별로 동기하여 동작하는 M개의 차지 펌프 회로에 따라서 복수의 공급 전류를 공급하는 보디 바이어스 생성 회로가 간단하게 구성된다.
제5 발명의 장치에서는, 모니터 회로가 구비되므로, 외부에서부터 제어 신호를 입력하지 않고, 보디 전류의 크기에 따른 적절한 공급 전류가 자동적으로 공급된다.
제6 발명의 장치에서는, 시스템 클럭보다도 주파수가 높은 클럭을 생성하는발진 회로가 구비되므로, 보디 영역에 전하가 축적하는 것에 의한 MOS 트랜지스터의 동작으로의 영향을 배제할 수 있다.
제7 발명의 장치에서는, 전지 백업 모드 제어 회로의 동작에 의해, 다이내믹 RAM이 전지 백업 모드로 동작하고 있을 때는 MOS 트랜지스터가 동작할 때 즉, 리프레시 요구가 있을 때에 한하여, 저주파수의 클럭이 생성되므로 소비 전류를 더 저감할 수 있다.
제8 발명의 장치에서는, 채널 스토퍼를 통하여, 복수의 MOS 트랜지스터로 보디 전위를 공통으로 공급할 수 있다.
제9 발명의 장치에서는, 도전형이 다른 MOS 트랜지스터의 조 중에서 완전 분리에 의해서 소자 분리된 조가 존재하므로 누설 전류가 더 억제된다.
제10 발명의 장치에서는, 기능 블록마다 혹은 기능 블록의 군마다 보디 바이어스 생성 회로가 수반하므로 개개의 기능 블록 또는 기능 블록군의 동작에 따라 보디 전위를 최적화하는 것이 가능하며 반도체 장치 전체의 소비 전력을 보다 효과적으로 저감할 수 있다.
제11 발명의 장치에서는, 기능 블록 중에 완전 분리로 소자 분리된 인접하는 일조가 존재하므로 누설 전류가 더욱 억제된다.
제12 발명의 장치에서는, 반도체 기판이 SOI 기판으로, 보디 바이어스 생성 회로와, 그것이 보디 전위를 공급하는 대상인 MOS 트랜지스터 간이 완전 분리에 의해서 소자 분리되어 있으므로 누설 전류가 더 억제된다.
제13 발명의 장치에서는, 보텀층이 구비되므로 보텀층의 전위를 고정함으로써 누설 전류를 더 저감하는 것이 가능해진다.
제14 발명의 장치에서는, 보텀 전위 생성 회로가 구비되므로, 보텀층의 전위를 보디 전위로 동기시켜서 변화시킴으로써 누설 전류를 더 억제할 수 있다.
제15 발명의 장치에서는, 보텀 전위 생성 회로가 보텀층 바로 상측에 위치하는 MOS 트랜지스터의 소스 영역의 전위와 동일한 전위를 선택적으로 보텀층으로 인가하므로, MOS 트랜지스터를 포함하는 회로를 지지 기판의 전위가 제로 바이어스로 고정된 상태에서 동작시킬 수 있다.
제16 발명의 장치에서는, 보텀 전위 생성 회로가 보디 바이어스 생성 회로에 동기하여 전위를 인가하므로 누설 전류를 더 억제할 수 있다.
제17 발명의 장치에서는, 보디 바이어스 생성 회로가 보텀 전위 생성 회로를 겸하므로, 회로 구성을 간소화함과 함께, 반도체 칩의 면적을 축소할 수 있다.

Claims (3)

  1. 반도체 기판의 주요면에 형성되며, 시스템 클럭에 동기하여 동작하는 회로의 구성 요소인 적어도 하나의 MOS 트랜지스터와,
    상기 적어도 하나의 MOS 트랜지스터의 보디 영역으로 보디 전위를, 상기 시스템 클럭에 동기하여 동작하는 상기 회로의 신호에 따라 소스 영역에 대하여 역 바이어스가 되는 전위를 포함하는 다른 레벨로 인가하는 보디 바이어스 생성 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 보디 바이어스 생성 회로가 상기 보디 전위로서, 상기 역 바이어스가 되는 전위와, 상기 소스 영역에 대하여 제로 바이어스가 되는 전위 중 어느 하나를 선택적으로 상기 보디 영역으로 인가하는 반도체 장치.
  3. 제1항에 있어서, 상기 보디 바이어스 생성 회로가,
    상기 보디 영역으로 M(≥2)개의 크기의 공급 전류 중 어느 하나를 선택적으로 공급하는 반도체 장치.
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