JPS589352A - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- JPS589352A JPS589352A JP56106731A JP10673181A JPS589352A JP S589352 A JPS589352 A JP S589352A JP 56106731 A JP56106731 A JP 56106731A JP 10673181 A JP10673181 A JP 10673181A JP S589352 A JPS589352 A JP S589352A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明Ｆｉ、 ＊導体集積回路（以下１０と記す）Ｏ基
板バイアス発生回路に関し、その目的は消費電力の少な
い基板バイアス発生回路を提供する事にある。
板バイアス発生回路に関し、その目的は消費電力の少な
い基板バイアス発生回路を提供する事にある。
ＸＯにおいて基板バイアス発生回路が使われているのｔ
ｉ、 ＮチャネルＭＯ８ＩＣ，中で本スタティック形お
よびダイナミック形ランダムアクセスメモ１）（ＲＡＭ
）に多い、これはＮチャネルＭＯ８がエンハンスメント
形に一１ｋｌ）Ｋ＜い事、ＲＡＭＫ高速化の要求が強込
事、奏装密変を上げる為に工Ｃの端子数を減らし、更に
は、電源の数を減らしてシステム設計を容易にし九Ｖ事
などが原因と表っている。ｌｉチャネルＭＯ８ＩＣの基
板バイアスの与え方を歴史的に省ると１ＭチャネルＭＯ
８工０が集用化された当初は基板は接地線と同電位であ
った。しかし、これでエンハンスメント形で動作するＭ
Ｏ８７］ＣＴを作ろうとすると、基板Ｏ不純物濃度を上
げなければならず、内部のｌＩ形拡散層とア形基鈑の接
合容量が太きく、１．作速腹が上らなかった。
ｉ、 ＮチャネルＭＯ８ＩＣ，中で本スタティック形お
よびダイナミック形ランダムアクセスメモ１）（ＲＡＭ
）に多い、これはＮチャネルＭＯ８がエンハンスメント
形に一１ｋｌ）Ｋ＜い事、ＲＡＭＫ高速化の要求が強込
事、奏装密変を上げる為に工Ｃの端子数を減らし、更に
は、電源の数を減らしてシステム設計を容易にし九Ｖ事
などが原因と表っている。ｌｉチャネルＭＯ８ＩＣの基
板バイアスの与え方を歴史的に省ると１ＭチャネルＭＯ
８工０が集用化された当初は基板は接地線と同電位であ
った。しかし、これでエンハンスメント形で動作するＭ
Ｏ８７］ＣＴを作ろうとすると、基板Ｏ不純物濃度を上
げなければならず、内部のｌＩ形拡散層とア形基鈑の接
合容量が太きく、１．作速腹が上らなかった。
この為１次には高速化すべく、基板の不紬物濃ｆｔ下げ
て、基＠にマイナスのバイアスを外部から別電源によっ
て与えてエンハンスメント形で動作させるよりに逢った
。
て、基＠にマイナスのバイアスを外部から別電源によっ
て与えてエンハンスメント形で動作させるよりに逢った
。
この方法は高速化のメリットがある一方で、端子数およ
び電源数が増えるというデメリットもある。これを解決
すべく考案されたのが第１図、第３図に示す基板バイア
ス発生回路で、基蓼唱０１に発生し九少数キャリアをポ
ンプの如く汲み上げて接地線１０１ｓＫ渡し出し、基１
１にマイナスのパイアメをかけようとするものである。
び電源数が増えるというデメリットもある。これを解決
すべく考案されたのが第１図、第３図に示す基板バイア
ス発生回路で、基蓼唱０１に発生し九少数キャリアをポ
ンプの如く汲み上げて接地線１０１ｓＫ渡し出し、基１
１にマイナスのパイアメをかけようとするものである。
しかし、との回路は本質的に交流を必要とし、従ってＩ
Ｃ内１１に１１１回路（第３図）を必要とするので電力
の消費を伴う、しかもＩＣ全体が動作状態の時も待機状
−の時本一定の電力を消費する。
Ｃ内１１に１１１回路（第３図）を必要とするので電力
の消費を伴う、しかもＩＣ全体が動作状態の時も待機状
−の時本一定の電力を消費する。
本発明は、かかる欠点を是正しようとするものである。
以下実施例について説明する。
第４図は本発明の一１１！株例であり、前述の発明回路
に相当する。この例ではＭＯ８Ｆ１τ４３１及び４３２
が抵抗の役割を果している。ａｏｍｌｉＸａの外部又は
内部から与えられる制御信号である。たとえば、ＲＡＭ
の動作状態の時′１゛、待機状態の時１０“であるとす
ると、動作状態ではＭＯ８１ＦＫＴ４５２が導通状！Ｉ
、ａｇｌｌｊ非導通状態、待機状態ではその逆となシ、
４３唱の導通抵抗を４３２のそれより大きく設計すれば
抵抗値が変シ１発振局波数が変るため、待機ｖｋＩＩで
は電力の消費を減らすととができる。待機状態ではＩＣ
の極〈一部しか動作しない為、基糎と逆バイアスされた
拡散層の充放電々流も＆ＭＯ８ＦＩＣ’ｌ’が飽和領域
で動作する時Ｋｆｓ＊ＫＩＩれ出す電流も極めて少なく
麿るため発振周波数を落して基板から汲み上げる少数キ
ャリアの置部わち電流を少なくしても機能上差しつかえ
ない、また待機状態ではＩＣの他の部分での消費電力が
少なくなるため。
に相当する。この例ではＭＯ８Ｆ１τ４３１及び４３２
が抵抗の役割を果している。ａｏｍｌｉＸａの外部又は
内部から与えられる制御信号である。たとえば、ＲＡＭ
の動作状態の時′１゛、待機状態の時１０“であるとす
ると、動作状態ではＭＯ８１ＦＫＴ４５２が導通状！Ｉ
、ａｇｌｌｊ非導通状態、待機状態ではその逆となシ、
４３唱の導通抵抗を４３２のそれより大きく設計すれば
抵抗値が変シ１発振局波数が変るため、待機ｖｋＩＩで
は電力の消費を減らすととができる。待機状態ではＩＣ
の極〈一部しか動作しない為、基糎と逆バイアスされた
拡散層の充放電々流も＆ＭＯ８ＦＩＣ’ｌ’が飽和領域
で動作する時Ｋｆｓ＊ＫＩＩれ出す電流も極めて少なく
麿るため発振周波数を落して基板から汲み上げる少数キ
ャリアの置部わち電流を少なくしても機能上差しつかえ
ない、また待機状態ではＩＣの他の部分での消費電力が
少なくなるため。
発振回路で消費する電力を減らす事が全体の消費電力の
減少に大きく貢献する。
減少に大きく貢献する。
第５図は本発明の別０実施例でＴｏゐ、抵抗成分の部分
が、スイッチの役目を果すＭＯ８１Ｆ冨丁と抵抗に分割
されている。抵抗値を上げて４１１に低込周波数を得た
い場合に有効である。抵抗としてはポリシリコンその他
高抵抗値が得られるものなら何でも良い。
が、スイッチの役目を果すＭＯ８１Ｆ冨丁と抵抗に分割
されている。抵抗値を上げて４１１に低込周波数を得た
い場合に有効である。抵抗としてはポリシリコンその他
高抵抗値が得られるものなら何でも良い。
本発明は、動作状態と待機状態の区分がある本ので、待
機状態で％に低消費電力を要求され工Ｃ一般に有効であ
る。
機状態で％に低消費電力を要求され工Ｃ一般に有効であ
る。
第唱図ＦｉＮチャネルＭＯ８ＩＣの基板バイアス発生回
路でポンプに相当する部分、１ｏ１は基板。 １０２は節点、１０５は電瀞線（接地線）・１１Ｑはダ
イオード、１２０ｔｊ、静電容量、１３ｏはＭＯＳＦＥ
Ｔ、１３１はドレイン、１３２はケート。 １５５目ソース。 第２ｖＡｔｊＰチヤネルＭ Ｏ８，１０の基板バイアス
発生回路でポンプに相当する部分、２０１ｔｌｊ基飯。 ２０２＃ｉ節点、２ｏ３は電源線、２唱０はダイオード
、２２０は静電容量、２５ｏはＭＯ８１ＦＩＴ２３１は
ドレイン、２５２ｔｊケー）、２３３ｔｊソーヌ。 纂５図は従来の発振回路−３，０１はインバータの入力
、３０２Ｆｉ同出力、５０３Ｆｉ発振回路の出力３１０
はインバータ、３２０はバッフ丁、３５０は抵抗成分％
３４０，５５０は容量成分。 第４図は本発明の第１の実施例、４０１はインバータの
入力、ＡＯ２ｔｉ同出力、４０５は発振回路の出力、４
０４は制御信号ｈａ’ｏＦｉインバータ４２０はバッフ
７、 ４３１ 、４５２ＩＩ′１Ｍ０８１ＰＷＴ。 第５図は本発明の第２の実ｔＩＩＡ例、５０１はインバ
ータの入力、５０２は同出力、５０３け発振回路の出力
、５０４は制御信号、５１０Ｆｉインバータ、５２０は
バ・ソファ、５３１，５３２ｔｊＭＯ日ＦＩＣＴ、５５
３，５３４は抵抗。 以上 出願人 株式会社 趣訪精工舎 代理人 最 上 務 １１４億 １！５図 −５７０−
路でポンプに相当する部分、１ｏ１は基板。 １０２は節点、１０５は電瀞線（接地線）・１１Ｑはダ
イオード、１２０ｔｊ、静電容量、１３ｏはＭＯＳＦＥ
Ｔ、１３１はドレイン、１３２はケート。 １５５目ソース。 第２ｖＡｔｊＰチヤネルＭ Ｏ８，１０の基板バイアス
発生回路でポンプに相当する部分、２０１ｔｌｊ基飯。 ２０２＃ｉ節点、２ｏ３は電源線、２唱０はダイオード
、２２０は静電容量、２５ｏはＭＯ８１ＦＩＴ２３１は
ドレイン、２５２ｔｊケー）、２３３ｔｊソーヌ。 纂５図は従来の発振回路−３，０１はインバータの入力
、３０２Ｆｉ同出力、５０３Ｆｉ発振回路の出力３１０
はインバータ、３２０はバッフ丁、３５０は抵抗成分％
３４０，５５０は容量成分。 第４図は本発明の第１の実施例、４０１はインバータの
入力、ＡＯ２ｔｉ同出力、４０５は発振回路の出力、４
０４は制御信号ｈａ’ｏＦｉインバータ４２０はバッフ
７、 ４３１ 、４５２ＩＩ′１Ｍ０８１ＰＷＴ。 第５図は本発明の第２の実ｔＩＩＡ例、５０１はインバ
ータの入力、５０２は同出力、５０３け発振回路の出力
、５０４は制御信号、５１０Ｆｉインバータ、５２０は
バ・ソファ、５３１，５３２ｔｊＭＯ日ＦＩＣＴ、５５
３，５３４は抵抗。 以上 出願人 株式会社 趣訪精工舎 代理人 最 上 務 １１４億 １！５図 −５７０−
Claims (1)
- 【特許請求の範囲】 基板と第１の節点の関にダイオードを有し、該節点と電
源線の間に絶縁ゲート形電界効果トランジスタ（以下工
Ｇ？！ＨＴと記す）を有し、ｔ＊工０１１！のゲート電
極及びドレイン電極は該節点に接続され、ソーヌ電極は
該電源ｔｉＪＫ接続され、該節点と発振手段の出力であ
る第２節点との間に静電容量を有し、該発振手段は少々
くとも、インバータと皺インバータの入出力を結ぶ抵抗
成分と。 入力及び出力の両方あるいは一方と接地との間に静電容
量成分を有して成る基板バイアス発生回路においで、＃
抵抗成分を制御信号によって可変とした事を轡徽とする
基板バイアス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106731A JPS589352A (ja) | 1981-07-08 | 1981-07-08 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106731A JPS589352A (ja) | 1981-07-08 | 1981-07-08 | 基板バイアス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589352A true JPS589352A (ja) | 1983-01-19 |
| JPH0145748B2 JPH0145748B2 (ja) | 1989-10-04 |
Family
ID=14441073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106731A Granted JPS589352A (ja) | 1981-07-08 | 1981-07-08 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411845B1 (ko) * | 2000-03-28 | 2003-12-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674956A (en) * | 1979-11-22 | 1981-06-20 | Fujitsu Ltd | Substrate bias voltage generation circuit |
-
1981
- 1981-07-08 JP JP56106731A patent/JPS589352A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674956A (en) * | 1979-11-22 | 1981-06-20 | Fujitsu Ltd | Substrate bias voltage generation circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411845B1 (ko) * | 2000-03-28 | 2003-12-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0145748B2 (ja) | 1989-10-04 |
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