CN101149966A - 半导体存储器件 - Google Patents

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CN101149966A CNA2007101530062A CN200710153006A CN101149966A CN 101149966 A CN101149966 A CN 101149966A CN A2007101530062 A CNA2007101530062 A CN A2007101530062A CN 200710153006 A CN200710153006 A CN 200710153006A CN 101149966 A CN101149966 A CN 101149966A
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Abstract

除了升压电源电路升压电源电压以向存储核心提供升压电压VPP之外，提供构成静态电容器的单元电容器和向单元电容器的连接点提供中点电势的偏压电路，还有降低升压电压到设定值的箝位电路，其中当升压电源电路停止升压操作时，箝位电路将升压电压箝位到设定值，因此其后在到常规运行的转换中可阻止中点电势在很大程度上偏离到升压电压一侧和地电势一侧。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，尤其涉及一种适合用于具有低于常规运行功耗的低功耗状态的半导体存储器件中的半导体存储器件。
背景技术
本申请基于并要求享有2006年9月19日申请的在先的日本专利公开No.2006-252900的优先权，其整个内容通过参考并入到这里。
通常，在例如DRAM(动态随机存取存储器)等的半导体存储器件中，在电源线和地线之间提供静态电容器(退偶电容器，(decouplingcapacitor))以抑制电源供应电压中的变化。通过用于DRAM的存储单元的单元电容器形成静态电容器在研究中。例如，在日本专利未审公开申请No.平10-12838(专利文件1)中，描述了一种通过以相互绝缘的方式排列多个单元电容器实现具有良好区域效率的电容元件。
然而，由于DRAM的单元电容器相对于施加电压具有低限度值(电容器承受电压)，因此当它作为用于高压电源的静态电容器时是不可用的。由此，为了解决高压电源，在高压电源线和地线之间串联多个单元电容器以由此分压，并且给单元电容器的连接点特定的中点电势的电路被提供以抑制施加到每个单元电容器上的电压不超过电容器承受电压。例如，在日本专利第3399519(专利文件2)和日本专利申请未审公开第2006-66018(专利文件3)中，描述的静态电容器，由串联连接多个单元电容器且保持单元电容器的连接点的中点而形成。
图8是示出通过多个单元电容器串联形成的提供有静态电容器的传统半导体存储器件的配置的视图。在图8中，示出半导体存储器件中的相关电源的电路部分。
将给出低功耗状态信号DPDS是低电平的情况(下文用“L”代表)的描述，即不同于低功耗模式(深层功率下降：DPD，还称为功率下降模式)的情况，是功耗减到低于常规运行的状态。升压电源电路(boosterpower supply circuit)101升压由未示出的外部电源提供的电源电压VDD以向存储核心102提供升压电压VPP。
通过单元电容器C1，C2形成抑制升压电压VPP的变化的静态电容器104。每一单元电容器C1，C2由多个单元电容器组成。升压电压VPP施加到单元电容器C1的第一电极，中点电势Vbias施加到单元电容器C1的第二电极和单元电容器C2的第一电极的连接点处，并且单元电容器C2的第二电极接地。
偏压生成电路103控制中点电势Vbias以提供到单元电容器C1，C2的连接点。偏压生成电路103检测升压电压VPP以控制中点电势Vbias以便施加到单元电容器C1，C2的电压不超过电容器承受电压。
随后，将给出低功耗状态信号DPDS是高电平情况(下文用“H”代表)的描述，即在低功耗模式中的情况。为了降低功耗，升压电源电路101停止升压外部电压VDD的操作而且升压电压VPP的供应线(电源线)变成浮动的。同样的，偏压生成电路103也停止它的操作，并且中点电势Vbias的供应线变成浮动的。
将参考图9详细给出图8所示的传统半导体存储器件运行的描述。下文中，假定单元电容器C1，C2具有相同的电容。
在启动阶段(时间段S1)，升压电源电路101和偏压生成电路103收到低功耗状态信号DPDS“L”。升压电源电路101升压由外部电源提供的电源电压VDD以升压升压电压VPP到达预定电压以施加到存储核心102。在构成升压电压VPP的静态电容器104的单元电容器C1，C2的中点电势Vbias成为升压电压VPP的分电压电平。由于单元电容器C1，C2具有相同的电容，中点电势Vbias以下面的方式增加升压电压VPP的升压电压的半(1/2)电平。偏压生成电路103运行以使得中点电势Vbias为(VPP/2)。
在常规运行(时间段S2)中，升压电源电路101和偏压生成电路103收到低功耗状态信号DPDS“L”。升压电源电路101升压电源电压VDD以保持升压电压VPP在预定电压处。单元电容器C1，C2的中点电势变成分压的升压电压VPP(VPP/2)，因此偏压生成电路103运行以使得中点电势Vbias为(VPP/2)。
在低功耗模式(时间段S3)中，升压电源电路101和偏压生成电路103收到低功耗状态信号DPDS“H”。收到低功耗状态信号DPDS“H”的升压电源电路101和偏压生成电路103停止运行以降低功耗，因此升压电压VPP和中点电势Vbias的各自的供应线变成浮动的。单元电容器C1，C2的中点电势Vbias到达(VPP/2)，是分压的升压电压VPP。
之后，在低功耗模式中，由于存储核心102的漏电流，升压电压VPP朝地电势逐渐降低。另外，中点电势Vbias在(VPP/2)电平处也逐渐的降低。
在从低功耗模式到常规运行(时间段S4)的转换中，升压电源电路101和偏压生成电路103收到低功耗状态信号DPDS“L”以开始它们的运行。升压电源电路101升压电源电压VDD以将升压电压VPP增加到预定电压。单元电容器C1，C2的中点电势Vbias以下面的方式增加升压电压的增加的电压的半电平(1/2)。偏压生成电路103运行以使得中点偏压Vbias为(VPP/2)。
之后，当升压电压VPP到达预定电压且中点电势Vbias到达(VPP/2)时，常规运行开始。在该常规运行(时间段S5)中，它们以在以前描述的常规运行(时间段S2)中相同的方式运行。
在传统的半导体存储器件中，在开始阶段和常规运行中，通过偏压生成电路103控制以保持中点电势Vbias。然而，如图10所示的实例，在低功耗模式中，其中偏压生成电路103停止且不运行，因此中点电势Vbias接近升压电压VPP。在图10中，“S1”代表开始阶段且“S2”代表常规运行时间。另外，“S3”代表低功耗时间，“S4”代表从低功耗模式到常规运行的转换，且“S5”代表常规运行时间(以上相似的应用到稍后将描述的图11中)。
之后，在从低功耗模式到常规模式的转换(S4)中，升压电源电路101收到低功耗状态信号DPDS以升压外部电压VDD以将升压电压VPP增加到预定电压。而偏压生成电路103运行以将中点电势Vbias增加到(VPP/2)。因此，单元电容器C1，C2的中点电势Vbias从低功耗模式的电压增加到升压电压VPP的增加的一半(1/2)，因此中点电势Vbias有时与在常规运行的时间的中点电势Vbias偏离很远。那时，如果施加到单元电容器C2的电压到达大于电容器承受电压的巨大电压V1时，则出现单元电容器C2坏掉，漏电流增加等影响可靠性的问题。
另外，例如，如图11所示，在低功耗的模式中，中点电势Vbias有时接近地电势。
之后，从低功耗模式到常规运行的转换(S4)中，升压电源电路101收到低功耗状态信号DPDS以升压外部电压VDD以将升压电压VPP增加到预定电压，而偏压生成电路103运行以将中点电势Vbias增加到(VPP/2)。单元电容器C1，C2的中点电势Vbias从低功耗模式的电压增加到升压电压VPP的增加的一半(1/2)，因此中点电势Vbias有时与在常规运行的时间的中点电势Vbias偏离很远。那时，如果施加到单元电容器C1的电压到达大于电容器承受电压的巨大电压V2时，则出现单元电容器C1坏掉，漏电流增加等影响可靠性的问题。
这样，在传统的半导体存储器件中，由于在从低功耗模式到常规运行的转换中的中点电势Vbias的变化，所以超过电容器承受电压的电压有时分别施加到构成静态电容器104的单元电容器C1，C2。
发明内容
本发明的目的是能够控制构成静态电容器的串联连接的多个单元电容器的连接点的中点电势。
本发明的半导体存储器件包括：升压电源电路，升压第一电源电压以向具有多个存储单元的存储核心部分提供第二电源电压；多个电容器在供应第二电源电压的电源线和地之间串联连接；偏压生成电路向串联连接的电容器的连接点提供中点电势；并且当升压电源电路停止升压操作时，箝位电路将第二电源电压箝位到设定值。
根据本发明，当升压电源电路停止升压操作时，箝位电路将第二电源电压箝位到设定值，因此在其后到常规的转换中，可阻止中点电势在很大程度上偏离到第二电源电压一侧和地电势一侧。
附图说明
图1是示出根据本发明实施例的半导体存储器件的实验特性的方框图；
图2是示出根据本发明第一实施例的半导体存储器件的实验特性的视图；
图3是示出第一实施例中与各自状态一致的电压变化的视图；
图4是示出根据本发明第二实施例的半导体存储器件的实验特性的视图；
图5A和5B是示出第二实施例中与各自状态一致的电压变化的视图；
图6是示出根据本发明的实施例的半导体存储器件的配置实例的方框图；
图7是示出应用根据本发明的电子器件的蜂窝电话单元配置实例的方框图；
图8是示出传统半导体存储器件的配置的视图；
图9是示出传统半导体存储器件中与各自状态一致的电压变化的视图；
图10是示出传统半导体存储器件问题的视图；以及
图11是示出传统半导体存储器件的问题的视图。
具体实施方式
在下文中，基于附图描述本发明的实施例。
图1是示出根据本发明实施例的半导体存储器件的配置实例的视图且仅示出本发明的实验特征。
升压电源电路11升压从未示出的外部电源提供的电源电压VDD以向存储核心12提供升压电压VPP。这里，例如，存储核心12是稍后将描述的DRAM型的存储核心，且具有由单元电容器形成的多个存储单元(存储单元电容器)。
静态电容器14抑制升压电压VPP中的变化并通过单元电容器C1，C2形成。通过使用与用于存储单元一样的单元电容器分别形成单元电容器C1，C2。升压电压VPP施加到单元电容器C1的第一电极，单元电容器C1的第二电极和单元电容器C2的第一电极连接，并且单元电容器C2的第二电极接地。也就是，构成静态电容器14的单元电容器C1，C2在供应线(电源线)和地之间串联连接。另外，中点电势Vbias施加到单元电容器C1的第二电极和单元电容器C2的第一电极的结合点。
偏压生成电路13探测升压电压VPP以控制中点电势Vbias，以便施加到单元电容器C1，C2的电压不超出电容承受电压。例如，中点电势Vbias是升压电压VPP的一个电势，其是根据单元电容器C1，C2之间的电容比率划分的电压，且当其间的电容比率相同时，中点电势Vbias到达VPP/2(或近似VPP/2)。
箝位电路15是将升压电压VPP降低到设定值的电路，即将提供升压电压VPP的供应线(电源线)箝位到预定电势的电路。
升压电源电路11，偏压生成电路13和箝位电路15被提供低功耗状态信号DPDS，表明是否具有功耗降低到低于常规运行中的功耗的状态的低功耗模式(功率下降模式)。在本实施例中，假定当低功耗状态信号DPDS是高电平(“H”)时，是在低功耗模式中，且当低功耗状态信号DPDS是低电平(“L”)时，不是低功耗模式(例如，在常规运行状态中)。升压电源电路11、偏压生成电路13和箝位电路15的运行根据低功耗状态信号DPDS被控制。
具体地说，当低功耗状态信号DPDS是“L”时，升压电源电路11升压从外部电源提供的电源电压VDD以提供升压电压VPP并且偏压生成电路13探测升压电压VPP以控制中点电势Vbias。当低功耗状态信号DPDS为“L”时，箝位电路15不执行箝位操作。
同时，当低功耗状态信号DPDS为“H”时，即当在低功耗模式中时，升压电源电路11和偏压生成电路13停止运行并且它们的输出成为浮动的。另外，当低功耗状态信号DPDS为“H”时，箝位电路15运行以将升压电压VPP箝位到预定电压。也就是，当低功耗状态信号DPDS为“H”时，中点电势Vbias的供应线成为浮动的，且升压电压VPP通过箝位电路15箝位到设定值。
第一实施例
将给出本发明第一实施例的描述。
图2是示出根据第一实施例的半导体存储器件的配置实例的视图。在图2中，如图1所示的相同的方块由和图1相同的标号代表且省略其多余的描述。
在根据第一实施例的半导体存储器件中，箝位电路15A由在升压电压VPP的供应线和地之间连接的转换电路(switching circuit)组成。具体地说，箝位电路15A通过n沟道MOS晶体管(下文称为“nMOS晶体管”)M1形成。nMOS晶体管M1的漏极连接到升压电压VPP的供应线且其源极接地。另外，低功耗状态信号DPDS施加到nMOS晶体管M1的栅极。
当低功耗状态信号DPDS为“H”时，nMOS晶体管M1进入导通(ON)状态且升压电压VPP短路接地(升压电压VPP箝位到地电势)。同时，当低功耗状态信号DPDS为“L”时，nMOS晶体管M1进入切断(OFF)状态以不向升压电压VPP执行箝位操作。
将参考图3描述根据第一实施例的半导体存储器件的运行。下文，单元电容器C1，C2被假定具有相同的电容。
在开始阶段(时间段S1)，升压电源电路11、偏压生成电路13和箝位电路15A收到低功耗状态信号DPDS“L”。升压电源电路11升压从外部电源提供的电源电压VDD以升压升压电压VPP到预定电压以提供给存储核心12。在构成升压电压VPP的静态电容器14的单元电容器C1，C2的中点电势Vbias成为根据单元电容器C1，C2之间的电容比率划分的电压的升压电压VPP的那样的电平。由于单元电容器C1，C2具有相同的电容，中点电势Vbias以如下的方式增加升压电压VPP的增加电压的半电平(1/2)。偏压生成电路13运行以使得中点电势Vbias为(VPP/2)。因为低功耗状态信号DPDS为“L”，其中nMOS晶体管M1进入切断状态，所以箝位电路15A没有执行升压电压VPP的箝位操作。
在常规运行中(时间段S2)，升压电源电路11、偏压生成电路13和箝位电路15A收到低功耗状态信号DPDS的“L”。升压电源电路11升压电源电压VDD以将升压电压VPP保持在预定电压。另外，单元电容器C1，C2的中点电势到达(VPP/2)，是分压的升压电压VPP，因此偏压生成电路13运行以使得中点电势Vbias为(VPP/2)。箝位电路15A不执行升压电压VPP的箝位操作。
在低功耗模式中(时间段S3)，升压电源电路11、偏压生成电路13和箝位电路15A收到低功耗状态信号DPDS“H”。升压电源电路11停止它的运行以减少功耗。nMOS晶体管M1进入导通状态，且箝位电路15A将升压电压VPP箝位到地电势。由于升压电压VPP为地电势，所以单元电容器C1，C2的中点电势Vbias到达地电势。另外，偏压生成电路13停止它的运行以降低功耗且中点电势Vbias的供应线成为浮动的。
随后，在从低功耗模式到常规运行的转换中(时间段S4)，升压电源电路11、偏压生成电路13和箝位电路15A收到低功耗状态信号DPDS“L”。由此，升压电源电路11和偏压生成电路13分别开始它们的运行，且箝位电路15A不执行箝位操作。升压电源电路11升压电源电压VDD以将升压电压VPP增加到预定电压。单元电容器C1，C2的中点电势Vbias以如下的方式增加升压电压VPP的增加的半电平(1/2)。偏压生成电路13运行以使得中点电势Vbias为(VPP/2)。
之后，当升压电压VPP到达预定电压且中点电势Vbias到达(VPP/2)时，常规运行开始。在该常规运行(时间段S5)中，它们以与前描述的常规运行(时间段S2)相同的方式运行。
如上所描述的，根据第一实施例，在低功耗模式中箝位电路15A将升压电源VPP箝位到地电势，因此，由低功耗模式到常规运行的转换中，升压电压VPP和中点电势Vbias在电压上从地电势一起增加。因此，中点电势Vbias在没有偏离到升压电压VPP一侧和地电势一侧的情况下到达(VPP/2)。由此，可适当的控制中点电势Vbias以便不向单元电容器C1，C2施加超过电容承受电压的电压，因此可阻止例如单元电容器毁坏、漏电流增加等的问题发生且可保证可靠性。
第二实施例
随后，将给出本发明的第二实施例的描述。
图4是示出根据第二实施例的半导体存储器件的配置实例的视图。在图4中，如图1所示的相同的方框等由与图1相同的标号代表且省略其冗长的描述。
在根据第二实施例的半导体存储器件中，箝位电路15B由如图4所示的两个nMOS晶体管M11，M12组成。nMOS晶体管M11的漏极和栅极连接到升压电压VPP的电源线，且其源极连接到nMOS晶体管M12的漏极。具体地说，nMOS晶体管M11是二极管连接的。nMOS晶体管M12的源极接地且低功耗状态信号DPDS施加到它的栅极。
当低功耗状态信号DPDS为“H”时，nMOS晶体管M12进入导通状态且二极管连接的nMOS晶体管M11的源极短路接地，因此升压电压VPP短路到nMOS晶体管的阈值电压Vth(升压电压VPP箝位到电压Vth)。同时，当低功耗状态信号DPDS为“L”时，nMOS晶体管M12进入切断状态以不执行箝位操作。
将参照图5A描述根据第二实施例的半导体存储器件的运行。注意单元电容器C1，C2被假定具有相同的电容。在图5A中，示出在偏压生成电路13停止运行的低功耗模式中中点电势Vbias接近升压电压VPP的情况。
在开始阶段(时间段S1)，升压电源电路11、偏压生成电路13和箝位电路15B收到低功耗状态信号DPDS“L”。升压电源电路11升压由外部电源施加的电源电压VDD以升压升压电压VPP到预定电压以施加到存储核心12。在构成升压电压VPP的静态电容器14的单元电容器C1，C2的中点电势Vbias，到达升压电压VPP的分压电平。在构成升压电压VPP的静态电容器14的单元电容器C1，C2的中点电势Vbias，成为分压的升压电压VPP的电平。由于单元电容器C1，C2具有相同的电容，中点电势Vbias以如下方式增加升压电压VPP的增加电压的半电平(1/2)。偏压生成电路13运行以使得中点电势Vbias为(VPP/2)。由于低功耗状态信号DPDS是“L”，箝位电路15B不执行升压电压VPP的箝位操作。
在常规运行(时间段S2)中，升压电源电路11、偏压生成电路13和箝位电路15B收到低功耗状态信号DPDS“L”。升压电源电路11升压电源电压VDD以将升压电压VPP保持在预定电压。单元电容器C1，C2的中点电势到达(VPP/2)，是分压的升压电压VPP，因此偏压生成电路13运行以使得中点电势为(VPP/2)。箝位电路15B不执行升压电压VPP的箝位操作。
在低功耗模式(时间段S3)中，升压电源电路11、偏压生成电路13和箝位电路15B收到低功耗状态信号DPDS“H”。升压电源电路11停止它的运行以降低功耗，而箝位电路15B执行箝位操作以将升压电压VPP箝位到nMOS晶体管的阈值电压Vth。单元电容器C1，C2的中点电势Vbias到达(Vth/2)，是如分成(1/2)电压的升压电压VPP一样的。另外，偏压生成电路13停止它的运行以降低功耗且中点电势Vbias的供应线成为浮动的。
这里，在开始和常规运行中，通过偏压生成电路13控制保持中点电势Vbias，而如图5A所示的实例中，示出在低功耗模式中，中点电势Vbias随着时间继续与升压电压VPP相同地接近nMOS晶体管的域值电压Vth的情况。
在从低功耗模式到常规运行的转换(时间段S4)中，升压电源电路11、偏压生成电路13和箝位电路15A收到低功耗状态信号DPDS“L”。由此，升压电源电路11和偏压生成电路13分别开始它们的运行，且箝位电路15B不执行箝位操作。升压电源电路11升压电源供应电压VDD以将升压电压VPP增加到预定电压。单元电容器C1，C2的中点电势Vbias以如下方式增加升压电压VPP的增加的半电平。偏压生成电路13运行以使得中点电势Vbias为(VPP/2)。
这时，由于单元电容器C1，C2的中点电势Vbias在电压上从nMOS晶体管的域值电压Vth增加，满足如下条件：Vth+(VPP-Vth)/2＝VPP/2+Vth/2。具体地说，在从低功耗模式到常规运行的转换中，单元电容器C1，C2的中点电势Vbias基本上到达升压电压VPP的(1/2)。
之后，当升压电压VPP到达预定电压且中点电势Vbias到达(VPP/2)时，常规运行开始。在该常规运行(时间段S5)中，它们以与前面描述的常规运行(时间段S2)相同的方式运行。
将参考图5B给出根据第二实施例的半导体存储器件的另一运行实例的描述。注意单元电容器C1，C2被假定具有相同的电容。在图5B中，示出在偏压生成电路13停止运行的低功耗模式中中点电势Vbias接近地电势的情况。
在开始阶段(时间段S1)的运行、常规运行(时间段S2)和低功耗模式(时间段S3)与已经参考图5A描述的相同，且省略其描述。但是，注意在如图5B所示的实例中，假定在低功耗模式中随着时间继续中点电势Vbias到达地电势。
在从低功耗模式到常规运行的转换(时间段S4)中，升压电源电路11、偏压生成电路13和箝位电路15B收到低功耗状态信号DPDS“L”。升压电源电路11升压电源电压VDD以将升压电压VPP升压到预定电压。单元电容器C1，C2的中点电势Vbias以如下方式增加升压电压VPP的增加电压的半电平。偏压生成电路13运行以使得中点电势Vbias为(VPP/2)。箝位电路15B不执行箝位操作。
这时，由于单元电容器C1，C2的中点电势Vbias在电压上从地电势增加，满足如下条件：(VPP-Vth)/2＝VPP/2-Vth/2。具体地说，在从低功耗模式到常规运行的转换中，单元电容器C1，C2的中点电势Vbias基本上到达升压电压VPP的(1/2)。
之后，当升压电压VPP到达预定电压且中点电势Vbias到达(VPP/2)时，常规运行开始。在该常规运行(时间段S5)中，它们以在常规运行(时间段S2)的相同方式运行。
根据第二实施例，在低功耗模式中，箝位电路15B将升压电压VPP箝位到nMOS晶体管的域值电压Vth，因此在从低功耗模式到常规运行的转换中的中点电势Vbias在没有严重的偏离到升压电压VPP一侧和低电压一侧的情况下基本上接近(VPP/2)。由此，可适当的控制中点电势Vbias，以便不向单元电容器C1，C2施加超过电容器承受电压的电压。因此可阻止像单元电容器毁坏、漏电流增加等的问题发生且可保证可靠性。
本发明的半导体存储器件的整体配置
图6是示出根据本发明的实施例的半导体存储器件的整体配置的实例的方框图。在图6中，如图1所示的相同的方框等用与图1相同的标号代表。
根据本发明的半导体存储器件20包括：命令控制电路21、操作控制电路22、地址输入电路23、地址解码器24、数据输入/输出电路25、升压电源电路11、存储核心12、偏压生成电路13、静态电容器14和箝位电路15。
命令控制电路21收到作为外部命令CMD的芯片启动信号(chipenable signal)/CE1，CE2，输出启动信号/OE，和写入启动信号/WE。命令控制电路21解码(decipher)收到的外部命令CMD并且解码结果作为内部命令信号输出到操作控制电路22。作为由内部命令信号显示的命令，有读取命令、写入命令、低功耗模式等。例如，半导体存储器件20可通过设置构成外部命令CMD的芯片启动信号CE2为“L”而进入到低功耗模式，且半导体存储器件20可通过设定构成外部命令CMD的芯片启动信号CE2为“H”而进入常规运行模式。
根据内部命令信号(读取命令、写入命令、低功耗模式命令等)或在半导体存储器件20的内部生成的刷新命令，操作控制电路22向存储核心12生成时间信号以执行读取操作、写入操作或刷新操作或低功耗状态信号DPDS。另外，当每个内部命令信号的读取命令或写入命令，以及内部生成的刷新命令是竞争的时，操作控制电路22包括(未示出)判别这些命令的判别器(arbiter)。注意刷新命令通过未示出的刷新定时器周期性地生成。
通过操作控制电路22生成的时间信号施加到存储核心12、数据输入/输出电路25等。另外，由操作控制电路22生成的低功耗状态信号DPDS施加到升压电源电路11、偏压生成电路13、箝位电路15等。
地址输入电路23经由地址终端收到外部地址信号ADD以向地址解码器24提供收到的外部地址信号ADD。地址解码器24解码从地址输入电路23提供的外部地址信号ADD以向存储核心12输出解码信号。
在读取操作中，数据输入/输出电路25经由外部数据终端输出读取数据，其作为数据信号DAT，所述读取数据从存储核心12经由公共数据总线传输。另外，在写入操作中，数据输入/输出电路25经由外部数据终端收到写入数据以作为数据信号DAT输入，经由公共数据总线向存储核心12传输收到的写入数据。基于来自操作控制电路22的时间信号执行在数据输入/输出电路25中的数据输入/输出操作。
升压电源电路11从操作控制电路22收到低功耗状态信号DPDS，且当低功耗状态信号DPDS为“L”时，即当不在低功耗模式时，那么升压电源电路11升压来自未示出的电源施加的电源电压VDD以增加升压电压VPP以施加给存储核心12。同时，当低功耗状态信号DPDS为“H”时，即在低功耗模式中，升压电源电路11停止它的电源电压VDD的升压操作。
存储核心12是DRAM型的存储核心且包括存储单元阵列26、字符解码器27、传感放大器28和列解码器29。存储单元排列26包括多个排列成阵列的存储单元(动态存储单元)，其中每个单元包括传输晶体管和单元电容器以存储数据。另外，存储单元阵列26包括连接到每个存储单元中的传输晶体管栅极的字线和连接到传输晶体管的数字输入/输出节点的位线。
字符解码器27根据施加的解码信号的原始解码信号从多个字线中选择任意字线。例如，在读取操作中，传感放大器28经由位线放大从存储单元读取的数据的信号数量。根据施加的解码信号的列解码信号，列解码器29传输读出数据到公共数据总线，该读出数据被读出到位线并由传感放大器28放大，或输出控制信号，控制列开关以传输经由公共数据总线提供的写入数据到位线。
静态电容器14抑制升压电压VPP的变化，且由多个在提供升压电压VPP的供应线(电源线)和地之间串联连接的单元电容器C1，C2组成。通过使用与用于存储单元相同的单元电容器，分别形成单元电容器C1，C2。
偏压生成电路13从操作控制电路22收到低功耗状态信号DPDS，且当低功耗状态信号DPDS为“L”时(不是在低功耗模式中)，偏压生成电路13控制中点电势Vbias以施加到静态电容器14的单元电容器C1，C2的连接点，因此施加到单元电容器C1，C2的电压不超过电容器承受电压。同时，当低功耗状态信号DPDS为“H”时(在低功耗模式中)，偏压生成电路13不运行。
箝位电路15收到来自操作控制电路22的低功耗状态信号DPDS且当低功耗状态信号DPDS为“L”时(不在低功耗模式中)不运行。同时，当低功耗状态信号DPDS为“H”(在低功耗模式中)时，箝位电路15将升压电压VPP箝位到设定值。
注意在上述各自的实施例中，施加到构成静态电容器14且串联连接的单元电容器C1，C2的连接点的中点电势Vbias被假定具有像根据单元电容器C1，C2的电容比率划分的电压的升压电压VPP的电压；然而，中点电势Vbias不局限于此。只要电压抑制施加到单元电容器C1，C2的电压不超过它们各自的电容器承受电压，那么可接受任何电压，且当单元电容器C1，C2的承受电压分别定义为VC1，VC2时，当它既满足(Vpp-Vbias)≤VC1又满足Vbias≤VC2时，那么中点电势Vbias是可接受的。
另外，在上述实施例中，静态电容器14由两个单元电容器C1，C2组成，然而，数量不局限于两个，且静态电容器14可由两个或更多串联连接的单元电容器组成。在那种情况下，当适当的向构成静态电容器14的各自的单元电容器的连接点提供中点电势Vbias时是没问题的，且各自的中点电势Vbias通过偏压生成电路13适当的被控制。
随后，将给出如下描述：应用包括根据上述实施例的半导体存储器件的电子器件的蜂窝电话单元和向半导体存储器件提供外部命令CMD且能控制半导体存储器件的运行状态的CPU(控制器件)。
图7是示出应用根据本实施例的电子器件的蜂窝电话单元的配置实例的方框图。本蜂窝电话单元主要以与在传统蜂窝电话单元中相同的方式组成，且包括：提供有天线31的传输器/接收器部分32；声音信号处理部分33，将数据分类到传输信号的调制、接收信号和声音的解调；声音输入/输出部分34，输入/输出声音；DSP(数字信号处理器)35，执行相关传输数据的编码和接收数据的解码的处理；CPU36，通过广泛的控制传输/接收和各自功能部分实现各自的功能；存储部分37，存储处理程序、接收的数据等；输入部分38，输入电话号码、指示性操作等；以及显示部分39，显示数据。
存储部分37由根据本发明实施例的半导体存储器件20组成，包括：升压电源电路11、存储核心12、偏压生成电路13、由单元电容器组成的静态电容器14以及箝位电路15。在存储部分37中，从CPU36施加外部命令CMD且存储核心12的运行模式(运行状态)由外部命令CMD控制。例如，在存储部分37中，根据来自CPU的外部命令CMD执行数据的写入和读出操作。另外，例如，根据来自CPU36的外部命令，存储部分37的运行状态转换到常规运行状态或低功耗模式，且当不使用存储部分37时，用基于来自CPU36的外部命令CMD的低功耗模式命令停止存储部分37的运行或暂时限制以降低功耗。
根据本发明，当升压电源电路停止升压操作时，箝位电路将第二电源电压箝位到设定值，因此在其后的到常规运行的转换中可阻止中点电势很大程度上偏离到第二电源电压一侧和地电势一侧，且同时，可适当的控制中点电势以便超过各自电容器承受电压的电压不分别施加到电容器。由此，可阻止例如电容器毁坏、漏电流增加等的问题的发生，因此确保了可靠性。
值得注意上述任何的实施例仅是实施本发明的具体实例，且应该注意本发明的技术范围将不会由这些实施例限制而解释。也就是，在不偏离它的技术精神和主要特征的情况下可以多种形式实现本发明。

Claims (18)

1.一种半导体存储器件，包括：
存储核心部分，包括多个存储单元；
升压电源电路，升压第一电源电压以向存储核心部分提供第二电源电压；
第一和第二电容器，在从升压电源电路供应的第二电源电压的电源线和地之间串联连接；
偏压生成电路，向第一和第二电容器的连接点施加中点电势；以及
箝位电路，当升压电源电路停止升压操作时，将第二电源电压降低到设定值。
2.根据权利要求1的半导体存储器件，
其中在低功耗模式中箝位电路将第二电源电压箝位到设定值。
3.根据权利要求1的半导体存储器件，
其中箝位电路是在提供第二电源电压的电源线和地之间连接的开关电路。
4.根据权利要求1的半导体存储器件，
其中箝位电路将第二电源电压降低到地电势。
5.根据权利要求2的半导体存储器件，
其中箝位电路包括晶体管，该晶体管用它的漏极连接到提供第二电源电压的电源线，并用它的源极连接到地，并且它的栅极提供有表明是否处于低功耗模式中的信号。
6.根据权利要求2的半导体存储器件，
其中箝位电路包括第一晶体管，该第一晶体管用它的漏极和栅极连接到提供第二电源电压的电源线；以及第二晶体管，该第二晶体管用它的漏极连接到第一晶体管的源极，并且用它的源极接地，且它的栅极提供有表明是否处于低功耗模式中的信号。
7.根据权利要求1的半导体存储器件，
其中通过使用存储单元电容器分别形成第一和第二电容器。
8.根据权利要求1的半导体存储器件，
其中中点电势是像根据在第一和第二电容器之间电容比率划分的电压的第二电源电压的电势。
9.根据权利要求1的半导体存储器件，
其中第一和第二电容器具有相同的电容，并且
其中中点电势是第二电源电压的电势的一半或基本上一半。
10.根据权利要求1的半导体存储器件，
其中中点电势是使施加到第一和第二电容器的电压不超过第一和第二电容各自的器承受电压的电势。
11.根据权利要求1的半导体存储器件，
其中低功耗模式状态和常规运行状态可根据输入的外部命令转换。
12.一种半导体存储器件，包括：
存储核心部分，包括多个存储单元；
升压电源电路，升压第一电源电压以向存储核心部分提供第二电源电压；
多个电容器，在从升压电源电路提供的第二电源电压的电源线和地之间串联连接；
偏压生成电路，向串联连接的电容器的连接点提供中点电势；以及
箝位电路，在升压电源电路停止升压操作的低功耗模式下将第二电源电压降低到设定值。
13.根据权利要求12的半导体存储器件，
其中箝位电路是在提供第二电源电压的电源线和地之间连接的开关电路。
14.根据权利要求12的半导体存储器件，
其中箝位电路包括晶体管，该晶体管用它的漏极连接到提供第二电源电压的电源线，并用它的源极接地，并且它的栅极提供有表明是否处于低功耗模式的信号。
15.根据权利要求12的半导体存储器件，
其中箝位电路包括第一晶体管，该第一晶体管用它的漏极和栅极连接到提供第二电源电压的电源线，以及第二晶体管，该第二晶体管用它的漏极连接到第一晶体管的源极，用它的源极接地并且它的栅极提供有表明是否处于低功耗模式的信号。
16.根据权利要求12的半导体存储器件，
其中使用存储单元电容器形成多个电容器的每一个。
17.根据权利要求12的半导体存储器件，
其中抑制施加到每一电容器的电压到达它的承受电压或低于此的中点电势施加到串联连接的电容器的每个连接点。
18.一种电子器件，包括：
半导体存储器件，包括具有多个存储单元的存储核心部分；升压电压电路，升压第一电源电压以向存储核心部分提供第二电源电压；多个电容器，在从升压电压电路提供的第二电源电压的电源线和地之间串联连接；偏压生成电路，向电容器的连接点提供中点电势；以及箝位电路，在低功耗模式中将第二电源供应电压降低到设定值，以及
控制器件，向半导体存储器件输入命令且能用命令控制半导体存储器件的运行状态。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4996046B2 (ja) * 2004-08-30 2012-08-08 富士通セミコンダクター株式会社 半導体装置の中間電位生成回路
TWI340547B (en) * 2007-08-08 2011-04-11 Nanya Technology Corp Signal receiver circuit
JP5134975B2 (ja) * 2008-01-08 2013-01-30 株式会社東芝 半導体集積回路
JP5238458B2 (ja) * 2008-11-04 2013-07-17 株式会社東芝 不揮発性半導体記憶装置
KR20110002178A (ko) 2009-07-01 2011-01-07 삼성전자주식회사 Ｄｒａｍ의 비트라인 프리차지 회로
KR102033528B1 (ko) 2013-03-14 2019-11-08 에스케이하이닉스 주식회사 스탠바이 전류를 감소시키는 반도체 메모리 장치
CN106504793B (zh) * 2016-11-03 2020-01-24 中国电子科技集团公司第四十七研究所 一种为flash存储器芯片提供编程电压的升压电路
FR3077673B1 (fr) * 2018-02-07 2020-10-16 Ingenico Group Circuit securise d'alimentation de memoire volatile

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2838344B2 (ja) * 1992-10-28 1998-12-16 三菱電機株式会社 半導体装置
US5530640A (en) * 1992-10-13 1996-06-25 Mitsubishi Denki Kabushiki Kaisha IC substrate and boosted voltage generation circuits
JPH1012838A (ja) 1996-06-21 1998-01-16 Mitsubishi Electric Corp 半導体装置
US6204723B1 (en) 1999-04-29 2001-03-20 International Business Machines Corporation Bias circuit for series connected decoupling capacitors
JP2001014877A (ja) * 1999-06-25 2001-01-19 Mitsubishi Electric Corp 電圧発生回路およびそれを備えた半導体記憶装置
JP3753898B2 (ja) 1999-07-19 2006-03-08 富士通株式会社 半導体記憶装置の昇圧回路
JP4080696B2 (ja) * 2001-01-12 2008-04-23 株式会社東芝 半導体集積回路
JP3751537B2 (ja) * 2001-04-05 2006-03-01 富士通株式会社 電圧発生回路、半導体装置及び電圧発生回路の制御方法
JP2003257187A (ja) * 2002-02-28 2003-09-12 Hitachi Ltd 不揮発性メモリ、ｉｃカード及びデータ処理装置
KR100542709B1 (ko) * 2003-05-29 2006-01-11 주식회사 하이닉스반도체 반도체 메모리 소자의 부스팅 회로
JP4996046B2 (ja) * 2004-08-30 2012-08-08 富士通セミコンダクター株式会社 半導体装置の中間電位生成回路

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