CN101908380B - 非易失性存储装置的单元及具有单元的非易失性存储装置 - Google Patents

非易失性存储装置的单元及具有单元的非易失性存储装置 Download PDF

Info

Publication number
CN101908380B
CN101908380B CN201010002347.1A CN201010002347A CN101908380B CN 101908380 B CN101908380 B CN 101908380B CN 201010002347 A CN201010002347 A CN 201010002347A CN 101908380 B CN101908380 B CN 101908380B
Authority
CN
China
Prior art keywords
terminal
voltage
fuse
switching part
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201010002347.1A
Other languages
English (en)
Other versions
CN101908380A (zh
Inventor
辛昌熙
曹基锡
全成都
金允章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Megna Zhixin Hybrid Signal Co.,Ltd.
Original Assignee
MagnaChip Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MagnaChip Semiconductor Ltd filed Critical MagnaChip Semiconductor Ltd
Publication of CN101908380A publication Critical patent/CN101908380A/zh
Application granted granted Critical
Publication of CN101908380B publication Critical patent/CN101908380B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本文公开一种能够通过加强读取操作中的数据感测裕度来提高可靠性的非易失性存储装置的单元，及一种具有该单元的非易失性存储装置。非易失性存储装置的单元包括：反熔丝，其具有在输入端子与输出端子之间的第一端子；及第一切换部件，其耦接于反熔丝的第二端子与接地电压端子之间。

Description

非易失性存储装置的单元及具有单元的非易失性存储装置
相关申请的交叉引用
本发明主张于2009年6月5日申请的韩国专利申请案第10-2009-0049834号的优先权，其全文以引用方式并入本文中。
技术领域
本发明涉及一种半导体设计技术；且尤其涉及一种使用CMOS栅极氧化物反熔丝的一次性可编程(OTP)单元及具有该单元的非易失性存储装置。
背景技术
使用由互补金属氧化物半导体(CMOS)的栅极氧化物层形成的反熔丝(在下文称作“CMOS栅极氧化物反熔丝”)的一次性可编程(OTP)单元形成于易失性存储装置(诸如，动态随机存取存储器(DRAM))或非易失性存储装置(例如，电可擦除可编程只读存储器(EEPROM)或闪存)中，且用以达成存储修复目的。另外，将OTP单元用于混合信号芯片(模拟芯片与数字芯片在其中混合)中的内部操作电压及频率微调。
大体上，每一OTP单元包括CMOS栅极氧化物反熔丝及一个或更多个MOS晶体管。此OTP单元以单一配置或阵列配置形成于每一存储芯片内部且用于修复或微调。
图1为典型OTP单元的等效电路图。
参看图1，典型OTP单元包括反熔丝ANT_FS1及晶体管NM1和NM2。反熔丝ANT_FS1连接于输入节点A与节点B之间。晶体管NM1和NM2为n沟道晶体管，且串联地连接于节点B与输出节点E之间，输出节点E为在读取操作期间通过其输出数据的端子。
典型OTP单元必须包括串联连接的晶体管NM1和NM2，用于在读取操作期间形成自输入节点A至输出节点E的电流路径。因此，自输出节点E输出最终数据，最终数据的状态为其电压下降晶体管NM1和NM2的阈值电压的总量，亦即，VDD-2*Vt，“Vt”表示每一晶体管NM1和NM2的阈值电压。结果，由于自输出节点E输出的数据的感测裕度变窄，因此在读取操作期间发生故障，其使OTP单元的读取操作的可靠性降级。
在图1中，附图标记“C”及“D”中的每一者表示接收控制信号的输入节点。
为了提高图1所示的典型OTP单元的性能，在共同拥有的同在申请中的申请案韩国注册号10-0845407(2008年7月3日公开)中公开了具有新结构的OTP单元，所述申请案于2007年2月16日申请、题为“ONE-TIME-PROGRAMMABLE CELL AND MEMORY DEVICE HAVING THE SAME”。
图2为韩国专利申请案韩国注册号10-0845407中提出的OTP单元的等效电路图。
参看图2，OTP单元包括反熔丝ANT_FS2及第一晶体管PM1和第二晶体管PM2，以在第三节点N3处输出电压作为输出信号。反熔丝ANT_FS2耦接于第三节点N3与接地电压端子之间。第一晶体管PM1具有接收写入控制信号WR_CTRL的栅极，及在第三节点N3与第二节点N2之间的源极-漏极路径。第二晶体管PM2具有接收读取控制信号RD_CTRL的栅极，及在第一节点N1与第三节点N3之间的源极-漏极路径。该OTP单元进一步包括用于感测及放大输出信号的反相器类型的感测放大器100。
在图2所示的OTP单元中，经由彼此不同的路径将写入电压和读取电压施加至反熔丝ANT_FS2，因为反熔丝ANT_FS2与第一晶体管PM1和第二晶体管PM2为并联地耦接的。因此，与图1所示的OTP单元相比，在读取操作期间读取电压的损失可最小化，且因此，自OTP单元输出的数据的感测裕度变宽，由此提高OTP单元的读取操作的可靠性。
如上所述，图2所示的OTP单元与图1所示的OTP单元相比可提高读取操作的可靠性。然而，由于图2所示的OTP单元与图1所示的OTP单元同样地包括一个反熔丝及两个晶体管，因此在减小尺寸方面存在限制且因此电力消耗增加。
发明内容
本发明的一个实施例旨在提供一种能够通过加强读取操作中的数据感测裕度来提高可靠性的单元，及具有该单元的非易失性存储装置。
本发明的另一实施例旨在提供一种能够通过简化其结构来减小其尺寸及电力消耗的单元，及具有该单元的非易失性存储装置。
根据本发明的一方面，提供一种非易失性存储装置的单元，其包括：反熔丝，其具有在输入端子与输出端子之间的第一端子；及第一切换部件，其耦接于反熔丝的第二端子与接地电压端子之间。
根据本发明的另一方面，提供一种非易失性存储装置，其包括：多条数据线；多个单元，其并联地耦接至所述数据线；及多个感测放大器，其被配置成感测及放大自所述数据线输出的数据，其中每一单元包括：反熔丝，其具有耦接至所述数据线中的相应者的第一端子；及第一切换部件，其耦接于反熔丝的第二端子与接地电压端子之间。
可通过以下描述来理解本发明的其它目的及优点，且参考本发明的实施例可使本发明的其它目的及优点变得明显。而且，本领域的技术人员容易明白，本发明的目的及优点可通过要求保护的装置及其组合来实现。
附图说明
图1为典型现有技术OTP单元的等效电路图；
图2为韩国专利申请案韩国注册号10-0845407中提出的OTP单元的等效电路图；
图3为根据本发明的第一实施例的非易失性存储装置的单元的等效电路图；
图4A及图4B为图3所示的第一切换部件的电路图；
图5A及图5B为图3所示的反熔丝的电路图；
图6至图7B为说明根据本发明的第一实施例的非易失性存储装置的单元的操作的等效电路图；
图8为根据本发明的第二实施例的非易失性存储装置的单元的等效电路图；
图9至图10B为说明根据本发明的第二实施例的非易失性存储装置的单元的操作的等效电路图；
图11为根据本发明的第三实施例的非易失性存储装置的单元的等效电路图；
图12至图13B为说明根据本发明的第三实施例的非易失性存储装置的单元的操作的等效电路图；
图14为根据本发明第四实施例的非易失性存储装置的等效电路图；
图15为根据本发明第五实施例的非易失性存储装置的等效电路图；
图16为根据本发明第六实施例的非易失性存储装置的等效电路图；及
图17为根据本发明第七实施例的非易失性存储装置的等效电路图。
具体实施方式
根据参看附图对实施例所作的以下描述，使本发明的优点、特征及方面变得明显，该描述陈述于下文中。
在附图中，亦将理解，本说明书中所公开的“晶体管”包括响应于输入至其栅极的控制信号作为开关部件操作的所有元件，例如，结型FET(JFET)及MOSFET。另外，附图中的相似附图标记表示相似元件，且因此将省略其描述。
第一实施例
图3为根据本发明的第一实施例的非易失性存储装置的单元的等效电路图。
参看图3，根据第一实施例的非易失性存储装置的单元包括反熔丝ANT_FS及第一切换部件SW。反熔丝ANT_FS具有耦接至在输入端子A与输出端子C之间的节点B的第一端子，且第一切换部件SW耦接于反熔丝ANT_FS的第二端子与接地电压端子D之间。
如图4A及图4B所示，第一切换部件SW由为有源装置的晶体管形成，以在读取操作或写入操作期间将反熔丝ANT_FS的第二端子与接地电压端子D连接。此处，晶体管为低电压或高电压晶体管。优选地，第一切换部件SW可为低电压晶体管以减少电力消耗。此外，晶体管具有P沟道或N沟道。优选地，第一切换部件SW可为具有N沟道的晶体管。此时，晶体管具有耦接至反熔丝ANT_FS的第二端子的漏极、耦接至接地电压端子D的源极及接收经由电流控制信号输入端子E输入的电流控制信号的栅极。
如图5A及图5B所示，反熔丝ANT_FS由为有源装置的晶体管或为无源装置的电容器形成。晶体管具有P沟道或N沟道。在晶体管的情况下，其栅极耦接至节点B，且其漏极及源极两者耦接至第一切换部件SW的漏极。在电容器的情况下，第一端子耦接至节点B，且第二端子耦接至第一切换部件SW的漏极。
在下文中，详细地解释根据第一实施例的非易失性存储装置的单元的读取操作及写入操作。假定第一切换部件SW及反熔丝ANT_FS两者都为具有N沟道的晶体管。
表1
  模式/端子(节点)   A   B   C   D   E
  写入操作   VPP   VPP   VPP   VSS   H
  读取操作   VDD   VDD或VSS   VDD或VSS   VSS   H
参看表1及图6至图7B解释每一操作。此处，图6为说明写入操作期间的电流路径的等效电路图，且图7A及图7B为说明读取操作期间的电流路径的等效电路图。
写入操作
参看图6，接地电压端子D接地，将高电压VPP的写入电压施加至输入端子A，且将对应于电源电压VDD的逻辑高电平的电压施加至电流控制信号输入端子E。高电压VPP具有可击穿反熔丝ANT_FS的栅极绝缘层的电压电平，该电压电平高于电源电压VDD。在此等条件下，第一切换部件SW导通。因此，施加至输入端子A的高电压VPP经由节点B传送至反熔丝ANT_FS，由此击穿反熔丝ANT_FS的栅极绝缘层，该栅极绝缘层形成于反熔丝ANT_FS的栅极与衬底之间。
读取操作
首先，参看图7B，在完成写入操作后，将电源电压VDD的读取电压施加至输入端子A，且将对应于电源电压VDD的逻辑高电平的电压施加至电流控制信号输入端子E。在此等条件下，第一切换部件SW导通。此时，由于反熔丝ANT_FS的栅极绝缘层处于击穿状态，因此形成节点B->反熔丝ANT_FS->第一切换部件SW->接地电压端子D的电流路径。结果，经由反熔丝ANT_FS及第一切换部件SW电耦接输出端子C至接地电压端子D，使得对应于接地电压VSS的数据输出至输出端子C。
接下来，参看图7A，在没有执行写入操作且因此反熔丝ANT_FS的栅极绝缘层未被击穿时，经由反熔丝ANT_FS及第一切换部件SW使输出端子C与接地电压端子D电隔离。结果，施加至输入端子A的读取电压不经由反熔丝ANT_FS放电至接地电压端子D，而是经由节点B输出至输出端子C。亦即，对应于电源电压VDD的数据输出至输出端子C。
第二实施例
图8为根据本发明的第二实施例的非易失性存储装置的单元的等效电路图。
参看图8，根据第二实施例的非易失性存储装置的单元包括诸如第一实施例的反熔丝ANT_FS及第一切换部件SW。该单元进一步包括耦接于输入端子A与节点B之间的第二切换部件SW_WR，及耦接于节点B与输出端子C之间的传输门TG。该单元进一步包括用于感测及放大自传输门TG输出的输出信号的感测放大器SA。
第二切换部件SW_WR由为有源装置的晶体管形成，以将经由输入端子A施加的读取电压和写入电压传送至反熔丝ANT_FS的连接至节点B的第一端子。此处，晶体管具有P沟道或N沟道。第二切换部件SW_WR可为包括具有比N沟道高的可驱动性的P沟道的晶体管。此时，晶体管具有耦接至输入端子A的漏极、耦接至节点B的源极及接收经由读取/写入控制信号输入端子F输入的读取/写入控制信号的栅极。
传输门TG在写入操作期间使节点B与输出端子C切断电连接，且在读取操作期间，响应于经由读取控制信号输入端子G输入的读取控制信号而将节点B与输出端子C电连接。传输门TG包括两个晶体管，每一晶体管具有P沟道或N沟道及耦接至源极的漏极。
感测放大器SA包括反相器或差动放大器。该反相器为CMOS晶体管，其中具有P沟道或N沟道的晶体管互补地耦接。该差动放大器的实例展示于图15及图17中。
在下文中，详细地解释根据第二实施例的非易失性存储装置的单元的读取操作及写入操作。假定第一切换部件SW为具有N沟道的晶体管，第二切换部件SW_WR为具有P沟道的晶体管，且反熔丝ANT_FS为具有N沟道的晶体管。
表2
  模式/端子(节点)   A   B   C   D   E   F   G
  写入操作   VPP   VPP   -   VSS   H   L   L
  读取操作   VDD   VDD或VSS   VDD或VSS   VSS   H   L   H
参看表2及图9至图10B解释每一操作。此处，图9为说明写入操作期间的电流路径的等效电路图，且图10A及图10B为说明读取操作期间的电流路径的等效电路图。
写入操作
参看图9，接地电压端子D接地，将高电压VPP的写入电压施加至输入端子A，将对应于电源电压VDD的逻辑高电平的电压施加至电流控制信号输入端子E，且将对应于接地电压VSS的逻辑低电平的电压施加至读取/写入控制信号输入端子F及读取控制信号输入端子G。在此等条件下，第一切换部件SW及第二切换部件SW_WR导通，且因此输入端子A电连接至节点B，但节点B与输出端子C电隔离。因此，施加至输入端子A的高电压VPP的写入电压经由节点B传送至反熔丝ANT_FS，由此击穿反熔丝ANT_FS的栅极绝缘层，该栅极绝缘层形成于反熔丝ANT_FS的栅极与衬底之间。结果，反熔丝ANT_FS的栅极与该衬底电短路。
读取操作
首先，参看图10B，在完成写入操作后，将电源电压VDD的读取电压施加至输入端子A，将对应于电源电压VDD的逻辑高电平的电压施加至电流控制信号输入端子E及读取控制信号输入端子G，且将对应于接地电压VSS的逻辑低电平的电压施加至读取/写入控制信号输入端子F。在此等条件下，第一切换部件SW及传输门TG导通，且因此输出端子C电连接至节点B。此时，由于反熔丝ANT_FS的栅极绝缘层处于击穿状态，因此形成传输门TG->节点B->反熔丝ANT_FS->第一切换部件SW->接地电压端子D的电流路径。另外，尽管第二切换部件SW_WR导通，但因为节点B耦接至接地电压端子D，所以电源电压VDD的读取电压经由第二切换部件SW_WR进入接地电压端子D。结果，经由传输门TG、反熔丝ANT_FS及第一切换部件SW电耦接输出端子C至接地电压端子D，使得对应于接地电压VSS的数据经由感测放大器SA输出至输出端子C。
接下来，参看图10A，在没有执行写入操作且因此反熔丝ANT_FS的栅极绝缘层未被击穿时，经由传输门TG、反熔丝ANT_FS及第一切换部件SW使输出端子C与接地电压端子D电隔离。此时，由于第二切换部件SW_WR维持导通状态，所以输入端子A电连接至节点B。因此，施加至输入端子A的读取电压不经由反熔丝ANT_FS放电至接地电压端子D，而是经由节点B输出至输出端子C。亦即，对应于电源电压VDD的数据经由感测放大器SA输出至输出端子C。
第三实施例
图11为根据本发明的第三实施例的非易失性存储装置的单元的等效电路图。
参看图11，根据第三实施例的非易失性存储装置的单元除了根据第二实施例的单元的所有构成元件外，还进一步包括第三切换部件SW_R。第三切换部件SW_R耦接于电源电压端子H与传输门TG及感测放大器SA的共同节点之间。
在图8所示的第二实施例中，将写入电压及读取电压两者施加至输入端子A。然而，在第三实施例中，将写入电压施加至输入端子A，而经由第三切换部件SW_R施加读取电压。响应于经由读取电压控制信号输入端子I输入的读取电压控制信号，第三切换部件SW_R在读取操作期间接收电源电压VDD的读取电压，以将该读取电压传送至传输门TG与感测放大器SA的共同节点。由于除第三切换部件SW_R外的其它元件与图8所示的第二实施例的构成元件相同，所以为简明起见将省略其详细描述。
在下文中，详细地解释根据第三实施例的非易失性存储装置的单元的读取操作及写入操作。假定第一切换部件SW及第三切换部件SW_R为具有N沟道的晶体管，第二切换部件SW_WR为具有P沟道的晶体管，且反熔丝ANT_FS为具有N沟道的晶体管。
表3
  模式/端子(节点)  A   B   C   D   E   F   G   H   I
  写入操作  VPP   VPP   -   VSS   H   L   L   VDD   H
  读取操作  -   VDD或VSS   VDD或VSS   VSS   H   H   H   VDD   L
参看表3及图12至图13B解释每一操作。此处，图12为说明写入操作期间的电流路径的等效电路图，且图13A及图13B为说明读取操作期间的电流路径的等效电路图。
写入操作
参看图12，接地电压端子D接地，将高电压VPP的写入电压施加至输入端子A。将对应于电源电压VDD的逻辑高电平的电压施加至电流控制信号输入端子E及读取电压控制信号输入端子I，且将对应于接地电压VSS的逻辑低电平的电压施加至读取/写入控制信号输入端子F及读取控制信号输入端子G。在此等条件下，第一切换部件SW及第二切换部件SW_WR导通，且因此输入端子A电连接至节点B，但节点B与输出端子C电隔离。因此，施加至输入端子A的为高电压VPP的写入电压经由节点B传送至反熔丝ANT_FS，由此击穿反熔丝ANT_FS的栅极绝缘层，该栅极绝缘层形成于反熔丝ANT_FS的栅极与衬底之间。结果，反熔丝ANT_FS的栅极与该衬底电短路。
读取操作
首先，参看图13B，在完成写入操作后，将电源电压VDD的读取电压施加至电源电压端子H，将对应于电源电压VDD的逻辑高电平的电压施加至电流控制信号输入端子E、读取/写入控制信号输入端子F及读取控制信号输入端子G，而将逻辑低电平的电压施加至读取电压控制信号输入端子I。在此等条件下，第一切换部件SW及传输门TG导通，且因此输出端子C电连接至节点B。此时，由于反熔丝ANT_FS的栅极绝缘层处于击穿状态，因此形成传输门TG->节点B->反熔丝ANT_FS->第一切换部件SW->接地电压端子D的电流路径。结果，经由传输门TG、反熔丝ANT_FS及第一切换部件SW电耦接输出端子C至接地电压端子D，使得对应于接地电压VSS的数据经由感测放大器SA输出至输出端子C。
接下来，参看图13A，在没有执行写入操作时，反熔丝ANT_FS的栅极绝缘层不被击穿。因此，经由传输门TG、反熔丝ANT_FS及第一切换部件SW使输出端子C与接地电压端子D电隔离。结果，施加至电源电压端子H的读取电压不经由反熔丝ANT_FS放电至接地电压端子D，而是输出至输出端子C。亦即，对应于电源电压VDD的数据经由感测放大器SA输出至输出端子C。
在下文中，详细描述具有多个根据上述实施例的单元的非易失性存储装置的存储单元阵列。假定该存储单元阵列包括根据第一实施例的单元。仅供参考，附图标记“VDD”表示电源电压，且附图标记“VSS”表示接地电压。
图14为根据本发明第四实施例的非易失性存储装置的等效电路图。
参看图14，根据第四实施例的非易失性存储装置包括多个如图3所描述的第一实施例的单元UC。单元UC包括诸如第一实施例的第一切换部件SW及串联地耦接至切换部件SW的反熔丝ANT_FS。
在本发明例子的优选实施例中，单元UC中的第一切换部件SW包括具有N沟道的晶体管，且反熔丝ANT_FS亦包括具有N沟道的晶体管。
单元UC耦接至多条数据线DL<0>至DL<N>，N为自然数。预定数目个单元UC并联地耦接于接地电压端子与相应数据线之间。亦即，反熔丝ANT_FS的第一端子耦接至相应数据线，且第一切换部件SW耦接至接地电压端子。
多个感测放大器SA<0>至SA<N>配置于数据线DL<0>至DL<N>的各端子处，以用于感测自数据线DL<0>至DL<N>输出的数据。亦即，感测放大器SA<0>至SA<N>中的各放大器对应于数据线DL<0>至DL<N>中的各数据线。
如图14所示，感测放大器SA<0>至SA<N>可由反相器形成。由于反相器与图15所示的差动放大器相比具有简单结构，所以可以有效利用尺寸及电力消耗。
多个第二切换部件SW_WR<0>至SW_WR<N>耦接至各数据线DL<0>至DL<N>，以用于在读取操作和写入操作期间将读取电压和写入电压施加至数据线DL<0>至DL<N>。此外，第二切换部件SW_WR<0>至SW_WR<N>在写入操作期间将写入电压传送至数据线DL<0>至DL<N>，且在读取操作期间切断写入电压连接而不传送至数据线DL<0>至DL<N>。第二切换部件SW_WR<0>至SW_WR<N>的功能可根据在读取操作期间施加读取电压的位置而变化。举例来说，在根据图8的第二实施例将读取电压及写入电压两者施加至输入端子时，第二切换部件SW_WR<0>至SW_WR<N>在读取操作和写入操作期间将读取电压和写入电压传送至数据线DL<0>至DL<N>。在根据图11的第三实施例将写入电压施加至输入端子但将读取电压施加至输出端子一侧时，第二切换部件SW_WR<0>至SW_WR<N>仅在写入操作期间将写入电压传送至数据线DL<0>至DL<N>，而在读取操作期间使数据线DL<0>至DL<N>与输入端子WR<0>至WR<N>切断电连接，亦即，第二切换部件SW_WR<0>至SW_WR<N>在读取操作期间不运行。
将读取电压和写入电压施加至数据线DL<0>至DL<N>的输入端子WR<0>至WR<N>自解码器(未图示)接收读取电压和写入电压。
多个传输门TG<0>至TG<N>配置于数据线DL<0>至DL<N>与感测放大器SA<0>至SA<N>之间，由此在写入操作期间将数据线DL<0>至DL<N>与感测放大器SA<0>至SA<N>切断连接，且在读取操作期间将数据线DL<0>至DL<N>与感测放大器SA<0>至SA<N>连接。
响应于多个电流控制信号SEL<0>至SEL<N>来选择构成存储单元阵列的各单元UC的第一切换部件SW。亦即，通过电流控制信号SEL<0>至SEL<N>中的相应者来导通第一切换部件SW，以将反熔丝ANT_FS与接地电压VSS连接。第一切换部件SW在写入操作及读取操作期间维持导通状态。
响应于多个读取/写入控制信号PASS_VG<0>至PASS_VG<N>来选择各个第二切换部件SW_WR<0>至SW_WR<N>。亦即，通过读取/写入控制信号PASS_VG<0>至PASS_VG<N>导通第二切换部件SW_WR<0>至SW_WR<N>，以在施加读取电压和写入电压的情况下将数据线DL<0>至DL<N>与输入端子WR<0>至WR<N>连接。
响应于多个读取控制信号REN<0>至REN<N>来选择各个传输门TG<0>至TG<N>。亦即，通过读取控制信号REN<0>至REN<N>导通传输门TG<0>至TG<N>，以将数据线DL<0>至DL<N>与感测放大器SA<0>至SA<N>连接。
在下文中，详细地解释根据第四实施例的非易失性存储装置的读取操作及写入操作。举例而言，解释对单元UC中的耦接至第一数据线DL<0>的第一单元的读取操作及写入操作。
表4
  模式/线(信号)  WR<0>  WR<1>-WR<N>   SEL<0>   SEL<1>-SEL<N>   PASS_VG<0>   PASS_VG<1>-PASS_VG<N>   REN<0>   REN<1>-REN<N>
  写入操作  VPP  VSS   H   L   L   H   L   L
  读取操作  VDD  VSS   H   L   L   H   H   L
参看表4解释每一操作。
写入操作
将高电压VPP的写入电压施加至第一输入端子WR<0>，且将接地电压VSS施加至其它输入端子WR<1>至WR<N>。将逻辑高电平的电压施加至第一电流控制信号SEL<0>，且将逻辑低电平的电压施加至其它电流控制信号SEL<1>至SEL<N>。将逻辑低电平的电压施加至第一读取/写入控制信号PASS_VG<0>，且将逻辑高电平的电压施加至其它读取/写入控制信号PASS_VG<1>至PASS_VG<N>。将逻辑低电平的电压施加至读取控制信号REN<0>至REN<N>。在此等条件下，第一切换部件SW及第二切换部件SW_WR<0>导通，且因此第一输入端子WR<0>仅电连接至第一数据线DL<0>，但第一输出端子OUTPUT<0>与第一数据线DL<0>电隔离。因此，施加至第一输入端子WR<0>的为高电压VPP的写入电压经由第二切换部件SW_WR<0>传送至单元UC的反熔丝ANT_FS，由此击穿反熔丝ANT_FS的栅极绝缘层，该栅极绝缘层形成于反熔丝ANT_FS的栅极与衬底之间。结果，反熔丝ANT_FS的栅极与该衬底电短路。
读取操作
在完成写入操作后，将电源电压VDD的读取电压施加至第一输入端子WR<0>，且将接地电压VSS施加至其它输入端子WR<1>至WR<N>。将逻辑高电平的电压施加至第一电流控制信号SEL<0>，且将逻辑低电平的电压施加至其它电流控制信号SEL<1>至SEL<N>。将逻辑低电平的电压施加至第一读取/写入控制信号PASS_VG<0>，且将逻辑高电平的电压施加至其它读取/写入控制信号PASS_VG<1>至PASS_VG<N>。将逻辑高电平的电压施加至第一读取控制信号REN<0>，且将逻辑低电平的电压施加至其它读取控制信号REN<1>至REN<N>。
在此等条件下，第一切换部件SW及第一传输门TG<0>导通，且因此第一输出端子OUTPUT<0>电连接至第一数据线DL<0>。此时，由于反熔丝ANT_FS的栅极绝缘层处于击穿状态，因此形成第一传输门TG<0>->第一数据线DL<0>->反熔丝ANT_FS->第一切换部件SW->接地电压端子的电流路径。另外，尽管第二切换部件SW_WR<0>导通，但因为第一数据线DL<0>耦接至该接地电压端子，所以电源电压VDD的读取电压经由第二切换部件SW_WR<0>进入接地电压端子。结果，经由第一传输门TG<0>、反熔丝ANT_FS及第一切换部件SW电耦接第一输出端子OUTPUT<0>至接地电压端子，使得对应于接地电压VSS的数据经由第一感测放大器SA<0>输出至第一输出端子OUTPUT<0>。
接下来，在没有执行写入操作且因此反熔丝ANT_FS的栅极绝缘层不被击穿时，经由第一传输门TG<0>、反熔丝ANT_FS及第一切换部件SW使第一输出端子OUTPUT<0>与接地电压端子电隔离。结果，施加至第一输入端子WR<0>的读取电压不经由反熔丝ANT_FS放电至接地电压端子，而是经由第一数据线DL<0>输出至第一输出端子OUTPUT<0>。亦即，对应于电源电压VDD的数据经由第一感测放大器SA<0>输出至第一输出端子OUTPUT<0>。
第五实施例
图15为根据本发明第五实施例的非易失性存储装置的等效电路图。
参看图15，根据第五实施例的非易失性存储装置的存储单元阵列具有与第四实施例的存储单元阵列大体上相同的结构，除感测放大器SA<0>至SA<N>不由反相器而是由差动放大器形成外。差动放大器包括各自具有P沟道的晶体管PM1及PM2及各自具有N沟道的第三至第五晶体管NM1、NM2及NM3。差动放大器响应于偏压信号BIAS操作，以比较参考电压VREF与自数据线DL<0>至DL<N>中的相应者输出的单元的数据，并放大及输出经比较的结果。由于除感测放大器SA<0>至SA<N>外的其它元件与图14所示的第四实施例的构成元件相同，所以为简明起见将省略其详细描述。
图16为根据本发明第六实施例的非易失性存储装置的等效电路图。
参看图16，根据第六实施例的非易失性存储装置除了根据第四实施例的所有构成元件外，进一步包括多个第三切换部件SW_R<0>至SW_R<N>。第三切换部件SW_R<0>至SW_R<N>耦接于电源电压端子与传输门TG<0>至TG<N>及感测放大器SA<0>至SA<N>的共同节点之间，以将电源电压VDD的读取电压传送至传输门TG<0>至TG<N>与感测放大器SA<0>至SA<N>的共同节点。
在下文中，详细地解释根据第六实施例的非易失性存储装置的读取操作及写入操作。举例而言，解释对单元UC中耦接至第一数据线DL<0>的第一单元的读取操作及写入操作。
表5
  模式/线(信号)  WR<0>  WR<1>-WR<n>  SEL<0>   SEL<1>-SEL<N>   PASS_VG<0>   PASS_VG<1>-PASS_VG<N>  REN<0>   REN<1>-REN<N>  REV<0>   REV<1>-REV<N>
  写入操作  VPP  VSS  H   L   L   H  L   L  H   H
  读取操作  -  VSS  H   L   H   H  H   L  L   H
参看表5解释每一操作。
写入操作
将高电压VPP的写入电压施加至第一输入端子WR<0>，且将接地电压VSS施加至其它输入端子WR<1>至WR<N>。将逻辑高电平的电压施加至第一电流控制信号SEL<0>，且将逻辑低电平的电压施加至其它电流控制信号SEL<1>至SEL<N>。将逻辑低电平的电压施加至第一读取/写入控制信号PASS_VG<0>，且将逻辑高电平的电压施加至其它读取/写入控制信号PASS_VG<1>至PASS_VG<N>。将逻辑低电平的电压施加至读取控制信号REN<0>至REN<N>，且将逻辑高电平的电压施加至多个读取电压控制信号REV<0>至REV<N>。在此等条件下，第一切换部件SW及第二切换部件SW_WR<0>导通，且因此第一输入端子WR<0>仅电连接至第一数据线DL<0>，但第一输出端子OUTPUT<0>与第一数据线DL<0>电隔离。因此，施加至第一输入端子WR<0>的为高电压VPP的写入电压经由第二切换部件SW_WR<0>传送至单元UC的反熔丝ANT_FS，由此击穿反熔丝ANT_FS的栅极绝缘层，该栅极绝缘层形成于反熔丝ANT_FS的栅极与衬底之间。结果，反熔丝ANT_FS的栅极与该衬底电短路。
读取操作
在完成写入操作后，在读取操作期间将电源电压VDD的读取电压施加至电源电压端子，且将接地电压VSS施加至输入端子WR<0>至WR<N>。将逻辑高电平的电压施加至第一电流控制信号SEL<0>，且将逻辑低电平的电压施加至其它电流控制信号SEL<1>至SEL<N>。将逻辑高电平的电压施加至读取/写入控制信号PASS_VG<0>至PASS_VG<N>。将逻辑高电平的电压施加至第一读取控制信号REN<0>，且将逻辑低电平的电压施加至其它读取控制信号REN<1>至REN<N>。将逻辑低电平的电压施加至第一读取电压控制信号REV<0>，且将逻辑高电平的电压施加至其它读取电压控制信号REV<1>至REV<N>。
在此等条件下，第一切换部件SW及第一传输门TG<0>导通，且因此第一输出端子OUTPUT<0>电耦接至第一数据线DL<0>。此时，由于反熔丝ANT_FS的栅极绝缘层处于击穿状态，因此形成第一传输门TG<0>->第一数据线DL<0>->反熔丝ANT_FS->第一切换部件SW->接地电压端子的电流路径。结果，经由第一传输门TG<0>、反熔丝ANT_FS及第一切换部件SW电耦接第一输出端子OUTPUT<0>至接地电压端子，使得对应于接地电压VSS的数据经由第一感测放大器SA<0>输出至第一输出端子OUTPUT<0>。
接下来，在没有执行写入操作时，反熔丝ANT_FS的栅极绝缘层不被击穿。因此，经由第一传输门TG<0>、反熔丝ANT_FS及第一切换部件SW而使第一输出端子OUTPUT<0>与接地电压端子电隔离。结果，施加至电源电压端子的读取电压不经由反熔丝ANT_FS放电至接地电压端子，而是经由第三切换部件SW_R<0>及第一数据线DL<0>输出至第一输出端子OUTPUT<0>。亦即，对应于电源电压VDD的数据经由第一感测放大器SA<0>输出至第一输出端子OUTPUT<0>。
第七实施例
图17为根据本发明第七实施例的非易失性存储装置的等效电路图。
参看图17，根据第七实施例的非易失性存储装置的存储单元阵列具有与第六实施例的存储单元阵列大体上相同的结构，除感测放大器SA<0>至SA<N>不由反相器而是由差动放大器形成外。差动放大器包括各自具有P沟道的晶体管PM1及PM2及各自具有N沟道的第三至第五晶体管NM1、NM2及NM3。差动放大器响应于偏压信号BIAS操作，以比较参考电压VREF与自数据线DL<0>至DL<N>中的相应者输出的单元的数据，并放大及输出经比较的结果。由于除感测放大器SA<0>至SA<N>外的其它元件与图16所示的第六实施例的构成元件相同，所以为简明起见将省略其详细描述。
如上所述，本发明的实施例可最小化读取电压的损失，由此通过加强读取操作中的数据感测裕度来提高驱动可靠性。此外，本发明的实施例可通过简化非易失性存储装置的存储单元结构来减小尺寸及电力消耗。
虽然已关于特定实施例来描述本发明，但本领域内的技术人员将显见，在不脱离如所附权利要求中所界定的本发明的精神及范畴的情况下可进行各种改变及修改。

Claims (6)

1.一种非易失性存储装置的单元，其包括：
反熔丝，其具有耦接于输入端子与输出端子之间的第一端子；
第一切换部件，其耦接于所述反熔丝的第二端子与接地电压端子之间；
第二切换部件，其耦接于所述输入端子与所述反熔丝的第一端子之间；
传输门，其耦接于所述反熔丝的第一端子与所述输出端子之间；以及
感测放大器，其耦接于所述传输门与所述输出端子之间，
其中所述传输门在写入操作期间使所述反熔丝的第一端子与所述输出端子切断连接，且在读取操作期间将所述反熔丝的第一端子与所述输出端子连接，并且
其中所述感测放大器感测及放大在读取操作期间自所述传输门输出的数据，
其中所述第二切换部件分别在读取操作期间接收读取电压和在写入操作期间接收写入电压，且将所接收的电压传送至所述反熔丝的第一端子。
2.如权利要求1的单元，其中所述感测放大器包括反相器或差动放大器。
3.如权利要求1的单元，其中所述反熔丝包括晶体管或电容器。
4.一种非易失性存储装置，其包括：
多条数据线；
多个单元，其并联地耦接至所述数据线；
多个感测放大器，其被配置成感测及放大自所述数据线输出的数据；以及
多个第二切换部件，所述第二切换部件中的每一个耦接至相应数据线，以分别在读取操作期间接收读取电压及在写入操作期间接收写入电压，且将所接收的电压传送至相应数据线；以及
多个传输门，每一传输门耦接于相应数据线与各自感测放大器之间，其中每一单元包括：
反熔丝，其具有耦接至所述数据线中的相应一条的第一端子；及
第一切换部件，其耦接于所述反熔丝的第二端子与接地电压端子之间，并且
其中所述传输门中的每一个在写入操作期间使相应数据线与各自感测放大器切断连接，且在读取操作期间将相应数据线与各自感测放大器连接。
5.如权利要求4的非易失性存储装置，其中每一感测放大器包括反相器或差动放大器。
6.如权利要求4的非易失性存储装置，其中所述反熔丝包括晶体管或电容器。
CN201010002347.1A 2009-06-05 2010-01-11 非易失性存储装置的单元及具有单元的非易失性存储装置 Active CN101908380B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090049834A KR101127446B1 (ko) 2009-06-05 2009-06-05 비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치
KR10-2009-0049834 2009-06-05

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201410268321.XA Division CN104078080A (zh) 2009-06-05 2010-01-11 非易失性存储装置的单元及具有单元的非易失性存储装置

Publications (2)

Publication Number Publication Date
CN101908380A CN101908380A (zh) 2010-12-08
CN101908380B true CN101908380B (zh) 2014-10-29

Family

ID=41360957

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410268321.XA Pending CN104078080A (zh) 2009-06-05 2010-01-11 非易失性存储装置的单元及具有单元的非易失性存储装置
CN201010002347.1A Active CN101908380B (zh) 2009-06-05 2010-01-11 非易失性存储装置的单元及具有单元的非易失性存储装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201410268321.XA Pending CN104078080A (zh) 2009-06-05 2010-01-11 非易失性存储装置的单元及具有单元的非易失性存储装置

Country Status (6)

Country Link
US (2) US8483002B2 (zh)
EP (1) EP2264714B1 (zh)
JP (2) JP2010282715A (zh)
KR (1) KR101127446B1 (zh)
CN (2) CN104078080A (zh)
TW (1) TWI449046B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101127446B1 (ko) * 2009-06-05 2012-03-23 매그나칩 반도체 유한회사 비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치
US8816753B2 (en) * 2011-03-28 2014-08-26 System General Corp. Trim circuit for power supply controller
KR20120122287A (ko) * 2011-04-28 2012-11-07 에스케이하이닉스 주식회사 반도체 장치의 퓨즈회로
US8837203B2 (en) * 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130072855A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 안티 퓨즈 회로 및 그 퓨즈 럽처 방법
KR101869751B1 (ko) * 2012-04-05 2018-06-21 에스케이하이닉스 주식회사 안티 퓨즈 회로
KR102216563B1 (ko) 2014-04-07 2021-02-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
CN104409100B (zh) * 2014-12-18 2018-12-14 中国电子科技集团公司第四十七研究所 用于反熔丝的编程烧录电路
US9177665B1 (en) * 2015-02-07 2015-11-03 Chung Yuan Christian University Write and read circuit for anti-fuse non-volatile memory
KR102365003B1 (ko) * 2016-07-25 2022-02-18 매그나칩 반도체 유한회사 Otp 메모리 장치
US10236036B2 (en) * 2017-05-09 2019-03-19 Micron Technology, Inc. Sense amplifier signal boost
US10949284B2 (en) * 2018-11-29 2021-03-16 Micron Technology, Inc. Techniques using nonvolatile memory and volatile memory
CN112863583A (zh) 2019-11-28 2021-05-28 长鑫存储技术有限公司 可编程存储单元、可编程存储阵列及其读写方法
FR3125352A1 (fr) * 2021-07-13 2023-01-20 Stmicroelectronics (Rousset) Sas Cellule mémoire programmable une seule fois

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1129913C (zh) * 1998-06-11 2003-12-03 现代电子产业株式会社 用于编程的抗熔丝及制作方法、带编程装置的维修电路
CN101253573A (zh) * 2005-08-31 2008-08-27 国际商业机器公司 随机存取电可编程e-fuse rom
CN101399085A (zh) * 2007-09-26 2009-04-01 中芯国际集成电路制造(上海)有限公司 熔丝修整电路
CN101425341A (zh) * 2007-10-29 2009-05-06 尔必达存储器株式会社 包括反熔丝电路的半导体器件和向反熔丝电路写入地址的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748025A (en) 1996-03-29 1998-05-05 Intel Corporation Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit
JP2002134620A (ja) * 2000-10-27 2002-05-10 Mitsubishi Electric Corp 半導体装置
KR100500579B1 (ko) * 2003-06-28 2005-07-12 한국과학기술원 씨모스 게이트 산화물 안티퓨즈를 이용한 3-트랜지스터한번 프로그램 가능한 롬
US7102951B2 (en) * 2004-11-01 2006-09-05 Intel Corporation OTP antifuse cell and cell array
KR100583278B1 (ko) 2005-01-28 2006-05-25 삼성전자주식회사 플래쉬 셀 퓨즈 회로 및 플래쉬 셀 퓨징 방법
JP4764115B2 (ja) * 2005-09-09 2011-08-31 株式会社東芝 半導体集積回路
JP4921985B2 (ja) * 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
JP2008198304A (ja) 2007-02-15 2008-08-28 Toshiba Corp 不揮発性半導体記憶装置
KR100845407B1 (ko) * 2007-02-16 2008-07-10 매그나칩 반도체 유한회사 원-타임-프로그래머블 셀 및 이를 구비하는 ｏｔｐ 메모리
TWI393145B (zh) 2007-10-29 2013-04-11 Elpida Memory Inc 具有反熔絲電路之半導體裝置及將位址寫入至反熔絲電路的方法
US7715265B2 (en) 2007-10-31 2010-05-11 Broadcom Corporation Differential latch-based one time programmable memory
KR101102776B1 (ko) 2008-02-13 2012-01-05 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 단위 셀 및 이를 구비한 비휘발성메모리 소자
KR100991911B1 (ko) * 2008-04-16 2010-11-04 매그나칩 반도체 유한회사 비휘발성 메모리 장치
KR101127446B1 (ko) * 2009-06-05 2012-03-23 매그나칩 반도체 유한회사 비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1129913C (zh) * 1998-06-11 2003-12-03 现代电子产业株式会社 用于编程的抗熔丝及制作方法、带编程装置的维修电路
CN101253573A (zh) * 2005-08-31 2008-08-27 国际商业机器公司 随机存取电可编程e-fuse rom
CN101399085A (zh) * 2007-09-26 2009-04-01 中芯国际集成电路制造(上海)有限公司 熔丝修整电路
CN101425341A (zh) * 2007-10-29 2009-05-06 尔必达存储器株式会社 包括反熔丝电路的半导体器件和向反熔丝电路写入地址的方法

Also Published As

Publication number Publication date
TWI449046B (zh) 2014-08-11
EP2264714A1 (en) 2010-12-22
US8483002B2 (en) 2013-07-09
JP2014078314A (ja) 2014-05-01
CN104078080A (zh) 2014-10-01
KR101127446B1 (ko) 2012-03-23
KR20100131112A (ko) 2010-12-15
US10199117B2 (en) 2019-02-05
CN101908380A (zh) 2010-12-08
US20100309709A1 (en) 2010-12-09
JP2010282715A (ja) 2010-12-16
EP2264714B1 (en) 2016-05-25
TW201044398A (en) 2010-12-16
US20130279234A1 (en) 2013-10-24

Similar Documents

Publication Publication Date Title
CN101908380B (zh) 非易失性存储装置的单元及具有单元的非易失性存储装置
US8199552B2 (en) Unit cell of nonvolatile memory device and nonvolatile memory device having the same
US10305474B2 (en) High voltage output driver with low voltage devices
US8208280B2 (en) Nonvolatile memory device
CN107093441B (zh) 具有功率节省的混合电压非易失性存储器集成电路
US6614680B2 (en) Current leakage reduction for loaded bit-lines in on-chip memory structures
CN101814912B (zh) 一种负电压电平转换电路
US8908458B2 (en) Sense amplifier circuit for nonvolatile memory
CN101149966A (zh) 半导体存储器件
US9659607B2 (en) Sense amplifier circuit and semiconductor memory device
US11114937B2 (en) Charge pump circuit
US20050052906A1 (en) Row decoder in flash memory and erase method of flash memory cell using the same
KR950007452B1 (ko) 프리세트 회로
US7379358B2 (en) Repair I/O fuse circuit of semiconductor memory device
CN113285706A (zh) 一种电压电平转换电路
CN220962799U (zh) 半导体装置
KR101480205B1 (ko) 비휘발성 메모리 장치의 단위 셀 및 이를 구비한 비휘발성 메모리 장치
CN103871472A (zh) 存储器的列地址译码电路
JPH0560200B2 (zh)
JPH0136200B2 (zh)
US20160118965A1 (en) Semiconductor device
JPH0235688A (ja) センスアンプ回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240425

Address after: Han Guozhongqingbeidao

Patentee after: Megna Zhixin Hybrid Signal Co.,Ltd.

Country or region after: Republic of Korea

Address before: Cheongju Chungbuk Korea

Patentee before: MagnaChip Semiconductor, Ltd.

Country or region before: Republic of Korea