TWI449046B - 非揮發性記憶體裝置之單元記憶胞及具有該單元記憶胞之非揮發性記憶體裝置 - Google Patents

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Description

非揮發性記憶體裝置之單元記憶胞及具有該單元記憶胞之非揮發性記憶體裝置
本發明係關於一種半導體設計技術；且更特定而言，係關於一種使用CMOS閘極氧化物反熔絲之一次性可程式化(OTP)單元記憶胞及具有該單元記憶胞之非揮發性記憶體裝置。
本發明主張於2009年6月5日申請之韓國專利申請案第10-2009-0049834號之優先權，其全文以引用方式併入本文中。
使用由互補金屬氧化物半導體(CMOS)之閘極氧化物層形成之反熔絲(在下文稱作「CMOS閘極氧化物反熔絲」)的一次性可程式化(OTP)單元記憶胞形成於揮發性記憶體裝置(諸如，動態隨機存取記憶體(DRAM))或非揮發性記憶體裝置(例如，電可抹除可程式化唯讀記憶體(EEPROM)或快閃記憶體)中，且用以達成記憶體修復目的。另外，將OTP單元記憶胞用於混合信號晶片(類比晶片與數位晶片在其中混合)中的內部操作電壓及頻率微調。
大體上，每一OTP單元記憶胞包括一CMOS閘極氧化物反熔絲及一或多個MOS電晶體。此OTP單元記憶胞以單一組態或陣列組態形成於每一記憶體晶片內部且用於修復或微調。
圖1為典型OTP單元記憶胞之等效電路圖。
參看圖1，典型OTP單元記憶胞包括反熔絲ANT_FS1及電晶體NM1及NM2。反熔絲ANT_FS1連接於輸入節點A與節點B之間。電晶體NM1及NM2為n通道電晶體，且串聯地連接於節點B與輸出節點E之間，輸出節點E為在讀取操作期間藉以輸出資料的端子。
典型OTP單元記憶胞必須包括串聯連接之電晶體NM1及NM2以用於在讀取操作期間形成自輸入節點A至輸出節點E的電流路徑。因此，自輸出節點E輸出最終資料，最終資料之狀態為其電壓下降電晶體NM1及NM2之臨限電壓的總量，亦即，VDD-2*Vt，「Vt」表示每一電晶體NM1及NM2之臨限電壓。結果，由於自輸出節點E輸出之資料的感測邊限變窄，因此在讀取操作期間發生故障，其使OTP單元記憶胞之讀取操作的可靠性降級。
在圖1中，參考符號「C」及「D」中之每一者表示接收控制信號之輸入節點。
為了改良圖1所示之典型OTP單元記憶胞之效能，在共同擁有的同在申請中之申請案韓國註冊號10-0845407(2008年7月3日頒予)中揭示了具有新結構的OTP單元記憶胞，所述申請案於2007年2月16日申請、題為「ONE-TIME-PROGRAMMABLE CELL AND MEMORY DEVICE HAVING THE SAME」。
圖2為韓國專利申請案韓國註冊號10-0845407中提出之OTP單元記憶胞的等效電路圖。
參看圖2，OTP單元記憶胞包括反熔絲ANT_FS2，及第一電晶體PM1及第二電晶體PM2以在第三節點N3處輸出電壓作為輸出信號。反熔絲ANT_FS2耦接於第三節點N3與接地電壓端子之間。第一電晶體PM1具有接收寫入控制信號WR_CTRL之閘極，及第三節點N3與第二節點N2之間的源極-汲極路徑。第二電晶體PM2具有接收讀取控制信號RD_CTRL之閘極，及第一節點N與第三節點N3之間的源極-汲極路徑。該OTP單元記憶胞進一步包括用於感測及放大輸出信號的反相器類型之感測放大器100。
在圖2所示之OTP單元記憶胞中，經由彼此不同之路徑將寫入電壓及讀取電壓施加至反熔絲ANT_FS2，因為反熔絲ANT_FS2與第一電晶體PM1及第二電晶體PM2為並聯地耦接的。因此，與圖1所示之OTP單元記憶胞相比，在讀取操作期間讀取電壓之損失可最小化，且因此，自OTP單元記憶胞輸出之資料的感測邊限變寬，藉此改良OTP單元記憶胞之讀取操作的可靠性。
如上所述，圖2所示之OTP單元記憶胞與圖1所示之OTP單元記憶胞相比可改良讀取操作之可靠性。然而，由於圖2所示之OTP單元記憶胞如圖1所示之OTP單元記憶胞般包括一個反熔絲及兩個電晶體，因此在減少大小方面存在限制且因此電力消耗增加。
本發明之一實施例係針對提供一種能夠藉由加強讀取操作中之資料感測邊限來改良可靠性的單元記憶胞，及具有該單元記憶胞之非揮發性記憶體裝置。
本發明之另一實施例係針對提供一種能夠藉由簡化其結構來減少其大小及電力消耗的單元記憶胞，及具有該單元記憶胞之非揮發性記憶體裝置。
根據本發明之一態樣，提供非揮發性記憶體裝置之單元記憶胞，其包括：一反熔絲，其具有在一輸入端子與一輸出端子之間的一第一端子；及一第一切換單元，其耦接於該反熔絲之一第二端子與一接地電壓端子之間。
根據本發明之另一態樣，提供一種非揮發性記憶體裝置，其包括：複數個資料線；複數個單元記憶胞，其並聯地耦接至該等資料線；及複數個感測放大器，其經組態以感測及放大自該等資料線輸出之資料，其中每一單元記憶胞包括：一反熔絲，其具有耦接至該等資料線中之一相應者的一第一端子；及一第一切換單元，其耦接於該反熔絲之一第二端子與一接地電壓端子之間。
可藉由以下描述來理解本發明之其他目標及優點，且參考本發明之實施例可使本發明之其他目標及優點變得顯而易見。又，熟習本發明所屬技術者顯見，本發明之目標及優點可藉由所主張之手段及其組合來實現。
將由參看附圖對實施例所作之以下描述使本發明之優點、特徵及態樣變得顯而易見，該描述陳述於下文中。
在圖式中，亦將理解，本說明書中所揭示之「電晶體」包括回應於輸入至其閘極之控制信號作為切換單元操作的所有元件，例如，接面FET(JFET)及MOSFET。另外，圖式中之相似參考數字表示相似元件，且因此將省略其描述。
第一實施例
圖3為根據本發明之第一實施例的非揮發性記憶體裝置之單元記憶胞之等效電路圖。
參看圖3，根據第一實施例之非揮發性記憶體裝置之單元記憶胞包括反熔絲ANT_FS及第一切換單元SW。反熔絲ANT_FS具有耦接至在輸入端子A與輸出端子C之間的節點B的第一端子，且第一切換單元SW耦接於反熔絲ANT_FS之第二端子與接地電壓端子D之間。
如圖4A及圖4B所示，第一切換單元SW由為主動裝置之電晶體形成以在讀取操作或寫入操作期間將反熔絲ANT_FS之第二端子與接地電壓端子D連接。此處，電晶體為低電壓或高電壓電晶體。較佳地，第一切換單元SW可為低電壓電晶體以減少電力消耗。此外，電晶體具有P通道或N通道。較佳地，第一切換單元SW可為具有N通道之電晶體。此時，電晶體具有耦接至反熔絲ANT_FS之第二端子的汲極、耦接至接地電壓端子D之源極，及接收經由電流控制信號輸入端子E輸入之電流控制信號的閘極。
如圖5A及圖5B所示，反熔絲ANT_FS由為主動裝置之電晶體或為被動裝置之電容器形成。電晶體具有P通道或N通道。在電晶體之情況下，其閘極耦接至節點B，且其汲極及源極兩者耦接至第一切換單元SW之汲極。在電容器之情況下，第一端子耦接至節點B，且第二端子耦接至第一切換單元SW之汲極。
在下文中，詳細地解釋根據第一實施例之非揮發性記憶體裝置之單元記憶胞的讀取操作及寫入操作。假定第一切換單元SW及反熔絲ANT_FS兩者為具有N通道之電晶體。
參看表1及圖6至圖7B解釋每一操作。此處，圖6為說明寫入操作期間之電流路徑的等效電路圖，且圖7A及圖7B為說明讀取操作期間之電流路徑的等效電路圖。
寫入操作
參看圖6，接地電壓端子D接地，將高電壓VPP之寫入電壓施加至輸入端子A，且將對應於電源電壓VDD之邏輯高位準的電壓施加至電流控制信號輸入端子E。高電壓VPP具有可擊穿反熔絲ANT_FS之閘極絕緣層之電壓位準，該電壓位準高於電源電壓VDD。在此等條件下，接通第一切換單元SW。因此，施加至輸入端子A之高電壓VPP經由節點B傳送至反熔絲ANT_FS，藉此擊穿反熔絲ANT_FS之閘極絕緣層，該閘極絕緣層形成於反熔絲ANT_FS之閘極與一基板之間。
讀取操作
首先，參看圖7B，在完成寫入操作後，將電源電壓VDD之讀取電壓施加至輸入端子A，且將對應於電源電壓VDD之邏輯高位準的電壓施加至電流控制信號輸入端子E。在此等條件下，接通第一切換單元SW。此時，由於反熔絲ANT_FS之閘極絕緣層處於擊穿狀態，因此形成節點B->反熔絲ANT_FS->第一切換單元SW->接地電壓端子D之電流路徑。結果，經由反熔絲ANT_FS及第一切換單元SW電耦接輸出端子C至接地電壓端子D，使得對應於接地電壓VSS之資料輸出至輸出端子C。
接下來，參看圖7A，在不執行寫入操作且因此反熔絲ANT_FS之閘極絕緣層不擊穿時，經由反熔絲ANT_FS及第一切換單元SW使輸出端子C與接地電壓端子D電絕緣。結果，施加至輸入端子A之讀取電壓不經由反熔絲ANT_FS放出至接地電壓端子D，而是經由節點B輸出至輸出端子C。亦即，對應於電源電壓VDD之資料輸出至輸出端子C。
第二實施例
圖8為根據本發明之第二實施例的非揮發性記憶體裝置之單元記憶胞之等效電路圖。
參看圖8，根據第二實施例之非揮發性記憶體裝置之單元記憶胞包括諸如第一實施例之反熔絲ANT_FS及第一切換單元SW。該單元記憶胞進一步包括耦接於輸入端子A與節點B之間的第二切換單元SW_WR，及耦接於節點B與輸出端子C之間的傳輸閘TG。該單元記憶胞進一步包括用於感測及放大自傳輸閘TG輸出之輸出信號的感測放大器SA。
第二切換單元SW_WR由為主動裝置之電晶體形成以將經由輸入端子A施加之讀取電壓及寫入電壓傳送至反熔絲ANT_FS的連接至節點B之第一端子。此處，電晶體具有P通道或N通道。第二切換單元SW_WR可為包括具有比N通道高之可驅動性的P通道的電晶體。此時，電晶體具有耦接至輸入端子A之汲極、耦接至節點B之源極，及接收經由讀取/寫入控制信號輸入端子F輸入之讀取/寫入控制信號的閘極。
傳輸閘TG在寫入操作期間使節點B與輸出端子C切斷電連接，且在讀取操作期間回應於經由讀取控制信號輸入端子G輸入之讀取控制信號而將節點B與輸出端子C電連接。傳輸閘TG包括兩個電晶體，每一電晶體具有P通道或N通道，及耦接至源極之汲極。
感測放大器SA包括反相器或差動放大器。該反相器為CMOS電晶體，其中具有P通道或N通道之電晶體互補地耦接。該差動放大器之實例展示於圖15及圖17中。
在下文中，詳細地解釋根據第二實施例之非揮發性記憶體裝置之單元記憶胞的讀取操作及寫入操作。假定第一切換單元SW為具有N通道之電晶體，第二切換單元SW_WR為具有P通道之電晶體，且反熔絲ANT_FS為具有N通道之電晶體。
參看表2及圖9至圖10B解釋每一操作。此處，圖9為說明寫入操作期間之電流路徑的等效電路圖，且圖10A及圖10B為說明讀取操作期間之電流路徑的等效電路圖。
寫入操作
參看圖9，接地電壓端子D接地，將高電壓VPP之寫入電壓施加至輸入端子A，將對應於電源電源VDD之邏輯高位準的電壓施加至電流控制信號輸入端子E，且將對應於接地電壓VSS之邏輯低位準的電壓施加至讀取/寫入控制信號輸入端子F及讀取控制信號輸入端子G。在此等條件下，接通第一切換單元SW及第二切換單元SW_WR，且因此輸入端子A電連接至節點B，但節點B與輸出端子C電絕緣。因此，施加至輸入端子A之為高電壓VPP的寫入電壓經由節點B傳送至反熔絲ANT_FS，藉此擊穿反熔絲ANT_FS之閘極絕緣層，該閘極絕緣層形成於反熔絲ANT_FS之閘極與一基板之間。結果，反熔絲ANT_FS之閘極與該基板絕緣。
讀取操作
首先，參看圖10B，在完成寫入操作後，將電源電壓VDD之讀取電壓施加至輸入端子A，將對應於電源電壓VDD之邏輯高位準的電壓施加至電流控制信號輸入端子E及讀取控制信號輸入端子G，且將對應於接地電壓VSS之邏輯低位準的電壓施加至讀取/寫入控制信號輸入端子F。在此等條件下，接通第一切換單元SW及傳輸閘TG，且因此輸出端子C電連接至節點B。此時，由於反熔絲ANT_FS之閘極絕緣層處於擊穿狀態，因此形成傳輸閘TG->節點B->反熔絲ANT_FS->第一切換單元SW->接地電壓端子D的電流路徑。另外，儘管接通第二切換單元SW_WR，但電源電壓VDD之讀取電壓經由第二切換單元SW_WR進入接地電壓端子D，因為節點B耦接至接地電壓端子D。結果，經由傳輸閘TG、反熔絲ANT_FS及第一切換單元SW電耦接輸出端子C至接地電壓端子D，使得對應於接地電壓VSS之資料經由感測放大器SA輸出至輸出端子C。
接下來，參看圖10A，在不執行寫入操作且因此反熔絲ANT_FS之閘極絕緣層不擊穿時，經由傳輸閘TG、反熔絲ANT_FS及第一切換單元SW使輸出端子C與接地電壓端子D電絕緣。此時，由於第二切換單元SW_WR維持接通狀態，所以輸入端子A電連接至節點B。因此，施加至輸入端子A之讀取電壓不經由反熔絲ANT_FS放出至接地電壓端子D，而是經由節點B輸出至輸出端子C。亦即，對應於電源電壓VDD之資料經由感測放大器SA輸出至輸出端子C。
第三實施例
圖11為根據本發明之第三實施例的非揮發性記憶體裝置之單元記憶胞之等效電路圖。
參看圖11，根據第三實施例之非揮發性記憶體裝置的單元記憶胞除了根據第二實施例之單元記憶胞的所有構成元件外亦進一步包括第三切換單元SW_R。第三切換單元SW_R耦接於電源電壓端子H與傳輸閘TG及感測放大器SA之共同節點之間。
在圖8所示之第二實施例中，將寫入電壓及讀取電壓兩者施加至輸入端子A。然而，在第三實施例中，將寫入電壓施加至輸入端子A，且經由第三切換單元SW_R施加讀取電壓。第三切換單元SW_R接收電源電壓VDD之讀取電壓，以在讀取操作期間回應於經由讀取電壓控制信號輸入端子I輸入之讀取電壓控制信號而將讀取電壓傳送至傳輸閘TG與感測放大器SA之共同節點。由於除第三切換單元SW_R外其他元件與圖8所示之第二實施例的構成元件相同，所以為簡明起見將省略其詳細描述。
在下文中，詳細地解釋根據第三實施例之非揮發性記憶體裝置之單元記憶胞的讀取操作及寫入操作。假定第一切換單元SW及第三第一切換單元SW_R為具有N通道之電晶體，第二切換單元SW_WR為具有P通道之電晶體，且反熔絲ANT_FS為具有N通道之電晶體。
參看表3及圖12至圖13B解釋每一操作。此處，圖12為說明寫入操作期間之電流路徑的等效電路圖，且圖13A及圖13B為說明讀取操作期間之電流路徑的等效電路圖。
寫入操作
參看圖12，接地電壓端子D接地，將高電壓VPP之寫入電壓施加至輸入端子A。將對應於電源電壓VDD之邏輯高位準的電壓施加至電流控制信號輸入端子E及讀取電壓控制信號輸入端子I，且將對應於接地電壓VSS之邏輯低位準的電壓施加至讀取/寫入控制信號輸入端子F及讀取控制信號輸入端子G。在此等條件下，第一切換單元SW及第二切換單元SW_WR接通，且因此輸入端子A電連接至節點B，但節點B與輸出端子C電絕緣。因此，施加至輸入端子A之為高電壓VPP的寫入電壓經由節點B傳送至反熔絲ANT_FS，藉此擊穿反熔絲ANT_FS之閘極絕緣層，該閘極絕緣層形成於反熔絲ANT_FS之閘極與一基板之間。結果，反熔絲ANT_FS之閘極與該基板電絕緣。
讀取操作
首先，參看圖13B，在完成寫入操作後，將電源電壓VDD之讀取電壓施加至電源電壓端子H，將對應於電源電壓VDD之邏輯高位準的電壓施加至電流控制信號輸入端子E、讀取/寫入控制信號輸入端子F及讀取控制信號輸入端子G，而將邏輯低位準之電壓施加至讀取電壓控制信號輸入端子I。在此等條件下，第一切換單元SW及傳輸閘TG接通，且因此輸出端子C電連接至節點B。此時，由於反熔絲ANT_FS之閘極絕緣層處於擊穿狀態，因此形成傳輸閘TG->節點B->反熔絲ANT_FS->第一切換單元SW->接地電壓端子D的電流路徑。結果，經由傳輸閘TG、反熔絲ANT_FS及第一切換單元SW電耦接輸出端子C至接地電壓端子D，使得對應於接地電壓VSS之資料經由感測放大器SA輸出至輸出端子C。
接下來，參看圖13A，在不執行寫入操作時，反熔絲ANT_FS之閘極絕緣層不擊穿。因此，經由傳輸閘TG、反熔絲ANT_FS及第一切換單元SW使輸出端子C與接地電壓端子D電絕緣。結果，施加至電源電壓端子H之讀取電壓不經由反熔絲ANT_FS放出至接地電壓端子D，而是輸出至輸出端子C。亦即，對應於電源電壓VDD之資料經由感測放大器SA輸出至輸出端子C。
在下文中，詳細描述具有複數個根據上述實施例之單元記憶胞的非揮發性記憶體裝置之記憶體記憶胞陣列。假定該記憶體記憶胞陣列包括根據第一實施例之單元記憶胞。僅供參考，參考數字「VDD」表示電源電壓，且參考數字「VSS」表示接地電壓。
圖14為根據本發明之第四實施例的非揮發性記憶體裝置之等效電路圖。
參看圖14，根據第四實施例之非揮發性記憶體裝置包括如圖3所描述之第一實施例之複數個單元記憶胞UC。單元記憶胞UC包括諸如第一實施例的第一切換單元SW及串聯地耦接至切換單元SW之反熔絲ANT_FS。
在本發明例子之較佳實施例中，單元記憶胞UC中之第一切換單元SW包括具有N通道之電晶體，且反熔絲ANT_FS亦包括具有N通道之電晶體。
單元記憶胞UC耦接至複數個資料線DL<0>至DL<N>，N為自然數。預定數目個單元記憶胞UC並聯地耦接於接地電壓端子與相應資料線之間。亦即，反熔絲ANT_FS之第一端子耦接至該相應資料線，且第一切換單元SW耦接至接地電壓端子。
複數個感測放大器SA<0>至SA<N>配置於資料線DL<0>至DL<N>之每一端子處以用於感測自資料線DL<0>至DL<N>輸出之資料。亦即，感測放大器SA<0>至SA<N>中之每一者對應於資料線DL<0>至DL<N>中之每一者。
如圖14所示，感測放大器SA<0>至SA<N>可由反相器形成。由於反相器與圖15所示之差動放大器相比具有簡單結構，所以有可能有效利用大小及電力消耗。
複數個第二切換單元SW_WR<0>至SW_WR<N>耦接至資料線DL<0>至DL<N>中之每一者以用於在讀取操作及寫入操作期間將讀取電壓及寫入電壓施加至資料線DL<0>至DL<N>。此外，第二切換單元SW_WR<0>至SW_WR<N>在寫入操作期間將寫入電壓傳送至資料線DL<0>至DL<N>，且在讀取操作期間切斷寫入電壓連接而不傳送至資料線DL<0>至DL<N>。第二切換單元SW_WR<0>至SW_WR<N>之功能可根據在讀取操作期間施加讀取電壓之位置而變化。舉例來說，在根據圖8之第二實施例將讀取電壓及寫入電壓兩者施加至輸入端子時，第二切換單元SW_WR<0>至SW_WR<N>在讀取操作及寫入操作期間將讀取電壓及寫入電壓傳送至資料線DL<0>至DL<N>。在根據圖11之第三實施例將讀取電壓施加至輸入端子但將寫入電壓施加至輸出端子之側時，第二切換單元SW_WR<0>至SW_WR<N>僅在寫入操作期間將寫入電壓傳送至資料線DL<0>至DL<N>，且在讀取操作期間使資料線DL<0>至DL<N>與輸入端子WR<0>至WR<N>切斷電連接，亦即，第二切換單元SW_WR<0>至SW_WR<N>在讀取操作期間不操作。
將讀取電壓及寫入電壓施加至資料線DL<0>至DL<N>之輸入端子WR<0>至WR<N>自解碼器(未圖示)接收讀取電壓及寫入電壓。
複數個傳輸閘TG<0>至TG<N>配置於資料線DL<0>至DL<N>與感測放大器SA<0>至SA<N>之間以藉此在寫入操作期間將資料線DL<0>至DL<N>與感測放大器SA<0>至SA<N>切斷連接，且在讀取操作期間將資料線DL<0>至DL<N>與感測放大器SA<0>至SA<N>連接。
回應於複數個電流控制信號SEL<0>至SEL<N>來選擇構成記憶胞陣列之每一單元記憶胞UC的第一切換單元SW。亦即，藉由電流控制信號SEL<0>至SEL<N>中之相應者來接通第一切換單元SW以將反熔絲ANT_FS與接地電壓VSS連接。第一切換單元SW在寫入操作及讀取操作期間維持接通狀態。
回應於複數個讀取/寫入控制信號PASS_VG<0>至PASS_VG<N>來選擇第二切換單元SW_WR<0>至SW_WR<N>中之每一者。亦即，藉由讀取/寫入控制信號PASS_VG<0>至PASS_VG<N>接通第二切換單元SW_WR<0>至SW_WR<N>以在施加讀取電壓及寫入電壓之處將資料線DL<0>至DL<N>與輸入端子WR<0>至WR<N>連接。
回應於複數個讀取控制信號REN<0>至REN<N>來選擇傳輸閘TG<0>至TG<N>中之每一者。亦即，藉由讀取控制信號REN<0>至REN<N>接通傳輸閘TG<0>至TG<N>以將資料線DL<0>至DL<N>與感測放大器SA<0>至SA<N>連接。
在下文中，詳細地解釋根據第四實施例之非揮發性記憶體裝置之讀取操作及寫入操作。舉例而言，解釋對單元記憶胞UC中的耦接至第一資料線DL<0>之第一單元記憶胞的讀取操作及寫入操作。
參看表4解釋每一操作。
寫入操作
將高電壓VPP之寫入電壓施加至第一輸入端子WR<0>，且將接地電壓VSS施加至其他輸入端子WR<1>至WR<N>。將邏輯高位準之電壓施加至第一電流控制信號SEL<0>，且將邏輯低位準之電壓施加至其他電流控制信號SEL<1>至SEL<N>。將邏輯低位準之電壓施加至第一讀取/寫入控制信號PASS_VG<0>，且將邏輯高位準之電壓施加至其他讀取/寫入控制信號PASS_VG<1>至PASS_VG<N>。將邏輯低位準之電壓施加至讀取控制信號REN<0>至REN<N>。在此等條件下，第一切換單元SW及第二切換單元SW_WR<0>接通，且因此第一輸入端子WR<0>僅電連接至第一資料線DL<0>，但第一輸出端子OUTPUT<0>與第一資料線DL<0>電絕緣。因此，施加至第一輸入端子WR<0>的為高電壓VPP之寫入電壓經由第二切換單元SW_WR<0>傳送至單元記憶胞UC之反熔絲ANT_FS，藉此擊穿反熔絲ANT_FS之閘極絕緣層，該閘極絕緣層形成於反熔絲ANT_FS之閘極與一基板之間。結果，反熔絲ANT_FS之閘極與該基板絕緣。
讀取操作
在完成寫入操作後，將電源電壓VDD之讀取電壓施加至第一輸入端子WR<0>，且將接地電壓VSS施加至其他輸入端子WR<1>至WR<N>。將邏輯高位準之電壓施加至第一電流控制信號SEL<0>，且將邏輯低位準之電壓施加至其他電流控制信號SEL<1>至SEL<N>。將邏輯低位準之電壓施加至第一讀取/寫入控制信號PASS_VG<0>，且將邏輯高位準之電壓施加至其他讀取/寫入控制信號PASS_VG<1>至PASS_VG<N>。將邏輯高位準之電壓施加至第一讀取控制信號REN<0>，且將邏輯低位準之電壓施加至其他讀取控制信號REN<1>至REN<N>。
在此等條件下，第一切換單元SW及第一傳輸閘TG<0>接通，且因此第一輸出端子OUTPUT<0>電連接至第一資料線DL<0>。此時，由於反熔絲ANT_FS之閘極絕緣層處於擊穿狀態，因此形成第一傳輸閘TG<0>->第一資料線DL<0>->反熔絲ANT_FS->第一切換單元SW->接地電壓端子的電流路徑。另外，儘管接通第二切換單元SW_WR<0>，但電源電壓VDD之讀取電壓經由第二切換單元SW_WR<0>進入接地電壓端子，因為第一資料線DL<0>耦接至該接地電壓端子。結果，經由第一傳輸閘TG<0>、反熔絲ANT_FS及第一切換單元SW電耦接第一輸出端子OUTPUT<0>至接地電壓端子，使得對應於接地電壓VSS之資料經由第一感測放大器SA<0>輸出至第一輸出端子OUTPUT<0>。
接下來，在不執行寫入操作且因此反熔絲ANT_FS之閘極絕緣層不擊穿時，經由第一傳輸閘TG<0>、反熔絲ANT_FS及第一切換單元SW使第一輸出端子OUTPUT<0>與接地電壓端子電絕緣。結果，施加至第一輸入端子WR<0>之讀取電壓不經由反熔絲ANT_FS放出至接地電壓端子，而是經由第一資料線DL<0>輸出至第一輸出端子OUTPUT<0>。亦即，對應於電源電壓VDD之資料經由第一感測放大器SA<0>輸出至第一輸出端子OUTPUT<0>。
第五實施例
圖15為根據本發明之第五實施例的非揮發性記憶體裝置之等效電路圖。
參看圖15，根據第五實施例之非揮發性記憶體裝置之記憶體記憶胞陣列具有與第四實施例之記憶體記憶胞陣列大體上相同的結構，除感測放大器SA<0>至SA<N>不由反相器而是由差動放大器形成外。差動放大器包括各自具有P通道之電晶體PM1及PM2，及各自具有N通道之第三至第五電晶體NM1、NM2及NM3。差動放大器回應於偏壓信號BIAS操作以比較參考電壓VREF與自資料線DL<0>至DL<N>中之相應者輸出的單元記憶胞之資料，並放大及輸出經比較之結果。由於除感測放大器SA<0>至SA<N>外其他元件與圖14所示之第四實施例的構成元件相同，所以為簡明起見將省略其詳細描述。
圖16為根據本發明之第六實施例的非揮發性記憶體裝置之等效電路圖。
參看圖16，根據第六實施例之非揮發性記憶體裝置除了根據第四實施例之所有構成元件外進一步包括複數個第三切換單元SW_R<0>至SW_R<N>。第三切換單元SW_R<0>至SW_R<N>耦接於電源電壓端子與傳輸閘TG<0>至TG<N>及感測放大器SA<0>至SA<N>之共同節點之間，以將電源電壓VDD之讀取電壓傳送至傳輸閘TG<0>至TG<N>與感測放大器SA<0>至SA<N>之共同節點。
在下文中，詳細地解釋根據第六實施例之非揮發性記憶體裝置之讀取操作及寫入操作。舉例而言，解釋對單元記憶胞UC中耦接至第一資料線DL<0>之第一單元記憶胞的讀取操作及寫入操作。
參看表5解釋每一操作。
寫入操作
將高電壓VPP之寫入電壓施加至第一輸入端子WR<0>，且將接地電壓VSS施加至其他輸入端子WR<1>至WR<N>。將邏輯高位準之電壓施加至第一電流控制信號SEL<0>，且將邏輯低位準之電壓施加至其他電流控制信號SEL<1>至SEL<N>。將邏輯低位準之電壓施加至第一讀取/寫入控制信號PASS_VG<0>，且將邏輯高位準之電壓施加至其他讀取/寫入控制信號PASS_VG<1>至PASS_VG<N>。將邏輯低位準之電壓施加至讀取控制信號REN<0>至REN<N>，且將邏輯高位準之電壓施加至複數個讀取電壓控制信號REV<0>至REV<N>。在此等條件下，第一切換單元SW及第二切換單元SW_WR<0>接通，且因此第一輸入端子WR<0>僅電連接至第一資料線DL<0>，但第一輸出端子OUTPUT<0>與第一資料線DL<0>電絕緣。因此，施加至第一輸入端子WR<0>的為高電壓VPP之寫入電壓經由第二切換單元SW_WR<0>傳送至單元記憶胞UC之反熔絲ANT_FS，藉此擊穿反熔絲ANT_FS之閘極絕緣層，該閘極絕緣層形成於反熔絲ANT_FS之閘極與一基板之間。結果，反熔絲ANT_FS之閘極與該基板絕緣。
讀取操作
在完成寫入操作後，在讀取操作期間將電源電壓VDD之讀取電壓施加至電源電壓端子，且將接地電壓VSS施加至輸入端子WR<0>至WR<N>。將邏輯高位準之電壓施加至第一電流控制信號SEL<0>，且將邏輯低位準之電壓施加至其他電流控制信號SEL<1>至SEL<N>。將邏輯高位準之電壓施加至讀取/寫入控制信號PASS_VG<0>至PASS_VG<N>。將邏輯高位準之電壓施加至第一讀取控制信號REN<0>，且將邏輯低位準之電壓施加至其他讀取控制信號REN<1>至REN<N>。將邏輯低位準之電壓施加至第一讀取電壓控制信號REV<0>，且將邏輯高位準之電壓施加至其他讀取電壓控制信號REV<1>至REV<N>。
在此等條件下，第一切換單元SW及第一傳輸閘TG<0>接通，且因此第一輸出端子OUTPUT<0>電耦接至第一資料線DL<0>。此時，由於反熔絲ANT_FS之閘極絕緣層處於擊穿狀態，因此形成第一傳輸閘TG<0>->第一資料線DL<0>->反熔絲ANT_FS->第一切換單元SW->接地電壓端子的電流路徑。結果，經由第一傳輸閘TG<0>、反熔絲ANT_FS及第一切換單元SW電耦接第一輸出端子OUTPUT<0>至接地電壓端子，使得對應於接地電壓VSS之資料經由第一感測放大器SA<0>輸出至第一輸出端子OUTPUT<0>。
接下來，在不執行寫入操作時，反熔絲ANT_FS之閘極絕緣層不擊穿。因此，經由第一傳輸閘TG<0>、反熔絲ANT_FS及第一切換單元SW而使第一輸出端子OUTPUT<0>與接地電壓端子電絕緣。結果，施加至電源電壓端子之讀取電壓不經由反熔絲ANT_FS放出至接地電壓端子，而是經由第三切換單元SW_R<0>及第一資料線DL<0>輸出至第一輸出端子OUTPUT<0>。亦即，對應於電源電壓VDD之資料經由第一感測放大器SA<0>輸出至第一輸出端子OUTPUT<0>。
第七實施例
圖17為根據本發明之第七實施例的非揮發性記憶體裝置之等效電路圖。
參看圖17，根據第七實施例之非揮發性記憶體裝置之記憶體記憶胞陣列具有與第六實施例之記憶體記憶胞陣列大體上相同的結構，除感測放大器SA<0>至SA<N>不由反相器而是由差動放大器形成外。差動放大器包括各自具有P通道之電晶體PM1及PM2，及各自具有N通道之第三至第五電晶體NM1、NM2及NM3。差動放大器回應於偏壓信號BIAS操作以比較參考電壓VREF與自資料線DL<0>至DL<N>中之相應者輸出的單元記憶胞之資料，並放大及輸出經比較之結果。由於除感測放大器SA<0>至SA<N>外其他元件與圖16所示之第六實施例的構成元件相同，所以為簡明起見將省略其詳細描述。
如上所述，本發明之實施例可最小化讀取電壓之損失，藉此藉由加強讀取操作中之資料感測邊限來改良驅動可靠性。此外，本發明之實施例可藉由簡化非揮發性記憶體裝置之記憶胞結構來減少大小及電力消耗。
雖然已關於特定實施例來描述本發明，但熟習此項技術者將顯見在不脫離如以下申請專利範圍中所界定的本發明之精神及範疇的情況下可進行各種改變及修改。
100．．．感測放大器
A．．．輸入節點
ANT_FS．．．反熔絲
ANT_FS1．．．反熔絲
ANT_FS2．．．反熔絲
B．．．輸入節點
BIAS．．．偏壓信號
C．．．輸出端子
D．．．接地電壓端子
DL<0>-DL<N>．．．資料線
E．．．電流控制信號輸入端子
F．．．讀取/寫入控制信號輸入端子
G．．．讀取控制信號輸入端子
H．．．電源電壓端子
I．．．讀取電壓控制信號輸入端子
N2．．．第二節點
N3．．．第三節點
NM1．．．電晶體
NM2．．．電晶體
NM3．．．電晶體
OUTPUT<0>-OUTPUT<N>．．．輸出端子
PASS_VG<0>-PASS_VG<N>．．．讀取/寫入控制信號
PM1．．．具有P通道之電晶體
PM2．．．具有P通道之電晶體
RD_CTRL．．．讀取控制信號
REN<0>-REN<N>．．．讀取控制信號
REV<0>-REV<N>．．．讀取電壓控制信號
SA．．．感測放大器
SA<0>-SA<N>．．．感測放大器
SEL<0>-SEL<N>．．．電流控制信號
SW．．．第一切換單元
SW_WR．．．第二切換單元
SW_WR<0>-SW_WR<N>．．．第二切換單元
TG．．．傳輸閘
TG<0>-TG<N>．．．傳輸閘
UC．．．單元記憶胞
VDD．．．電源電壓
VREF．．．參考電壓
VSS．．．接地電壓
WR_CTRL．．．寫入控制信號
WR<0>-WR<n>．．．輸入端子
圖1為典型OTP單元記憶胞之等效電路圖；
圖2為韓國專利申請案韓國註冊號10-0845407中提出之OTP單元記憶胞的等效電路圖；
圖3為根據本發明之第一實施例的非揮發性記憶體裝置之單元記憶胞之等效電路圖；
圖4A及圖4B為圖3所示之第一切換單元的電路圖；
圖5A及圖5B為圖3所示之反熔絲的電路圖；
圖6至圖7B為說明根據本發明之第一實施例的非揮發性記憶體裝置之單元記憶胞之操作的等效電路圖；
圖8為根據本發明之第二實施例的非揮發性記憶體裝置之單元記憶胞之等效電路圖；
圖9至圖10B為說明根據本發明之第二實施例的非揮發性記憶體裝置之單元記憶胞之操作的等效電路圖；
圖11為根據本發明之第三實施例的非揮發性記憶體裝置之單元記憶胞之等效電路圖；
圖12至圖13B為說明根據本發明之第三實施例的非揮發性記憶體裝置之單元記憶胞之操作的等效電路圖；
圖14為根據本發明之第四實施例的非揮發性記憶體裝置之等效電路圖；
圖15為根據本發明之第五實施例的非揮發性記憶體裝置之等效電路圖；
圖16為根據本發明之第六實施例的非揮發性記憶體裝置之等效電路圖；及
圖17為根據本發明之第七實施例的非揮發性記憶體裝置之等效電路圖。
A．．．輸入節點
ANT_FS．．．反熔絲
B．．．輸入節點
C．．．輸出端子
D．．．接地電壓端子
E．．．電流控制信號輸入端子
SW．．．第一切換單元

Claims (18)

  1. 一種用於一非揮發性記憶體裝置之單元記憶胞(unit cell)，其包含：一反熔絲，其具有耦接於一輸入端子與一輸出端子之間的一第一端子；一第一切換單元，其耦接於該反熔絲之一第二端子與一接地電壓端子之間，一第二切換單元，其耦接於該輸入端子與該反熔絲之該第一端子之間，及一傳輸閘，其耦接於該反熔絲之該第一端子與該輸出端子之間，其中該第二切換單元分別在一讀取操作期間接收一讀取電壓且在一寫入操作期間接收一寫入電壓，且將該所接收之電壓傳送至該反熔絲之該第一端子。
  2. 如請求項1之單元記憶胞，其中該傳輸閘在一寫入操作期間使該反熔絲之該第一端子與該輸出端子切斷連接，且在一讀取操作期間將該反熔絲之該第一端子與該輸出端子連接。
  3. 如請求項1之單元記憶胞，其中該反熔絲包括一電晶體或一電容器。
  4. 一種用於一非揮發性記憶體裝置之單元記憶胞，其包含：一反熔絲，其具有耦接於一輸入端子與一輸出端子之間的一第一端子； 一第一切換單元，其耦接於該反熔絲之一第二端子與一接地電壓端子之間，一第二切換單元，其耦接於該輸入端子與該反熔絲之該第一端子之間，一傳輸閘，其耦接於該反熔絲之該第一端子與該輸出端子之間，及一第三切換單元，其耦接於一電源電壓端子與該傳輸閘及該輸出端子之一共同節點之間，其中該第三切換單元在一讀取操作期間將一電源電壓之一讀取電壓傳送至該傳輸閘及該輸出端子之該共同節點。
  5. 如請求項4之單元記憶胞，其中該第二切換單元在一寫入操作期間將經由該輸入端子施加之一寫入電壓傳送至該反熔絲之該第一端子，且在該讀取操作期間使該輸入端子與該反熔絲之該第一端子切斷連接。
  6. 如請求項5之單元記憶胞，其中該寫入電壓具有高於該讀取電壓之一電壓位準。
  7. 如請求項4之單元記憶胞，其進一步包含耦接於該傳輸閘與該輸出端子之間的一感測放大器。
  8. 如請求項7之單元記憶胞，其中該感測放大器感測及放大在一讀取操作期間自該傳輸閘輸出之一資料。
  9. 如請求項7之單元記憶胞，其中該感測放大器包括一反相器或一差動放大器。
  10. 如請求項4之單元記憶胞，其中該第一切換單元包括具 有一N通道之一電晶體，且該第二切換單元及該第三切換單元包括具有一P通道之一電晶體。
  11. 一種非揮發性記憶體裝置，其包含：複數個資料線；複數個單元記憶胞，其並聯地耦接至該等資料線；及複數個感測放大器，其經組態以感測及放大自該等資料線輸出之資料，其中每一單元記憶胞包括：一反熔絲，其具有耦接至該等資料線中之一相應者的一第一端子；一第一切換單元，其耦接於該反熔絲之一第二端子與一接地電壓端子之間，一第二切換單元，其耦接於該輸入端子與該反熔絲之該第一端子之間，及一傳輸閘，其耦接於該反熔絲之該第一端子與該等資料線中之該相應者之間，其中該第二切換單元分別在一讀取操作期間接收一讀取電壓且在一寫入操作期間接收一寫入電壓，且將該所接收之電壓傳送至該反熔絲之該第一端子。
  12. 如請求項11之非揮發性記憶體裝置，其中該傳輸閘在該寫入操作期間使該反熔絲之該第一端子與該等資料線中之該相應者切斷連接，且在該讀取操作期間將該反熔絲之該第一端子與該輸出端子連接。
  13. 如請求項11之非揮發性記憶體裝置，其中該第二切換單 元在一寫入操作期間耦接至該相應資料線以將一寫入電壓傳送至該相應資料線，且在一讀取操作期間與該相應資料線切斷連接。
  14. 如請求項11之非揮發性記憶體裝置，其中每一感測放大器包括一反相器或一差動放大器。
  15. 如請求項11之非揮發性記憶體裝置，其中該寫入電壓具有高於該讀取電壓之一電壓位準。
  16. 如請求項11之非揮發性記憶體裝置，其中該反熔絲包括一電晶體或一電容器。
  17. 一種非揮發性記憶體裝置，其包含：複數個資料線；複數個單元記憶胞，其並聯地耦接至該等資料線；及複數個感測放大器，其經組態以感測及放大自該等資料線輸出之資料，其中每一單元記憶胞包括：一反熔絲，其具有耦接至該等資料線中之一相應者的一第一端子；一第一切換單元，其耦接於該反熔絲之一第二端子與一接地電壓端子之間，一第二切換單元，其耦接於該輸入端子與該反熔絲之該第一端子之間，一傳輸閘，其耦接於該反熔絲之該第一端子與該等資料線中之該相應者之間，一第三切換單元，其耦接於一電源電壓端子與該傳輸閘及該等資料線中之該相 應者之一共同節點之間其中該第三切換單元在該讀取操作期間將一電源電壓之一讀取電壓傳送至該傳輸閘與該等資料線中之該相應者之該共同節點。
  18. 如請求項17之非揮發性記憶體裝置，其中該第一切換單元包括具有一N通道之一電晶體，且該第二切換單元及該第三切換單元包括具有一P通道之一電晶體。
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